主存储器（精选12篇）
主存储器 篇1
在智能手机和平板电脑市场稳好增长的驱动下，包括NAND和NOR闪存、NAND嵌入式多媒体卡(e MMC——embedded multimedia card)和移动DM在内的移动存储器近年已成为存储器市场的增长引擎，如果消费者对智能手机和平板电脑等移动设备的热情不减，那么移动存储器未来几年的发展更被看好。据市调公司IHS iSuppli报告，2012年世界移动存储器市场预计将比上年增长6%(世界DRAM市场估计将略增3%)，达1 4 9亿美元(估计约占整个存储器市场的24%)，2013年移动设备将进一步提高其存储密度，移动存储器市场随之增速，将增长9%，达到162亿美元，可望于2015年登顶，达到179亿美元，2016年略有下降，为172亿美元，2011～2016年5年间的年均增长率为4.1%，在陷于低迷的存储器市场上算得是一道亮色。
资料来源:IHS iSuppli
2012年移动NAND闪存将比上年成长14%，达105亿美元，约占全部NAND闪存(210亿美元)的一半。最大的用户是智能手机，尤其是更需存储量的Android智能手机，估计可占全体智能手机应用的54%，相反，苹果的iOS手机则仅占18%。嵌入式NAND eMMC主要应用于高端的智能手机和平板电脑，它们需要低功耗、小尺寸的高密度存储器，预计将比去年大幅成长32%，达37亿美元。
移动DRAM比上年成长12%而达66亿美元，前景乐观，预计2015年按DRAM bit的出货量计，它占全部DM的32%，远高于2009年的6.2%。唯一例外是NOR闪存，今年将下降17%，计15亿美元，且将维持继续下降的趋势。
主存储器 篇2
8086在执行读取内存数据送往寄存器的传送指令时，进入存储器读周期，图2．7是存储器读周期的时序图。图中左边所列为8086的一些引脚名称，也是引脚信号的名称，所画波形为引脚信号随时间变化的情况。图中一些信号(如ADl5～ADO)的波形在某个时间段内为上下两条线，这表示在该段时间内一组信号线中有的为高电平，有的为低电平。一些信号(如ADl5～ADO)的波形从某个时刻起由上下两条线变成位于中间的一条线，或由中间的一条线上变成上下两条线，这表示由输出高电平／低电平变成高阻状态(第三态)或由高阻状态变成正常电平输出。图中的波形交叉(如A19／s6～A16／s3在T2中间的一段时间)表示一组信号正在进行切换，有的可能由高电平变低电平，有的可能由低电平变高电平。
由于封装体积的限制，8086的一些引脚是复用的，由内部的多路开关按时间段分配不同的用途。例如，A19／S6在T1期间输出最高地址位A19，在T2～T4期间输出状态信号s6。A18／s5～A16／s3和／s7与此类似。
CLK是8086的时钟信号，当时钟步率为5MHz时，一个时钟周期为200ns。
ADl5～AD0是地址／数据复用引脚。在T1期间输出地址(地址的低16位A15～A0)，在T2的中间开始切换，作数据线用。在图2．7中，ADl5～ADO在切换成数据线后有一段时间为高阻状态。这是因为，从切换完成到数据出现需要一段时间(存储器的读操作需要等读控制信号变为有效后，还需要一定的时间数据才能被读出)，这段时间ADl5～AD0没有信息源驱动。
为数据传送允许，该信号为低电平表示允许传送数据。这个信号一般用于数据收发器的数据传送允许控制。
ALE是地址锁存允许。在T1期间ALE为高电平，此期间地址复用线上输出地址信息，当ALE变低电平时(下降沿)，地址复用线上的地址已达到稳定。因此可利用ALF的下降沿将地址锁存到8086外部的地址锁存器中。
M／用来区别是存储器操作还是I／O操作。该信号为高电平，表示当前进行的是存储器操作；为低电平，表示进行的是I／0操作。
是读控制信号。该信号用来读出指令所指定的地址单元中的内容，送到数据总线，或者让指定的I／0端口中的数据送到数据总线。该信号还用来打开数据通路。
DT／为数据发送和接收控制。当CPU在一个总线周期中需向外部提供数据时，该信号为高电平；当CPU在一个总线周期中准备接收外界的数据时，该信号为低电平，
对于存储器读周期，CPU要接收从存储器读出的数据，故该信号为低电平。DT／一般用来控制数据收发器的数据传送方向。
图2．8是8086系统的简图，图中数据收发器的外部特性如表2．1所示。其中，为允许控制，T为传输方向控制。
对存储器读周期时序的理解需将图2．7和图2．8结合起来，即对时序的理解需从时间和空间两个方面着手。下面就用这一方法来分析一条具体指令的存储器读周期的执行过程。
MOVAX，[H]是一条数据传送指令，采用直接寻址方式。假定当前DS=1000H，则源操作数的物理地址为12000H。该指令的功能是将地址码为12000H的字(即地址码为12000H和1H的两个存储单元的内容)从内存中读出，送至Ax。当这条指令被执行时，8086进入存储器读周期。下面是该周期的一些主要的环节。
①在T1的开始，M／变为高电平，表示当前进行的是存储器操作；DT／
变为低电平，使数据收发器的数据传送方向置成指向cPu(AB)。这两个信号的输出电平一直保持到存储器读周期的结束。在Tl开始不久，地址／状态复用线(A19／s6～A16／s3)和地址／数据
复用线(ADl5～AD0)输出地址(地址值为12000H)，于是，这一地址出现在地址锁存器的输
入端。在T1开始不久，控制／状态复用线／s7输出控制信号。
②在T1期间，地址锁存允许ALE输出一个正脉冲，在ALE的后沿前夕，复用线上的地址信号已达到稳定状态。在ALE后沿(下降沿)的作用下，地址(12000H)被锁存到地址锁存器，随即出现在系统的地址总线上，经地址译码器译码，选中12000H开始的两个存储单元(这时还不能读出)。
③在T2开始不久，变为低电平，允许数据收发器进行数据传送。注意此前DT／R已变为低电平，所以从数据总线到CPu的数据通道被打通。
④在T2经过了约一半周期，地址／状态复用线开始输出状态信号，地址／数据复用线也进行切换，作为数据线使用。与此同时，读信号RD也变为有效(低电平)。
⑤在和M／的作用下，地址译码选中的存储单元的内容被读出，经数据缓冲器进入数据总线。由于数据收发器早已被允许，并且传输方向是指向CPU的，所以，读出数据通过数据收发器，出现在地址／数据复用线ADl5～ADO上。
USB存储器花样不断 篇3
在市场上新出现的USB存储器中，不但外型设计风格的花样越来越丰富，更重要的是一些很实用的附加功能也多了起来，有些由硬件设计提供，有些则是通过捆绑的应用软件来实现的。
在最近的每次国际性电子展会上，都少不了形形色色的各类USB存储器的身影，不久前举办的CES 2006的展台上出现的新型USB存储设备很贴近地体现了该领域的一股市场潮流。
让剩余存储量一目了然
Lexar公司展示了一款名为JumpDrive Mercury的USB闪存盘，虽然乍看起来其貌不扬：银灰色、边缘略弯曲的长方体，但仔细一看会发现在正面中央有一个刻度计。新鲜的不仅仅是这一刻度计采用了最新的电子纸显示技术(由美国E Ink公司提供，其显示不需要电源支持)，更重要的是这个刻度计的功能是用来显示USB闪存盘里剩余的存储量，即使在没有连接到电脑的情况下，用户也能通过这个刻度计上的显示情况大致了解到里面还有多少空间可用。它从0%~100%之间的10档来显示已被占用的容量，连接到电脑后，数据被删除或添加的时候其显示状态随之改变。据厂商介绍，这种闪存盘将从2006年3月上市，配置容量分别为1GB和2GB，价格将比普通产品略贵。
文件名和目录外面看
不仅闪存盘的剩余容量可以自行显示，甚至连里面存储的文件名和文件目录也可以不用连接到电脑就能查看，这就是由Royal Consumer Information Products公司展出的名为Royal EZVue Vista的USB闪存盘。它的机身上附带一个黑白显示屏，可以滚动显示所存储的文件名和文件目录，每屏可同时显示两个文件名，显示屏旁边的4个按钮可以帮助用户翻动屏幕，浏览所有的文件名和文件目录结构。据悉，这种产品提供容量从128MB~1GB的多种规格，售价相应地从49.99~149.99之间。
球形数码相机兼闪存盘
丹麦一家公司展示了一款外形几乎完全接近标准球体的网络摄像头Satugo，与众不同的是它内置1GB的闪存容量，而且体积小巧，还设计有一个钥匙扣环，携带方便，兼具USB闪存盘的功能。当然，更酷的是Satugo的表面都采用富有弹性的橡皮材质，用户可以把它当作一个皮球来玩耍。当它被抛掷向一个目标物时，被触碰后反弹起的同时，其内置的计时器被激活，经过预定的一段时间后它会自动拍摄下刚被触碰的目标物的画面。厂商介绍这个好玩意儿将在2006年晚些时候上市，售价约69美元。
软件让闪存盘智能起来
一家名为U3的美国厂商向闪存盘厂商开发了其智能软件平台，在此次CES展台上经由SanDisk等厂商的USB闪存盘进行了展示。这些闪存盘可以捆绑起来的软件包括两个重要的办公套件：OpenOffice(这是一个开发源代码软件)、ThinkFree(用Java语言编写，与微软的Office办公软件兼容)，还有Maxthon浏览器(包括IE浏览器和RSS定制、弹出广告拦截等功能)和Yahoo工具栏等。U3软件的特点是：闪存盘可以通过USB接口连接到电脑使用，不过由于闪存盘内置的软件建立了一个受保护的空间，安装在闪存盘里的应用软件可以在这个“自由区”里运行，与主机操作系统相对独立。支持U3的闪存盘一旦被插入Windows XP/2000系统主机时，会向用户显示其LOGO和很小的一个图形用户界面，除了显示存储的应用软件以外，还提供对闪存盘的各种管理功能。
存储器行业现状及其发展前景 篇4
近年来, 随着半导体技术的不断革新, 存储器行业的技术发展与市场份额也取得了辉煌的成绩。广泛的应用设计需求催生了各种各样的存储器架构, 如DDR SDRAM系列内存、CellularRAM存储器、低功耗DRAM、图形DDR、RL-DRAM存储器及闪存等。这些产品架构可在成本、带宽、传输延迟、功耗、性能、封装及产品寿命等因素之间成功地平衡折衷。因此, 存储器供应商致力于投资开发相应的产品, 努力发展并保持一种优化的产品组合, 以便适时为各种应用提供最佳产品。毫无疑问, 计算机应用仍将是未来存储器的主要消费大军并将继续促使存储器向高存储量发展。与此同时, 其它若干市场也表现出强劲的增长迹象, 包括各种电子产品、网络和移动通信等, 未来的存储器行业也将更为多样化和复杂化。
市场上的存储器分类
存储器是一种记忆设备, 用来存放程序和数据。系统中的全部信息, 包括输入的原始数据、计算机程序、中间运行结果和最终运行结果都保存在存储器中。它根据控制器指定的位置存入和取出信息。有了存储器, 系统才有记忆功能, 才能保证正常工作。目前, 市面上的存储设备主要有:闪存、移动硬盘、内存DDR产品系列等。
闪存卡
闪存 (Flash Memory) 是一种非易失性存储器, 即断电数据也不会丢失。它是利用闪存技术存储电子信息的存储器, 一般应用在数码相机、掌上电脑、MP3等小型数码产品中作为存储介质, 外形小巧。根据不同的生产厂商和不同的应用, 闪存卡大概有SM卡、CF卡、MMC卡、SD卡、记忆棒、XD卡和微硬盘。目前, 存储器市场上闪存的使用量在不断增长, 作为一种非易失性存储器, 闪存器件为各种计算机应用、移动及网络设备带来了无可比拟的功能和好处。
移动硬盘
移动硬盘可以提供相当大的存储容量, 是一种较具性价比的移动存储产品。在大容量“闪盘”价格还无法被用户所接受的情况下, 移动硬盘能在用户可以接受的价格范围内, 提供给用户较大的存储容量和不错的性能。市场中的移动硬盘能提供80GB、120GB、160GB、320GB、640GB等, 最高可达5TB的容量, 可以说是U盘、磁盘等闪存产品的升级版。移动硬盘以高速、大容量、轻巧便捷等优点赢得许多用户的青睐, 同时, 其存储数据的安全可靠性更加赢得大众的喜爱。
内存DDR产品系列
SDRAM即同步动态随机存取存储器, 而DDR SDRAM是双倍速率同步动态随机存储器。DDR内存是在SDRAM内存基础上发展而来的, 仍然沿用SDRAM生产体系, 只需对制造普通SDRAM的设备稍加改进, 即可实现DDR内存的生产, 可有效地降低成本。DDR2是DDR SDRAM内存的第二代产品。它在DDR内存技术的基础上加以改进, 因而其传输速度更快 (可达667MHZ) , 耗电量更低, 散热性能更优良。而最新的DDR3内存产品, 提供了相较于DDR2 SDRAM更高的运行效能与更低的电压, 是DDR2 SDRAM (四倍资料率同步动态随机存取内存) 的后继者 (增加至八倍) , 也是现时流行的内存产品。
目前存储器行业的市场供应现状
中关村在线调研数据显示, 中国U盘市场, 关注度最高的品牌分别是金士顿、PNY、宇瞻、爱国者、威刚、桑迪等;而移动硬盘方面, 希捷的关注份额保持在市场首位, 其次是纽曼、西部数据、日立、忆捷、三星、联想、爱国者;在闪存卡方面, 2010年中国闪存卡市场继续呈现寡头竞争的格局, 金士顿、闪迪均以较高的关注份额差距确保自身在市场中的地位。下图为2008—2010年闪存盘、移动硬盘、存储卡的市场规模及增长率数据统计图:
据上图数据显示, 2008—2010年, 闪存盘的销售量连续三年持续增长, 国内U盘市场的整体均价在2010年仅出现了数次小幅度的波动, 均价整体走势保持平稳。面对用户需求的快速提升, U盘容量的发展显示得过于缓慢。预测, 2011年, 闪存盘的销售量依然保持稳步增长, 国内U盘市场均价将会略微有所下降, 大容量的U盘是市场发展的趋势。
2008—2010年, 移动硬盘价格持续走低, 产品价格剧烈变化对市场格局产生了一定的影响, 主流品牌的关注比例波动幅度相对较大。预测, 2011年, 移动硬盘将保持2010年的增长势头, 价格依然会有一定幅度的下降。主流品牌之间的竞争依然激烈, 产品容量将进一步增大。
2008—2010年我国存储卡市场需求稳步增长, 2010年销售量增长速度加快。8GB产品关注比例居市场首位, 16GB、4GB、2GB等多种规格均拥有一定的关注份额。预测, 2011年我国存储卡的市场需求仍然保持增长趋势, 价格稳中有降, 大容量产品关注比例将进一步提升。
总的来说, 高速率和大容量继续引领移动存储市场发展, 移动硬盘稳步迈进TB级别, 数据安全仍是移动存储厂商的关注焦点, USB3.0存储设备进入普及年, NAND Flash价格稳中有降, 促进移动存储产品提升性价比。
非易失性存储器市场需求分析
近年来, 随机存储器中发展出新的一类, 即非易失性存储器 (Non-volatile Memory) , 其特点是既能像ROM那样, 在断电后依然保持数据不丢失, 又能像RAM那样及时进行数据的擦写。因此, 目前, 非易失性存储器已经占据存储器市场大部分份额, 大有取代其它存储器之势。
非易失性存储器在信息技术中扮演着重要的角色, 追求更高密度、更大带宽、更低功耗、更短延迟时问、更低成本和更高可靠性是存储器设计和制造者的永恒目标。近年来, 许多先进半导体制造厂商和研发机构纷纷投入到了下一代eNVM的开发中, 为未来易失性存储器市场提前进行研发与应用布局。目前主要研究的新型非易失存储器有:铁电随机存储器 (FRAM) 、磁性随机存储器 (MRAM) 、相变存储器 (PCM) 、单电子晶体管 (SET) 、聚合物存储器等。近年来, 人们对FRAM、MRAM和PCM这三种存储器的研究己取得了可喜的进展, 其应用远景十分诱人。
铁电随机存储器 (FRAM)
富士通半导体市场部产品经理蔡振宇认为, 目前的FRAM市场, 已经逐渐打破了一家垄断的格局, 竞争日趋激烈, 但总体的供求关系还是趋于平衡。相对而言, 在电表行业, 出于对降低成本的考虑, 电表厂商更趋向使用小容量的FRAM, 这可能造成在短期内市场对小容量的FRAM需求增加。基于上述判断, 他表示, 带有SPI接口和5V电压的产品将是富士通未来一年发展的重点, 将陆续推出以I2C、SPI和Parallel为接口, 容量从16Kb到8Mb的不同的存储器产品, 以满足市场的各类需求。
磁性随机存储器 (MRAM)
作为一项非易失性存储器技术, MRAM是可以在掉电时保留数据, 并且不需要定期刷新。MRAM利用磁性材料和传统的硅电路在单个器件中提供了SRAM的高速度和闪存的非易失性, 它的寿命几乎是没有限制的。MRAM器件可以用于高速缓冲器、配置内存和其它要求高速、耐用和非易失性的商业应用。目前, MRAM已经在通信、军事、数码产品上有了一定的应用。MRAM还有很多挑战等待研究人员克服, 例如自读扰动、写次数、单元集成等。
相变存储器 (PCM)
目前存在的多种不同的可以取代浮栅概念的存储机制中, 相变存储器 (PCM) 是最被业界看好的非易失性存储器, 具有闪存无法匹敌的读写性能和升级能力。PCM技术将存储器的功能提升到一个新的水平, 最终不仅可以取代闪存, 还能替代DRAM的部分功能, 如常用操作码保存和高性能磁盘缓存。此外, PCM有存储单元小和制造工艺可升级的优点, 有可能把闪存确立的成本降低和密度提高的速度延续到下一个十年期。总之, 相变存储器将成为未来存储发展大趋势, 被视为下一个十年的主流存储器技术。
存储器行业的发展前景
在信息化时代的今天, 随着技术的逐步成熟度, 新材料的研究和新架构的建立, 存储器技术及其应用必将得到进一步发展, 而存储器厂商今后也将面临激烈竞争。只有那些能以领先工艺技术维持高产量, 并有能力不断定义及推出新技术的存储器厂商才会获得显著成功。
Spansion亚洲区销售和市场营销副总裁SL Chan介绍说, 鉴于快速读写能力对计算尤为重要, 所以DDR3的快速存储技术使其成为了主要使用的存储器。但DDR3 DRAM还不稳定, 需要不断对芯片供电以保留信息。而作为取代硬盘驱动器的SSD规格将在明年取得增长, 并将逐步蚕食硬盘驱动市场, 因为它们能提供更高速的数据吞吐量和更低的功耗。
非易失性存储器 (NVM) 在半导体市场占有重要的一席之地, 特别是主要用于手机和其它便携电子设备的闪存芯片。今后几年便携电子系统对非易失性存储器的要求更高, 数据存储应用需要写入速度极快的高密度存储器, 而代码执行应用则要求存储器的随机访存速度更快。
在未来的存储器行业发展中, 存储器的革新为供应商带来了新的挑战, 对存储器供应商而言, 最关键的一点是为客户提供增值的服务。投资加速产品开发, 同时寻找具有创造性的快捷方法来满足客户不断增长的需要, 只有这样, 才能在未来快速变化的存储器市场中生存下来, 并开拓更加广阔的发展空间!
摘要：随着半导体产业在2010年的整体回暖, 各种应用领域对包括Flash、DDR3、MRAM、FRAM、SSD和移动硬盘等在内的存储器需求也急速升温。应用的多元化推动着存储技术的不断细分, 存储器的市场需求表现出强劲的增长迹象, 未来的存储器行业将更为多样化和复杂化。
参考文献
http://psoc.eefocus.com/article/11-01/1961501295704566.html
实验四 存储器部件实验报告 篇5
班级：通信111班 学号：201110324119 姓名：邵怀慷 成绩：
一、实验目的
1、熟悉ROM芯片和RAM芯片在功能和使用方法等方面的相同和差异之处；学习用编程器设备向EEPROM芯片内写入一批数据的过程和方法。
2、理解并熟悉通过字、位扩展技术实现扩展存储器系统容量的方案。
3、了解静态存储器系统使用的各种控制信号之间正常的时序关系。
4、了解如何通过读、写存储器的指令实现对58C65 ROM芯片的读、写操作。
5、加深理解存储器部件在计算机整机系统中的作用。
二、实验内容
1、要完成存储器容量扩展的教学实验，需为扩展存储器选择一个地址，并注意读写和OE等控制信号的正确状态。
2、用监控程序的D、E命令对存储器进行读写，比较RAM（6116）、EEPROM（28系列芯片）、EPROM（27系列芯片）在读写上的异同。
3、用监控程序的A命令编写一段程序，对RAM（6116）进行读写，用D命令查看结果是否正确。
4、用监控程序的A命令编写一段程序，对扩展存储器EEPROM（28 系列芯片）进行读写，用D命令查看结果是否正确；如不正确，分析原因，改写程序，重新运行。
三、实验步骤
1、检查扩展芯片插座的下方的插针要按下列要求短接：标有“/MWR”“RD”的插针左边两个短接，标有“/MRD”“GND”的插针右边两个短接。
2、RAM（6116）支持即时读写，可直接用A、E 命令向扩展的存储器输入程序或改变内存单元的值。
(1)用E命令改变内存单元的值并用D命令观察结果。
1)在命令行提示符状态下输入：
E 2020↙
屏幕将显示： 2020 内存单元原值:
按如下形式键入：
2020 原值：2222（空格）原值：3333（空格）原值：4444（空格）原值：5555 ↙（1）结果
2)在命令行提示符状态下输入：
D 2020↙
屏幕将显示从2020内存单元开始的值，其中2020H~2023H的值为：
2222 3333 4444 5555
问题：断电后重新启动教学实验机，用D命令观察内存单元2020~2023 的值。会发现
什么问题，为什么？
答：断电结果：
断电后重新启动教学实验机，用D命令观察内存单位2020~2023的值。会发现原来置入到这几个内存单位的值已经改变，用户在使用RAM时，必须每次断电重启后豆芽平重新输入程序或修改内存单位的值。(2)用A 命令输入一段程序，执行并观察结果。
在命令行提示符状态下输入：
A 2000↙
屏幕将显示： 2000：
按如下形式键入：
2000： MVRD R0，AAAA
MVRD R1，5555
AND R0，R1
RET
问题：采用单步和连续两种方式执行这段程序，察看结果，断电后发生什么情况？ 答：输出结果
分析：从采用但不和连续两种方式执行这段程序，察看结果，断电后发生什么情况R1的数据改变了。
3、将扩展的ROM芯片（27或28系列或28的替代产品58C65芯片）插入标有“EXTROMH”和“EXTROML”的自锁紧插座，要注意芯片插入的方向，带有半圆形缺口的一方朝左插入。如果芯片插入方向不对，会导致芯片烧毁。然后锁紧插座。
4、将扩展的ROM 芯片（27或28系列或28的替代产品58C65芯片）插入标有“EXTROMH”和“EXTROML”的插座，要注意芯片插入的方向，带有半圆形缺口的一方朝左插入。如果芯 片插入方向不对，会导致芯片烧毁。然后锁紧插座。
5、将扩展芯片下方的插针按下列方式短接：将标有“/MWR”“ PGM”和“RD”的三个插针左面两个短接，将标有“/MWR”“/OE”“GND”的三个插针左边两个短接。
6、将扩展芯片上方标有EXTROMH和EXTROML的“/CS”信号用自锁紧线短接，然后短接到MEMDC 138 芯片的上方的标有“4000－5fff”地址单元。
注意：标有/CS 的圆孔针与标有MEM/CS 的一排圆孔针中的任意一个都可以用导线相连；连接的地址范围是多少，用户可用的地址空间就是多少。
下面以2764A 为例，进行扩展EPROM 实验。
7、EPROM 是紫外线可擦除的电可改写的只读存储器芯片。在对EPROM 进行重写前必须先擦除并判断芯片是否为空，再通过编程器进行编程。
(1)将芯片0000~001F 的内存单元的值置成01 02 03 04 05 06 07 08 09 0A 0B 0C 0D 0E 0F 11 12 13 14 15 16 17 18 19 1A 1B 1C 1D 1E 1F(2)将编程好的芯片插在扩展芯片的高位，低位不插，按上面的提示插好插针。问题：
(1)用D命令查看内存单元0000~001F的值，结果是什么？
(2)用E命令向芯片的内存单元置入数值，再用D命令察看，原来的值是否发生改变？(3)用A命令向芯片所在的地址键入程序，用U命令反汇编，发现什么？为什么会出现这种
情况？
(4)将教学机断电后重启，用D命令看内存单元0000~001F的内容，数值是否发生变化？ 下面以AT28C64B（或其替代产品58C65 芯片）为例，进行扩展EEPROM实验。
8、AT28C64B的读操作和一般的RAM一样，而其写操作，需要一定的时间，大约为1 毫秒。因此，需要编写一延迟子程序，在对EEPROM进行写操作时，调用该子程序，以完成正确的读写。(1)用E 命令改变内存单元的值并用D命令观察结果。1)在命令行提示符状态下输入： E 5000↙
屏幕将显示： 5000 内存单元原值： 按如下形式键入：
5000 原值：2424（按空格）原值：3636（按空格）原值：4848（按空格）原值：5050↙ 2)在命令行提示符状态下输入： D 5000↙
屏幕将显示5000H~507FH 内存单元的值，从5000 开始的连续四个内存单元的值依次 为2424 3636 4848 5050。
3)断电后重新启动，用D命令察看内存单元5000~5003的值，会发现这几个单元的值没有发生改变，说明EEPROM的内容断电后可保存。输出结果：
分析：从输出的结果来看断电后重新启动，用D命令察看内存单位500~5003的值，会发现这几个单位的值没有发生改变，说明EEPROM的内容断电后可保存。
(2)AT28C64B存储器不能直接用A 命令输入程序，单字节的指令可能会写进去，双字节指令的低位会出错（建议试一试），可将编写好的程序用编程器写入片内；也可将程序放到RAM（6116）中，调用延时子程序，访问AT28C64B 中的内存地址。
下面给出的程序，在5000H~500FH 单元中依次写入数据0000H、0001H、...000FH。从2000H单元开始输入主程序：（2000）MVRD R0，0000 MVRD R2，0010 ；R2记录循环次数
MVRD R3，5000 ；R3的内容为16 位内存地址
（2006）STRR [R3]，R0 ；将R0寄存器的内容放到R3 给出的内存单元中
CALA 2200 ；调用程序地址为2200的延时子程序 INC R0 ；R0加1 INC R3 ；R3加1 DEC R2 ；R2减1 JRNZ 2006 ；R2不为0跳转到2006H RET 从2200H 单元开始输入延时子程序：（2200）PUSH R3 MVRD R3，FFFF（2203）DEC R3 JRNZ 2203 POP R3 RET 运行主程序，在命令提示符下输入：G 2000↙。输出结果：
注意：运行G命令的时候，必须要将将标有“/MWR”“/OE”“GND”的三个插针右边两个短接。程序执行结束后，在命令提示符下输入：D 5000↙； 可看到从5000H开始的内存单元的值变为 5000：0000 0001 0002 0003 0004 0005 0006 0007 5008：0008 0009 000A 000B 000C 000D 000E 000F。
四、思考题
1)为何能用E 命令直接写AT28C64B的存储单元，而A命令则有时不正确；
答：E命令是储存寄存器指令A时监控器指令，而E直接多个程序写入AT28C64B的存储单元，写入的速度快，A命令只能是一次写入执行一条程序，是延迟指令、所以用E命令直接写A。T28C64B的存储单元，而A命令则有时不正确。
2)修改延时子程序，将其延时改短，可将延时子程序中R3的内容赋成00FF或0FFF等，再看运行结果。
五、实验心得与体会
主存储器 篇6
美国市场研究公司Coughlin Associates的创始人汤姆·库格林（Tom Coughlin）表示，这些芯片有望带来同样的即时开机功能――这种功能在平板电脑上司空见惯，但是性能高得多。
他说：“我们看到新的固态存储技术不断发展，它们正开始扮演重要角色。磁阻型随机存储器（MRAM）是我们看到在提供非易失性存储器技术方面扮演重要角色的一种存储器；现在还有人在议论有望发挥一定作用的电阻型随机存储器（RRAM）。”
打破常规
传统的存储器芯片（名为DRAM）使用每个存储器单元里面的电荷，存储一个个0和1，而磁阻型随机存储器（MRAM）改而使用磁荷。电阻型随机存储器（RRAM）则基于一种使用两种材料做成的夹层结构，中间那层的电阻不同于构成外面几层的材料。
库格林说：“其中一些新技术之前仅限于实验室环境，一直出现在小众应用领域，如今一直在逐步扩大应用范围。”他在拉斯维加斯举行的国际消费电子展（CES）期间举办的Storage Visions大会上作了发言。
许多大牌计算机存储器芯片厂商正开始向新技术转型。据报道，多家知名厂商正在日本东北大学携手开展一个MRAM项目，其中包括瑞萨电子（Renesas）、日立和美光科技。而在去年8月份，初创企业Crossbar声称，它计划生产RRAM，并授权其他公司使用其技术。
更胜一筹
这两项技术都仍需要开展一些工作，之后才有望取代DRAM芯片；库格林表示，芯片的价格也要降下来。
他说：“如果厂商这么做，大家对制造同时适用于存储装置和存储器的电脑架构方面会有很浓厚的兴趣――到时候，如果电脑停电了，存储器实际上不会停电，里面存储的数据就不会丢失。”
如今的电脑使用DRAM来运行程序，暂时存储系统和软件所需要的数据。如果停电了，DRAM里面的内容就会丢失；但如果使用MRAM或RRAM，哪怕电脑已经被关掉之后，仍可以立马恢复计算操作。
据开发人员声称，通常用在平板电脑中的闪存存储器已经提供了停电后持久存储数据的功能，而新芯片的性能将比闪存更胜一筹。
RRAM最终将提供比NAND闪存存储器快20倍的写入性能、少20倍的耗电量以及长10倍的寿命。
并非完美
不过，将持久性存储器引入到电脑可能至少会带来一个问题。库格林说：“为了在遇到系统崩溃和各种问题后恢复如初，许多人会重启电脑。通常是存储器里面出了什么乱子；所以，如果即便关闭了电源，存储器仍保持里面的内容，那么我不得不找到新的方法来清理残局。”
他表示，因而，电脑厂商可能被迫制造更可靠的系统。
基于FPGA的外部存储器设计 篇7
随着雷达技术的进一步发展,对雷达信号处理的要求越来越高,在实时信号处理过程中有大量数据需要存储[1],由于FPGA本身的存储器容量非常小,根本满足不了雷达信号处理过程中的需求,为解决这一问题,通过查询资料[2,3,4],引入SDRAM和FLASH作为FPGA的外部存储器。SDRAM存储器以其快速、方便和价格相对便宜[5],因而,常被用在雷达信号实时处理上。选择SDRAM而没有SRAM是因为SRAM价格太贵,SDRAM相对便宜。没有选择DDR SDRAM的原因是因为在实际的雷达信号处理中并不需要那么高burst率,SDRAM足以满足实际需求。SDRAM主要作用:在MTI处理时作为周期延迟器件、动态杂波图的存储和数据暂存等功能。虽然SDRAM有存储容量大、价格相对便宜等优点,但是其断电所有数据丢失的缺点,使其仅在FPGA外部连接SDRAM作为外部存储器件显然是不能满足设计需求的,因此,在设计过程中考虑到FLASH存储。在设计中用FLASH存储一些断电不能丢失的数据,如:脉冲压缩处理时的匹配滤波器系数、MTI处理时杂波加权系数、CFAR处理时的对数表以及一些函数求值等。
1 存储电路设计
1.1 SDRAM存储电路设计
在硬件电路设计过程中,先通过SDRAM的I/O接口电平标准选择FPGA的外围I/O电平标准,从而解决电气互联问题。根据实时信号处理过程中所需的存储容量以及FPGA的型号,选择了4片SDRAM存储器,用于输入/输出缓存。芯片的型号为K4S641632N-LC/L75。SDRAM工作模式有多种,内部操作是一个复杂的状态机。SDRAM的管脚可以分为以下几类:控制信号,包括片选、时钟、 时钟使能、行列地址选择、读/写选择、数据有效等。地址线行列复用,数据引线是双向传输。SDRAM 的所有操作都同步于时钟,都是在时钟上升沿时控制管脚和地址输入的状态,进而产生多种需要的命令。
SDRAM与FPGA的连接,要把FPGA的普通I/O与SDRAM的除电源、NC和接地管脚之外管脚连接起来即可,所有的控制与工作时序都是由FPGA提供,由于管脚太多,采取了网络标号连接,其电路原理图如图1所示。由于篇幅关系,只给出了部分电路图。
1.2 FLASH存储电路设计
为了满足模块内部在系统断电时的数据保护,在模块内部选择了FLASH存储器,FLASH 存储器是一种非易失型存储器,在该设计中主要用于存放一些在系统掉电后需要保存的用户数据等。芯片的型号为:SST39VF3201-70-4C-EK。该芯片的主要特点有:3.3 V单电源供电,内部进行编程和擦除操作;高可靠性,超过100年的数据保存能力,32 Mb的存储容量;快速擦除和编程功能,支持扇区擦除、块擦除和整个芯片擦除,扇区和块擦除时间为18 ms,整个芯片擦除时间为40 ms;片内产生Vpp编程电压,实现自动读写时序。
FPGA的引脚除电源、时钟和复位以及几个配置时钟引脚外,其余引脚均可作为通用I/O使用,因此,与FLASH连接时,只需要FPGA的普通I/O引脚和FLASH的引脚相连即可,在实际编程过程中,要严格按照FLASH的工作时序给定正确的时序。注意,电源和接地引脚以及NC管脚不可连接在FPGA上。FLASH电路图如图2所示。
2 存储电路软件设计
2.1 SDRAM控制器设计
SDRAM具有空间存储量大、读/写速度快、价格相对便宜的特点,因此许多嵌入式设备的大容量、高速度存储器都采用SDRAM来实现,但其控制逻辑复杂,需要周期性刷新操作、行列管理、不同延时和命令序列等。目前,大多都采用专用芯片完成它的控制电路,这不但提高了设计成本,而且使系统的硬件电路变得复杂。随着FPGA在嵌入式系统中的广泛应用,FPGA管脚设计灵活,结合具体的需要,利用FPGA来设计一个满足雷达信号处理专用的SDRAM控制器,就可以极大地增加设计的灵活性,且硬件规模小,又可以满足实时信号处理需求。本文就是基于这种处理方法来设计一个SDRAM控制器。
在SDRAM 控制器的FPGA 实现方案中,采用FPGA 的自底向上模块化设计思想。首先分析顶层模块所要完成的功能,之后再将其功能分类细化,分配到不同的子模块去实现,然后从底层向顶层的先逐步完成各个子模块的设计,最后将子模块相互连接生成所需的顶层模块。设计SDRAM控制器[6]是为了更好地满足SDRAM与FPGA的通信而设计的。下面将具体介绍SDRAM控制器的设计方法。图3为参考Altera公司SDRAM控制器的而设计的接口框图。
下面对接口信号进行介绍:与主机接口信号有CLK:系统时钟信号;RESET:系统复位信号;CMD[2:0]:译码指令;CMDACK:指令应答信号,通知主机命令已被SDRAM执行;ADDR:地址线,该设计中为22位,A21,A20代表页地址BA1,BA0;A19~A8代表行地址;A7~A0代表列地址;DATAIN/DATAOUT:输入、输出数据总线;DM:数据掩码。与SDRAM接口信号有 RADDR:12位地址线,在读/写操作时,地址线时复用为行地址和列地址;BA0,BA1页地址选择;CS:片选信号;CKE:时钟使能信号;RAS,CAS,WE:命令控制信号;DQM:SDRAM数据掩码;DQ:双向数据线。SDRAM控制器作为顶层模块,内部由3个主要模块构成:系统控制接口模块、命令生成模块和数据路径模块。系统控制接口模块用于接收系统的控制信号,进而产生不同的CMD命令组合;命令用于接收CMD 命令并解码成操作指令并产生SDRAM的操作动作;数据通路模块则用于控制数据的有效输入/输出。
使用SDRAM的目的是进行数据传输,即要求能正确地读写数据。因此,在SDRAM操作过程中,最重要是就是初始化、读和写的操作,因此,本文完成了SDRAM初始化在Quartus Ⅱ仿真下的时序波形图,如图4所示。
2.2 FLASH读/写控制设计
读/写控制的主要功能是将数据写入FLASH;在模块正常工作时,为系统提供数据。而FPGA 这种大规模的可编程器件十分适合逻辑电路的设计,能方便地控制和产生FLASH 编程操作中的各种控制命令,实现编程器的功能[7]。该模块中,选择的FLASH芯片的读取时钟周期为70 ns。
在对FLASH进行编程操作前,必须保证存储单元为空。如果不为空,就必须先对FLASH芯片进行擦除操作。由于FLASH采用了模块分区的阵列结构,支持扇区、块和整个芯片一齐被擦除,扇区和块擦除的时间周期为18 ms,整个芯片擦除时间为40 ms。而实现擦除操作只需在地址和数据端写入不同的操作命令即可实现不同的擦除操作。
FLASH的编程操作分三步骤[8]:第一步是连续载入3 B命令的软件数据保护操作;第二步是写入字地址和字数据,在编程操作过程中,地址是在
下面叙述FLASH的擦除操作,擦除分为扇区擦除、块擦除和整个芯片擦除,擦除的时序基本一致,过程如下:第一个时钟周期在地址5555H写入XXAAH数据,接着第二个时钟周期在地址2AAAH写入XX55H数据,第三个时钟周期在地址5555H写入XX8OH数据,第四个时钟周期在地址5555H写入XXAAH数据,接着第五个时钟周期在地址2AAAH写入XX55H数据,第六个时钟周期在地址5555H写入XX10H数据,然后芯片内部完成擦除工作。FLASH擦除完成后,内部所有的数据位全部置1。扇区擦除、块擦除和芯片擦除的区别只是在第六个时钟周期传送的数据不同。擦除的时序图如图5所示。
在写数据时仅能使对应单元的数据位由“1”变为“0”,而从“0”变为“1”只有擦除命令才能完成。擦除操作可以按扇区擦除也可以对整个芯片擦除。因此在设计时可将程序代码和常量表等固定数据和系统动态更新数据分开存放。每次向更新数据区写数据前对该区数据进行擦除操作即可。
在擦除和写操作之后,就可以读数据了,读数据的操作非常简单,由OE#,CE#控制,当这两个信号为低电平时,在地址线上输入地址,数据线上就可以读出数据了。
当按照规定的命令序列向 FLASH 存储器发出命令时 ,其内嵌的算法状态机会自动地完成相应的操作。但用户还应了解其内部的操作检测机制 ,以便知道操作是否完成,以及操作是否正确。该芯片的状态检测位有:数据查询位DQ7,TOGGLE位DQ6和DQ2。通过查询它们对应的状态,即可知道芯片的工作状态。
在编程实现时,用状态机实现FLASH的接口控制,要确保数据线和地址线的建立和保持时间满足需求,严格确保实际提供的时序和硬件要求一致。图6为在ModelSIM仿真下的FLASH的擦除时序图。
整个程序的编程实现是用有限状态机来实现的。以擦除为例,介绍有限状态机的设计方法。状态控制借助系统时钟进行,通过多个状态来完成ERASE操作。状态0 初始化各输出信号,状态1~5完成第一个命令输入,状态7~10完成第二个命令的输入,状态12~15完成第三个命令的输入,状态17~20完成第四个命令的输入,状态22~25完成第五个控制命令输入,状态27~30完成第六个控制命令,接下来状态是保持控制信号用来完成ERASE。在编程过程中,要完成进程控制:进程控制就是根据现态决定次态的控制并完成其他的信号赋值。在本设计中,状态机根据不同的状态对CE、OE#、WE#、地址、数据等FLASH控制信号进行赋值,从而完成对Flash 的控制。
但是每执行1次写操作,只能写入1个地址单元里的字数据,如果按照这个方法,完成整个FLASH芯片2 MWord的数据写入就需要重复执行写操作2兆次,这样既麻烦又浪费时间。在实际操作中,通常通过计算机上的图形界面来完成FLASH的烧写工作,通过图形界面使单片机把计算机存储的数据暂存在SDRAM,然后通过一个判断语句检测SDRAM是否存满,没有存满则继续存储,如果存满则通过FPGA控制把SDRAM上的数据存储在FLASH上,这样通过一次操作即可存满。
3 结 语
本文介绍了FPGA外部存储器的设计方法,可以有效地解决雷达实时信号处理过程中海量数据的存储问题,同时也可以充分利用FPGA去控制SDRAM和FLASH,不仅保证了资源的充分利用,也可以有效地满足信号处理过程中的高速实时的要求。另外,可以根据FPGA型号的不同,适当地更改外部存储器,以满足不同的应用场合[10]。
摘要：为了提高雷达海量数据的处理速度,采用FPGA设计了一种高速外部存储器,通过多次实验,验证了设计方法的可行性。高速外部存储器可以有效地提高数据存储速度,节约读/写时间,从而满足信号处理的高速实时的要求。这种方法充分利用FPGA设计方便,SDRAM和FLASH的存储读写速度快的优势,具有成本低廉,兼容性强,易于工程实现的特点。
关键词：雷达信号处理,FPGA,SDRAM,FLASH,存储器设计
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企业中常用高端存储器的比较 篇8
IBM采用的是传统的对称体系结构, 采用其强大的570 pserver作为存储的控制器, 是典型的IBM SHARK系列产品。存储的管理OS运行在控制器内, CPU与内存也都在控制器内。其高端型号DS-8300产品的每个控制器是4个CPU的P570小型机, 双控制器最大配置CPU数量为8个。但DS-8000系列产品具备了许多高端产品应有的特征, 比如主机端口最大可达128个2Gb FC, 磁盘接口最大64个, 缓存容量也可以达到256GB, 这些特性使其可以匹敌多控制器存储系统, 因此, DS-8000系列也是IBM公司参与高档存储产品市场竞争的主要武器, 而且和竞争对手高档产品相比其价格优势非常明显。
现在比较先进的高端存储是基于多控制器磁盘阵列, 而双控制器磁盘阵列由于控制器只能配置两个, 不能在同一磁盘阵列内配置更多控制器, 在一定程度上局限了其数据处理能力。
在实际应用时, 每层的控制器至少成对配置, 提供全冗余特性, 实现无单点故障。也可以配置多对, 在性能上进行成倍扩展。比如EMC的DMX-3最多可以配置8个前端控制器 (Channel Director) 、8个缓存控制器 (Memory Director) 、8个后端控制器 (Disk Director) , 整个系统中处理器数量最多可达130颗。多级控制器分工协作, 系统整体性能因而可以获得最佳扩展性。更重要的是, 在多控制器体系结构基础上, 提供了许多独特存储软件解决方案。该档次产品是大型关键业务数据中心的首选。
HDS与EMC都采用了多点冗余的复合式体系结构, 有多个专用的存储控制器, 如专用的前端控制器, 专用的后端控制器, 并且以专用的CACHE控制器为核心, CPU集成在前/后端控制器中, 操作系统以微码方式集成在硬件中, 并可以方便的升级维护。在这种结构中, 前端, CACHE, 后端均可实现系统均衡, 并多点冗余。所以, 失败一个点的时候, 影响量比较小。不过, 还有一点差别的是, HDS前后端连接到核心CACHE, 是采用交换方式, 而EMC是采用直连方式, 所以也叫直连矩阵 (Symmetrix Direct Matrix Architecture) , EMC Symmetrix DMX利用其点对点连接可以完全消除其它设计方案所具有的总线仲裁和交换系统开销延迟。
2 后端连接与RAID的比较
IBM采用交换方式连接磁盘与后段卡, 而HDS与EMC采用环路结构, 在交换结构中, 每个磁盘都有自己的线路连接到后端卡 (口) , 所以, 不容易产生后端瓶颈。至于环路设计, 则是现在的流行设计, 但是, 一个环路上的盘不能太多, 否则, 容易产生性能瓶颈。如:一个2Gb的光纤环路, 一般接到50-60颗盘, 已经都达到负载极限了。而一个4Gb的环路, 如果考虑翻倍的话, 也就最多可以接100-120颗磁盘。
因为考虑到环路的可靠性与性能问题, HDS与EMC的高端存储都是双环路设计, 每个磁盘都有2个环路可以达到, 而且, 这两个环路可以负载均衡的工作。另外, 为了避免一个环路, 或者一个磁盘太忙, RAID组的设计也有特殊的要求, 一个RAID组中的磁盘, 必须跨越在不同的环路上面。
为了扩大容量, 又不影响性能, 存储厂商只好不断的增加环路的个数, 一般情况下, 典型的OLTP环境中, 一个2Gb的环路中, 磁盘个数最好也不要超过32颗, 如果想增加更多的磁盘, 最好也增加环路个数。
3 CACHE设计的比较
HDS与EMC都是以CACHE为核心, 并且CACHE size一般比较固定, 如64K, 256K等等, 如果这样的CACHE size在运行很离散的OLTP数据库应用的时候, 因为数据库的block size一般都比较小, 如8K、16K, 所以, 容易引起CACHE size的浪费。因为存储的一个CACHE size单元中, 一定要保存相临的磁盘连续空间。
而IBM因为采用OS的内存来做存储的CACHE, 所以, CACHE size就是页面大小, 默认为4K, 这样的CACHE size对小的IO是很适合的, 但是对大型的IO操作, 或者是太大的CACHE size, 可能会有额外的管理负担。
比较大的CACHE size, 如64K的CACHE size, 一般是因为考虑到高效的算法设计以及满足大部分应用需求而设计的, 如根据概率统计的数据, 满足99%的应用等等, 在一些特定的非常小的离散的应用上, 则不一定适合。
至于CACHE算法, HDS与EMC基本都是LRU算法, 而IBM则采用改进的ARC算法。在CACHE保护中, IBM与HDS都是写CACHE镜相+电池CACHE保护, 而EMC则是读写全局CACHE的全镜相+电池CACHE保护。在写CACHE镜相的规则中, 读写CACHE是分离的, 写CACHE镜相, 读CACHE不镜相, 一份数据可能同时存在于读/写CACHE中;而全局CACHE, 没有读写之分, CACHE公用, 只有不同的链表来决定那些数据是写CACHE, 很类似Oracle的data buffer。
IBM DS8000系列
IBM DS8000沿用了典型的对称处理结构, 利用其高性能与高可靠的P570作为阵列的双控制器, 两台570互相做冗余, 形成一个双active的HA结构。在处理器上也是采用其先进的Power5系列的CPU。另外, 8000系列的存储也支持逻辑分区是利用P570来支持逻辑分区 (LPAR) 。
因为IBM采用了570作为8000系列的核心控制器, 所以阵列的CPU与内存也都是在P570内部控制的, 而且阵列的可靠性是需要570来保证的, 整个DS8000阵列的稳定性与处理能力是依赖于P570 CPU的能力。
EMC DMX3系列
DMX3是在早先SYMMTRIX 2000/3000系列上发展过来的, 基本的体系结构没有改变, 但是CACHE算法却做了一个比较大的改动, 在以前的高端系统中, EMC是不采用写CACHE镜相技术的, 而别的厂商基本都采用写CACHE镜相、读CACHE不镜相、读写CACHE分离这样的技术。那么, 他们分别采用什么样的方式来保证写CACHE数据的正确性呢?
第一, 因为CACHE肯定都是电池或者UPS保护的, 可以保证不掉电, 或者是掉电以后系统还能维持一定时间, 如果在一定时间内还没有供电, 再把数据写到硬盘上, 防止丢失。第二, 因为写cahce镜相保护数据也很简单, 就是防止CACHE损坏, 如果坏掉一个CACHE, 还有另外一个, 只要马上把坏的CACHE标记起来不用, 镜相到新的地方即可。第三, 早先的SYMMTRIX系列采用了一种类似RAID5的电极校验法来对CACHE进行校验, 保证数据的可靠性, 提高CACHE的利用率。但是, 在新的dmx3中, 又采用了一种完全不一样的镜相方法, 读写全局CACHE全镜相, 也就是说, 如果100G CACHE, 有效CACHE是50G。
另外, EMC的RAID方式与HDS也很不一样, HDS的RAID方式很死板, 如RAID10就支持2D+2D, 其实所谓的4D+4D不过是把2个2D+2D简单的连接在一起。而EMC中, RAID方式比较奇特, 如做10, 他们先是把磁盘划成很多道 (叫split, 如8split, 10split, 16split等等) , 每一split可以镜相到一个磁盘。如一个磁盘有16个split, 则3.8G/split, 那么这个磁盘最多可以镜相到其它16块磁盘上, 同样, 其它的盘也可以交错镜相到这里, 形成一个比较大的磁盘pool。之后, EMC在每个split上做strip, 形成metalun, 这才是主机最后使用的LUN, 对应到一个PV。
HDS USP系列
USP最核心的就是CACHE了, 有控制CACHE与数据CACHE之分, 控制CACHE也可以叫shard CACHE, 保存着阵列的配置信息以及数据CACHE的地址信息, 在前端口过来寻找数据的时候, 会先经过这里, 如果能找到, 则去数据CACHE, 如果找不到, 则可能需要磁盘读取。
数据CACHE也叫标准CACHE, 如果采用4G的内存标准, 最大可以到128G, 而如果采用8G的内存标准, 可以到256G, 数据CACHE是整个阵列的核心所在。USP的内存CACHE最小单元叫segment, 固定为64K, 最小使用单元叫slot, 在有些版本=4个segment=256K, 有些版本则=1个segment=64K, 因为在这个slot中磁盘上的数据必须是连续的, 所以, 太大的slot可能对离散度高的oltp应用不是太适合。
嵌入式系统中存储器性能研究 篇9
随着超大规模集成电路的制造工艺的进步,在单一芯片上动态随机存储器实现了更高密度的比特位,使得计算机系统在计算速度迅猛发展的同时,内存容量极大的扩大。伴随着集成度的提高,存储器单元呈现失效的可能性随之增大,失效的形式和原因也趋于更加复杂化[1,2,3]。存储器测试的目的是确保其每个单元能够存储数据并且惟一的寻址、读、写。存储器的测试面临两方面的要求:较高失效类型覆盖率,尽可能检测出潜在的存储器故障;较少的存储器操作,以便缩短检测时间。因此存储器测试应能够在一定的测试时间内得到可能的最佳故障覆盖率。由于对存储器进行物理检测是不可能的,可行的办法是将待测存储器的访存结果与认定无故障的存储器的访存结果做比较[4,5]。
1DRAM的原理及失效模型
动态内存的结构和ROM及SRAM有较大的不同。图1是动态内存的总体结构。内存单元按照行、列组成阵列。地址首先分为行地址和列地址,行地址经过译码器,选中一行内存单元。列地址选择数据输出到数据输出端。
图2是内存单元的结构图。动态内存使用一个晶体管和一个电容来存储一位数据。由于电容量很小,数据读出消耗电容上存储的电荷,读取以后需要重新对电容充电。并且由于电容自身的漏电,动态内存需要定期刷新。
图3是读写控制电路示意图。图中显示了读取1位数据的过程。假设这个单元存储的数据为“1”初始状态(图3(a)),电容电压为V,数据线D和
假设存储器实效仅仅被单元状态的跳变所激活,即不考虑不改变状态的写操作时出现的失效。存储器的失效模型可以表述为如下:
(1) 粘滞实效(Stuck-at Faults,SF)。一个或多个存储器单元固定为s,s∈ (0,1),不因对该单元的读写而发生状态的变化。
(2) 组合实效(Coupling Faults,CF)。存储器某些位的跳变导致其他位的逻辑值发生非预期的变化。组合失效的产生归咎于单元物理上毗邻所产生的分布电容或者是单元间的电流泄漏。2个存储单元之间的组合失效称双组合实效。例如:对于单元j的一个0→1或是1→0的写操作将会改变i单元的内容,使之状态翻转。但是反之i单元的状态改变并不一定也会对j产生影响。
(3) 地址译码故障(Address Decoder Faults,AF)。有4种情况:某地址不能访问任何单元;某单元无法被任何地址访问;某地址可以同时访问多个单元;某单元可被多个地址访问到。
2测试用数据
由前节讨论可知,动态内存除了内存单元,还有地址译码器,选择器,控制器,放大器等部件。为此针对不同的部件,设计了不同的数据和读写方式来进行测试。
2.1 普通数据
普通数据就是全“0”或者全“1”。写入全“0”或者全“1”的数据,然后读取校验,来验证内存单元是否正常工作。
2.2 棋盘数据
图4表示了棋盘数据。在内存单阵列中写入如国际象棋棋盘一样的数据。由于与每一位数据相邻的数据都不一样,棋盘数据可以用来检测内存单元间的泄漏。
2.3 行带状数据
图5表示了行带状数据。采用行带状数据可以检测Word线之间的泄漏。
2.4 列带状数据
图6表示了列带状数据,用来检测Bit线(数据线)之间的泄漏。
2.5 移位数据
读取内存数据时,Word线选中一行内存单元,数据还要通过选择器,经过列地址选择,到达数据线。使用移位数据,使得每次只有一个数据引脚为1,其余都为0,检测相互是否有影响。
2.6 Waltz数据
前面介绍了使用行带状数据检测Word线之间的泄漏,为了检测相隔行的微弱的影响,可以使用Waltz数据。如图7所示。
3测试用读写方式
为了检测内存潜在的问题,除了设计一些测试用的数据,还设计了一些读写方式,和数据相结合来检测。
3.1 MSCAN
MSCAN读写方式是按地址递增顺序,首先写入0,然后仍然按照此顺序读出校验。MSCAN用来检测内存单元。
3.2 MARCH
MARCH 读写方式的检测对象是地址译码器。如果地址译码器有问题,就会产生多重选择的问题,即同一个地址对应多个内存单元,或者多个地址对应同一个内存单元。可以采用如下的读写方式来检测这种问题。如图8,首先顺序写入“0”,然后顺序校验,校验一个数据后立即将数据改为“1”,然后逆序校验,校验后立即将数据改为“0”。
3.3 MASEST
MASEST 读写方式的检测对象也是地址译码器。不过侧重于地址译码器的翻转噪声。按照图8中的顺序写入行带状数据,此顺序的目的是让地址译码器译码每次输出都尽可能多的翻转。然后在按此顺序校验,校验同时把数据翻转。最后顺序读取数据校验。
3.4 CMD
CMD 读写方式检测内存单元间的相互干涉。如图9,首先写入棋盘数据。然后按照如图9顺序校验。
3.5 ROW/COL组合
ROW/COL组合测试的对象是内存控制电路。内存单元阵列分为行和列,某一个行地址有效时,对某一个单元进行读/写组合的操作,由于内存单元需要定时刷新,这种操作可能对刷新造成影响。ROW/COL组合读取方式固定某一行,对一个单元进行读/写组合操作,验证刷新的影响。然后对同一行的下一列进行相同的操作。
4测试系统
上面讨论了用于测试内存的数据和读取方式。在实际组成的系统中,针对特定的测试对象,两者总是结合使用的。下面的表1列出了本测试系统测试的项目和相对应使用的数据和读取方式[6,7,8]。
前节讨论的数据和读取方式的时候,都是基于动态内存的实际结构,从内存单元矩阵行地址,列地址来分析的。实际应用过程中,内存控制器总是把内存单元矩阵映射成线性连续空间的。不同的芯片组会给出不同的映射方法。图10是Intel BX 440 芯片组的内存行列地址映射(128 MB)。本测试系统测试的时候需要了解硬件的结构,才能有效的找出内存潜在的缺陷。
测试系统基于嵌入式Linux操作系统[6,7,8],采用命令行方式运行,所有的输入采用配置文件来设定。下面给出了一个配置文件的例子:
[Intel 440BX]
RowStartpoint=15
ColumnStartpoint=3
BankStartpoint=13
[Intel Pentium III]
CPU_Cache_Way=8
CPU_Cache_Line=1024
CPU_Cache_Block=32
在正常和DRAM系统有故障的嵌入式系统下面分别得到了如图11的检测结果,从实验中可以发现有故障的系统在测试过程中某些测试项目无法通过,根据具体的情况就可以大致判断出故障的原因[9,10],这样就给系统设计者指明了改善系统性能的方向。
5结语
本文研究从动态内存的失效模型出发,针对不同的部件可能发生的问题,设计了检测用的数据和读取方式,将它们组合起来进行测试,可以更有效地检测动态内存中潜在的缺陷,具有高的失效类型的覆盖率。同时,动态内存测试作为嵌入式Linux测试系统的一个子系统[6,7,8]得到了国际计算机系统制造商富士通公司的认可。
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铁电薄膜及铁电存储器的研究进展 篇10
铁电随机读写存储器(FeRAM)由于具有非挥发性、低功耗、高读写次数、高存取速度、高密度存储、抗辐射、与集成电路(IC)工艺兼容等突出优点,而被公认为是下一代最具潜力的存储器之一,在计算机、航空航天和军工等领域具有广阔的应用前景。作为铁电薄膜存储器的关键性信息功能材料,新型无铅、无疲劳Bi4Ti3O12(BIT)基铁电薄膜材料因其在非挥发性铁电随机存储器方面的潜在应用而受到广泛关注。
近年来,铁电材料的研究取得了不少新进展,其中主要有以下几个方面:
第一性原理计算。研究人员从第一性原理出发,采用现代能带结构方法和高速计算机对铁电体的电子密度分布、软模位移和自发极化等进行了计算,并取得了很大进展。
尺寸效应研究。近年来,随着铁电薄膜、铁电超微粉和铁电纳米线的发展,人们从实验、宏观和微观理论等方面深入研究了铁电尺寸效应,从理论上预言了自发极化、相变温度和介电极化率等随尺寸变化的规律,并计算了典型铁电体的铁电临界尺寸。这些结果对集成铁电器件和精细复合材料的设计具有指导作用。
铁电液晶和聚合物的基础和应用研究。1975年Meyer发现了由手性分子组成的倾斜的层状相液晶铁电材料。在性能方面,铁电液晶在电光显示和非线性光学方面很有吸引力。20世纪70年代末期确证了聚合物的铁电特性,并发现了一些新的铁电聚合物,如奇数尼龙(尼龙-11、尼龙-7、尼龙-5等)。
集成铁电体研究。铁电薄膜与半导体的集成称为集成铁电体。近年来对铁电薄膜与半导体集成的铁电存储器开展了广泛研究。在20世纪50年代人们就以BaTiO3为主要研究对象研究铁电存储器,但是由于体材料要求电压太高、电滞回线矩形度不好和疲劳特性不好等原因而未能实现。80年代以来,由于铁电薄膜制备技术和材料的改进,铁电存储器研究成为热点问题之一,1988年制备出实用的铁电存储器。与20世纪五六十年代相比,目前的材料和技术解决了几个重要问题[1],一是采用薄膜,极化反转电压易于减小到5V或更低,可以与标准的硅CMOS或GaAs电路集成;二是在提高电滞回线矩形度的同时在电路设计上采取措施,可防止误写误读;三是疲劳特性大有改善,现已制备出反转5×1012次仍不显示任何疲劳的铁电薄膜[2]。
铁电新材料的研究。改良现有铁电材料的性能及寻找新的具有优良性能的铁电材料,一直是铁电工作者的追求。Pb(Zr,Ti)O3(PZT)材料始终是研究的热点。人们对PZT系列材料进行了较深入的研究,但由于PZT材料存在含铅和疲劳问题,所以一直在寻找新型的无铅铁电材料。铋层状钙钛矿结构铁电体就是近10年来得到迅速发展的一类抗疲劳性能好且不含铅的铁电材料。1995年Scott等在《Nature》上公布了此前一直被称为“Y1”的“无疲劳”铁电材料的结构,它是层状钙钛矿结构的SrBi2Ta2O9(SBT)[3]。SBT不仅疲劳性能突出且翻转电压低,但合成温度较高,大量报道认为温度应在750℃以上,这不利于与传统Si工艺集成。1999年10月韩国的Park等在《Nature》上报道,用La3+部分取代铋层状钙钛矿结构Bi4Ti3O12(BIT)中钛氧八面体层附近的Bi3+,得到的Bi4-xLaxTi3O12(BLT)薄膜具有剩余极化强度较大、居里温度高、超级抗疲劳等优良的特性,而且制备温度为650℃,比SBT的合成温度降低了100～200℃[4]。随后的研究还发现其他镧系元素如Nd、Pr、Sm等掺杂BIT也会得到相似的效果[5,6,7]。因此镧系稀土离子掺杂BIT铁电薄膜已成为近年来研究的主要无铅铁电材料。
铁电超晶格、多层膜异质结构及铁电复合材料也是获得高性能铁电薄膜的重要途径。实验结果表明,PbZrO3/PbTiO3、BaTiO3/SrTiO3等多层薄膜的介电常数有很大的提高[8,9]。Jang等发现PZT/PbZrO3多层薄膜疲劳特性比PZT薄膜有明显改善[10]。
界面效应的研究。铁电多层薄膜中的界面效应对铁电性能的影响很大。界面层以及界面层引起的应变、空间电荷的积累及相变对铁电多层结构电容的性能也有很大的影响。
本文综述了新型无铅、无疲劳Bi4Ti3O12(BIT)基铁电薄膜材料的制备和改性及性能表征方法,阐述了铁电薄膜的3种失效机制及铁电薄膜存储器的研究现状,展望了铁电薄膜及存储器的应用前景。
1 Bi4Ti3O12(BIT)基铁电薄膜材料的制备、改性及性能表征
铁电器件的性能取决于所用薄膜的特性,而薄膜的特性又依赖于制备工艺的选择。随着科技水平的不断进步和人们的长期研究,铁电薄膜的制备方法也越来越多。总的来说,按成膜机理铁电薄膜的制备技术可以分为物理和化学沉积2大类或液相和气相沉积2大类,其中,比较成熟的具体方法主要有4种,即溅射法、脉冲激光沉积法(PLD)、金属有机物化学气相沉积法(MOCVD)和化学溶液沉积法(CSD)。
钙钛矿结构铁电体是铁电材料中为数最多且被广泛研究的一大类铁电体。目前常被用于存储器的钙钛矿结构铁电薄膜材料主要有以下3大类:一是ABO3型钙钛矿结构的PZT铅基铁电薄膜;二是特殊钙钛矿结构的Bi系层状钙钛矿结构的SBT和BIT系列无铅铁电薄膜;另一类是ABO3型钙钛矿结构的BaTiO3(BTO)系列无铅铁电薄膜。
为了更进一步改善铁电薄膜的质量,特别是提高其耐疲劳特性,以满足FeRAM的需要,并解决铅污染环境的问题,人们一直在寻找新型的铁电薄膜材料。铋层状钙钛矿结构的铁电氧化物 (BLSF)是一类特殊的钙钛矿结构的铁电氧化物,又称Aurivllius结构,近年来受到了高度关注。BLSF的结构通式为An-1Bi2BnO3n+3,材料由类钙钛矿结构层(An-1-BnO3n+1)2-与铋氧层(Bi2O2)2+沿c轴交替堆积而成,其中A代表Bi、Ba、Sr、Ca、Pb、K或Na,B可以是Ti、Nb、Ta、Mo、W或Fe,n代表(Bi2O2)2+层之间的钙钛矿结构个数,这种层状结构可以被看作是一种天然的铁电超晶格。
BLSF结构的SBT铁电薄膜因其具有无铅、无疲劳、居里温度高等特点,自1994年以来吸引了众多学者的关注,已有较深入的研究[11,12]。但SBT薄膜的结晶温度过高(750℃以上),这与现在的IC工艺不兼容,限制了它的应用,而且剩余极化值较低(2Pr=4～16μC/cm2),不利于高密度存储,尚不能完全满足人类对制备FeRAM所需材料的要求,仍不能替代PZT。
BIT也是一种典型的BLSF结构铁电材料,与SBT同属于一种材料体系。居里温度Tc=675℃,低于Tc晶体的对称性属单斜晶系点群m,高于Tc属于四角晶系顺电相4/mmm。其铁电-顺电相变属一级相变,由于单斜相的单胞十分接近正交晶系,故晶格参数可用赝正交晶系来描述:a=0.5450nm,b=0.5406nm,c=3.2832nm[13]。其晶体结构由类钙钛矿层和(Bi2O2)2+层构成,如图1所示[14]。类钙钛矿层中包含3个TiO6八面体和A位Bi3+,TiO6八面体通过顶角形成O-Ti-O线性链,Bi(A位)离子位于TiO6八面体网络中心的位置,Ti(B位)离子位于各面心的氧离子构成的八面体内。这种材料的铁电极化主要来源于A位Bi3+相对于TiO6八面体链沿a轴和b轴方向的位移[15]。所以自发极化矢量位于ac平面内,与a轴大约成4.5°,但沿a轴和c轴的自发极化分量相差很大,分别为50μC/cm2和4μC/cm2。
人们已在多种衬底上制备了性能优良的BIT铁电薄膜。但BIT薄膜的Pr值较小,而且容易疲劳,尚难以满足制备高密度FeRAM的要求。1999年韩国的Park研究小组[4]在《Nature》上报道了用PLD法制备La掺杂BIT薄膜,即BLT薄膜。他们发现BLT具有比SBT高的Pr值、抗疲劳特性更好,特别是BLT薄膜具有较低的结晶温度,低于700℃。大量研究认为经过La掺杂后BIT材料疲劳性能的改善是因为La要比Bi稳定,有利于减少氧空位,并且指出其它三价镧系元素的掺杂也会有同样的效果。利用Nd3+、Sm3+、Pr3+等[16,17,18,19,20,21]取代类钙钛矿层中的A位Bi3+可以在改善BIT薄膜材料抗疲劳性能的同时明显提高薄膜的剩余极化。Kojima等[16]用MOCVD法制备了(104)取向的外延生长Bi3.54Nd0.46-Ti3O12薄膜,经过2×1010次翻转后没有发现明显的疲劳现象,并且剩余极化达到25μC/cm2。Chon等[7]利用Sol-gel法制备出的c轴取向的Bi3.15Nd0.85Ti3O12薄膜,其2Pr达到103μC/cm2。大量研究结果表明,所有镧系元素掺杂的BIT薄膜材料中,Nd掺杂的效果是最显著的。因此Bi4-x-NdxTi3O12(BNT)薄膜因其剩余极化大、抗疲劳性能好、居里温度高而被认为是PZT薄膜最可能的替代材料。
对于A位掺杂BIT薄膜材料来说,Nd掺杂带来的效果最为显著。铁电薄膜的性能与材料中缺陷的浓度、内应力的变化和晶格畸变的程度等因素有关,而掺杂量、薄膜厚度、退火温度和退火时间等制备工艺参数显然又直接影响这些因素。为了获得BNT薄膜CSD法制备的最佳工艺,我们在不同工艺参数下制备了一系列的BNT薄膜,并主要测试了其铁电性能,分析了掺杂量、薄膜厚度、退火温度和退火时间等工艺参数对BNT薄膜微结构及电学性能的影响。
1.1 钕掺杂量对BNT薄膜的微观结构及电学性能的影响
Nd部分取代Bi后可以提高BIT薄膜的性能,所以研究Nd的取代浓度对BNT薄膜性能的影响是十分必要的。目前有研究组已经系统地研究了Nd掺杂浓度对BNT薄膜铁电性能的影响[22,23,24],基本认为Nd掺杂量x=0.85时BNT薄膜的剩余极化最大,但有些研究发现x=0.46时其剩余极化最大,所以目前在BNT薄膜研究中选取的掺杂量都集中在x=0.85或0.46[25,26,27]。为了弄清选取哪个掺杂量更为合适,我们按照表1所示的工艺参数分别制备了Bi3.15Nd0.85-Ti3O12和Bi3.54Nd0.46Ti3O12薄膜来进行分析,薄膜厚度约为450nm。
图2为Bi3.15Nd0.85Ti3O12和Bi3.54Nd0.46Ti3O12薄膜的XRD谱图。所有样品中没有第二相存在,都具有单一的铋层状钙钛矿多晶结构。Nd掺杂量不同时,XRD谱的峰位没有明显移动,说明Nd掺杂没有改变BIT的基本晶体结构。但是晶面(00l)和(117)衍射峰的强度相差很明显,Bi3.15Nd0.85-Ti3O12薄膜相比Bi3.54Nd0.46Ti3O12薄膜(117),取向度大大增强,这与参考文献[22,23]的结果类似,也表明Nd离子取代BIT中的Bi离子对其结构特征有一定的影响。
图3是Bi3.15Nd0.85Ti3O12和Bi3.54Nd0.46Ti3O12薄膜的电滞回线图(P-E图)。由图3 (a)可以看出,Bi3.15Nd0.85Ti3O12薄膜的剩余极化强度Pr比Bi3.54Nd0.46Ti3O12薄膜的大,而它们的矫顽场Ec却相当。
图3 (b)显示了Bi3.15Nd0.85Ti3O12薄膜在不同外加电压下的P-E图,随外加电压增大,2Pr和Ec增大,当外加电压为16V时,Bi3.15Nd0.85Ti3O12薄膜的2Pr和Ec分别约为65.4μC/cm2和146 kV/cm。Bi3.15Nd0.85Ti3O12薄膜的Pr之所以比Bi3.54Nd0.46Ti3O12的大,一方面可能是源于它们之间的晶面取向不同。正如我们所知,BIT具有很强的各向异性,沿a轴和c轴的自发极化分量相差很大,分别是50μC/cm2和4μC/cm2,相应地,沿a轴取向的BNT薄膜的极化应该比沿c轴取向的BNT薄膜的极化大。而从XRD谱中可以看出Bi3.15Nd0.85Ti3O12具有比Bi3.54Nd0.46Ti3O12强的a轴取向。另一方面可能源于不同Nd掺杂量带来的晶格畸变程度不同。在铋层状钙钛矿结构铁电材料中,一般认为,晶格畸变大的材料具有较大的剩余极化[23,28,29,30,31]。由图2的XRD谱计算的Bi3.15Nd0.85Ti3O12和Bi3.54Nd0.46Ti3O12的面间距d(117)分别为0.29569nm和0.29587nm,因此Bi3.15Nd0.85Ti3O12的晶格畸变程度比Bi3.54-Nd0.46Ti3O12的高,导致有大的剩余极化。由以上分析发现Bi3.15Nd0.85Ti3O12比Bi3.54Nd0.46Ti3O12的铁电性能优良,因此在后面的研究中都将Nd掺杂量固定在x=0.85。
1.2 退火温度对BNT薄膜的微观结构及电学性能的影响
退火处理是CSD法制备铁电薄膜中的一道重要工序,因此退火温度对于薄膜的性能将会产生重要的影响。为了探讨退火温度的影响,我们将样品分别在不同温度(600～750℃)下退火。
图4为不同温度下退火的BNT薄膜的XRD谱图,所有样品都具有单一的铋层状钙钛矿多晶结构。600℃退火后,BNT薄膜的特征峰已经清晰可见,但各衍射峰较宽、峰强度较小,说明其晶体发育尚不完全。650℃退火后,特征峰逐渐变得尖锐,说明结晶变得完善。随着退火温度的进一步升高,各衍射峰更加增强变尖,说明薄膜结晶度越来越好。由图还可以清楚地看到薄膜的择优取向随退火温度的升高发生了明显的变化,在较低温度退火时沿(117)取向,而在较高的温度700℃和750℃退火时沿(00l)取向,低温时峰强相对较低的(006)、(008)、(0014)峰迅速增强,而且变得很尖锐,其中(0014)成为了最强峰。
图5为不同温度下退火的BNT薄膜的SEM图。如图5所示,所制备的BNT薄膜晶粒均匀,表面平整致密。600℃退火的薄膜晶粒最小,随着退火温度的升高,晶粒逐渐增大,表面粗糙度变大。已有文献报道[32,33]镧系元素掺杂的BIT薄膜,其棒状颗粒出现在(117)择优取向的薄膜当中,而平面碟状颗粒则对应着c轴取向。图5显示,600℃和650℃下退火的薄膜呈棒状和平面碟状混合生长,700℃和750℃下退火的薄膜晶粒主要呈平面碟状横向长大,这与XRD图谱中薄膜在较低温时沿(117)取向,而在较高温度700℃和750℃时沿(00l)取向的结果一致。
图6为不同退火温度下制备的BNT薄膜在353kV/cm电场下的电滞回线图。600℃、 650℃、700℃、750℃退火的BNT薄膜的2Pr分别为28μC/cm2、34μC/cm2、54μC/cm2和43μC/cm2,而它们的矫顽场相当。可见在700℃以下随退火温度的升高,BNT薄膜的2Pr值亦增大。当退火温度升高到700℃时,BNT薄膜的2Pr最大。而当退火温度进一步升高到750℃时,薄膜的2Pr却又减小。这一实验结果在后来的研究中得到进一步证实[34]。
图7示出了不同退火温度下制备的BNT薄膜的介电频谱,其中交流小信号电压为0.2V。由图可见介电常数首先在低频范围内随频率的增大缓慢减小,然后急剧减小;而介电损耗显示出相反的变化趋势。在任一测试频率下介电常数随退火温度的升高先增大后减小,700℃退火温度下制备的BNT薄膜拥有最大的介电常数和最小的介电损耗。
图8总结了BNT薄膜的2Pr和介电常数与退火温度的变化关系。在700℃以下2Pr和介电常数随退火温度的升高而增大,而在700℃以上则随退火温度的进一步升高而减小。可见剩余极化2Pr与介电常数存在一个正比关系,而且它们的数值与退火温度之间并非呈单调递增的关系,而是存在一个最佳退火温度。这一结果与侯芳等的研究结果相似[35]。我们认为这一现象可以按如下解释:一方面,随着退火温度的升高,薄膜的结晶度提高,晶粒变大,形成的电畴较大,极化易进行,因此铁电性提高,2Pr值增大;另一方面,随退火温度的升高,由于Bi挥发产生更多的VBi,并随之产生更多的V¨O,使得畴壁钉扎严重,可翻转的畴的数目减少,又导致2Pr降低。正是以上2种机制的竞争才使得2Pr出现极大值。特别是当退火温度过高时,后一种机制起主导作用,从而使薄膜的性能下降[36]。
1.3 退火时间对BNT薄膜的微观结构及电学性能的影响
用CSD方法制备BIT铁电薄膜一般要求退火温度都在600℃以上,为了降低长时间高温热处理对界面和薄膜微结构的影响,我们在实验中采用快速热处理工艺的方法。但是对铁电薄膜而言,当退火时间过短时,其结晶不充分,因而铁电特性不好。然而退火时间过长时,虽然薄膜结晶程度很好,但由于Bi的挥发和界面扩散,会有很多非化学计量比的结构缺陷甚至其它杂相生成。为了讨论退火时间对BNT薄膜性质的影响,我们制备了不同退火时间(1～15min)的BNT薄膜(500nm, 700℃, 空气)。
图9是不同退火时间的BNT铁电薄膜的XRD谱图。在几种退火时间下制备的BNT薄膜均具有典型的铋层状钙钛矿型多晶结构,没有出现焦绿石等其它杂相。所有薄膜均呈(00l)和(117)混合取向生长,取向度随退火时间无明显变化。
如图10所示,所有薄膜呈棒状和平面碟状颗粒混合生长,退火时间的变化对其形貌的影响很小。在同一退火温度下,随着退火时间的延长,对应于薄膜的晶粒普遍都有所长大,样品的结晶状况及成膜质量也普遍有所提高。晶化时间短,晶界模糊,晶粒间的孔隙也相对较多,晶粒结合疏松。而适当延长晶化时间,提高了薄膜的致密度。
图11为相应BNT薄膜的电滞回线图。由图可知,即使只在700℃下退火1min,BNT薄膜也显示出了不错的饱和电滞回线,表现出较好的铁电性能,但明显可见矫顽场比较大(在图中可见退火1min的薄膜的矫顽场最大)。延长退火时间后,由于薄膜结晶充分,所以极化强度增加,矫顽场减小,电滞回线饱和特性和矩形度较好。退火5min和10min的薄膜具有较大的2Pr和较小的2Ec,其中退火5min的薄膜性能最优。可是随着退火时间进一步延长到10min时,极化强度并没有增加。由实验可知,当使用快速热处理炉进行退火时,适当延长退火时间是有效提高BNT薄膜铁电性能的手段,退火5min的BNT薄膜具有最大的2Pr和最小的2Ec。过长的退火时间虽然有利于晶粒的生长,但可能由于对界面破坏严重和产生高浓度的V¨O等导致并不能增强薄膜的铁电性能,如退火15min后BNT薄膜的2Pr明显减小。
图12为不同退火时间的BNT薄膜的C -V曲线。测试时所加的小信号电压为0.2V,频率为1MHz。C -V曲线呈典型的蝴蝶回线形状,确认了BNT薄膜的铁电性。不同的退火时间所制备的薄膜的电容值有所差别,变化规律与电滞回线中的剩余极化变化规律基本相同,退火5min后BNT薄膜的电容值最大。C -V曲线上电容峰值所对应的电压就是铁电材料的极化强度等于0时的电压值,亦即所对应的电场强度就是铁电材料的矫顽电场。从图12可见,适当延长退火时间,C -V曲线的对称性提高,C -V曲线上电容峰值所对应的电压减小,说明矫顽场减小,这与前面的电滞回线研究结果一致。
图13示出了不同退火时间的BNT薄膜的介电频谱,其中交流小信号电压为0.2V。随频率的增大,介电常数和损耗先缓慢减小,直到频率增大到1MHz时二者都没出现明显的色散,表明具有优良的薄膜/电极界面特性。随频率的进一步增大,介电常数和损耗在9MHz附近都显示出一个突变,这一突变是由测试系统中样品的电容和等效测试线路的电感等发生LC谐振引起的,与样品本身无关,马建华等详细分析了此现象[37]。介电性质的这种突变现象被称为“共振”[38],在许多薄膜材料中都存在此现象。在任一测试频率下介电常数随退火时间的延长先增大后减小,退火5min的BNT薄膜的介电常数最大。
1.4 薄膜厚度对BNT薄膜的微观结构及电学性能的影响
薄膜的铁电性是许多铁电畴共同作用的结果,如果铁电薄膜薄,则铁电畴就少,它们之间的相互作用也就很小,这时的铁电性能较差,所以薄膜的厚度不能太小。例如,当BTO薄膜厚度大于5nm时才有铁电效应[39]。而薄膜太厚也容易产生裂纹,甚至脱落,这就要求薄膜不能太厚。有研究表明,在适当范围内,厚度对铁电薄膜的性能也有着很大的影响[40,41,42,43,44,45]。铅基铁电薄膜的实验和理论研究发现,随着薄膜厚度的增加,2Pr增大,Ec减小[45,46,47]。然而有些研究结果并非如此[48]。为了探索BNT薄膜厚度的影响,我们分别通过控制甩膜次数,制备了一系列不同厚度(160～640nm)的BNT薄膜,在空气中700℃退火3min。
图14是160nm、240nm、320nm、480nm和640nm厚的BNT薄膜的XRD谱图。衍射峰的位置相同,说明BNT薄膜的晶体结构不随厚度变化。从图14可以看出,随着薄膜厚度的增大,衍射峰变强和尖锐。这是因为较厚的膜经过多次热循环,晶粒有所增大。这一点从图15的SEM形貌图也可以看出。
特别是在纳米尺度下,薄膜的内应变变化通常会影响其铁电性能[49,50,51]。为了定性地描述BNT薄膜的内应变,我们用威廉森-霍尔(Williamson-Hall)法按式(1)通过XRD数据计算了不同厚度的BNT薄膜的内应变:
βcosθ=λ/D+4(Δd/d)sinθ (1)
式中:D为通过谢乐公式计算的有效晶粒尺寸,d为晶面间距,β为衍射峰半高宽,λ为衍射线波长,θ为布拉格衍射角[52]。计算βcosθ对4sinθ的斜率得出内应变Δd/d。
图16 显示了BNT薄膜的内应变与膜厚的关系。随着薄膜厚度的增加,内应变由高逐渐降低至比较稳定。值得指出的是,当膜厚为160nm时,BNT薄膜具有远高于其它厚度膜的应变,达到1.2%。
图16 显示的BNT薄膜内应变的变化趋势与参考文献[41,53]中BLT薄膜的变化相一致。一般认为薄膜的内应变主要来源于薄膜与基底晶格和热膨胀系数的失配,此外晶体生长过程中形成的晶界以及它们与相邻晶粒的相互作用也可以产生应变[54]。如图16所示,在BNT薄膜厚度小于300nm时,内应变随着薄膜厚度的增加而降低,而后比较稳定,这可能主要是因基底和薄膜的晶格失配产生的应变变化导致的[41]。在薄膜比较薄时,由于基底和薄膜的晶格失配较大,因而应变较大;而当薄膜增厚时,由于下层的薄膜能起到缓冲层的作用,使得随着膜厚的增加,晶格失配渐渐变小,因而应变减小。
图15(a)-(e)为相应样品的SEM表面形貌图。随着膜厚的增加,晶粒有所增大。图15(f)为旋涂6次所得薄膜的断面形貌图,薄膜界面清晰,厚度约为480nm。
图17为不同厚度的BNT薄膜在约500kV/cm电场下的电滞回线。除了厚160nm的薄膜外,其它的薄膜均有较好的铁电性能。图18总结了BNT薄膜的2Pr和Ec随膜厚的变化。随着薄膜厚度的增加,2Pr增大,而Ec先增大后减小。电极与薄膜间形成的低介电常数界面层、因晶粒尺寸效应产生的不同畴结构和薄膜内应变通常用来解释薄膜厚度对铁电性能的影响[40]。
对于PZT薄膜,通常由于氧空位扩散到PZT/Pt界面形成低介电常数界面层[55],这样,总的电容可以看成是薄膜和低介电常数层电容的串连,所测得的总电容可以表示为:
undefined
式中:Ct、C0和Cf分别为测量的总电容、低介电常数层电容和铁电薄膜的电容。如果忽略低介电常数层的厚度,则总电容可以进一步写为:
undefined
式中:d、ε0、εr和S分别为铁电薄膜的厚度、真空介电常数、铁电薄膜介电常数和电极面积,因此可以通过测量电容倒数和膜厚的关系,线性拟合出低介电常数层的电容和铁电薄膜的介电常数。
对于铋层状铁电体而言,有研究认为,位于钙钛矿单元之间的Bi2O22+层有抑制空间电荷建立或阻止离子扩散的作用[42,56]。由于氧空位被俘获在Bi2O22+层中而不能扩散到电极与薄膜的界面,因此低介电常数界面层的形成常常受到严格限制。但也有一些研究发现铋层状铁电体与衬底之间也存在低介电常数层。为了分析BNT膜与衬底之间是否存在低介电常数层,我们利用阻抗分析仪测试了BNT薄膜在偏压为0时的电容,其中交流小信号电压为0.2V,频率为100kHz。图19展示了BNT薄膜电容倒数与膜厚的关系。通过线性拟合得出存在低介电常数界面层,界面层电容为2.27nF,BNT薄膜的介电常数为624。
在本实验中,之所以剩余极化值随着膜厚的增加而增大,我们认为是因为晶粒尺寸增大和结晶性提高起的主要作用。随着薄膜厚度的增加,晶粒尺寸增大,电畴增大并容易翻转,同时由于下层薄膜充当了缓冲层,使晶格失配随膜厚的增加而减小,上层膜的结晶性大大改善,从而相应地导致2Pr增大、Ec减小。但是当薄膜厚度为160nm时Ec却较小的现象不能用此解释,我们认为是因薄膜具有较大内应变而导致的[49,51]。最近的研究表明BIT基铁电薄膜的矫顽场随着拉应力的增大而变小[57,58]。如图15所示,膜厚160nm的薄膜存在很大的内应变,而且根据我们课题组的研究结果[34]可知,这种内应变是拉应变。换句话说,该薄膜存在很大的拉应力。在拉应力的作用下,铁电畴易趋向于垂直膜平面的方向排列,这将导致在进行电滞回线测试过程中会有更多180°畴参与反转,而BNT铁电薄膜中180°畴比90°畴容易反转,从而使薄膜的矫顽场减小[57,58]。所以我们认为,厚度为160nm的BNT薄膜具有小的Ec是因该薄膜具有较大拉应力而导致的。
2 铁电薄膜及器件主要的3种失效机制
用于集成电路的压电/铁电材料以及装置或器件在微电子和通信体系的应用中面临着失效的挑战问题[59]。铁电材料的力-电失效行为自铁电材料发现以来就受到人们的高度关注。限制铁电薄膜存储器进一步发展和大规模应用的关键问题是铁电薄膜及存储器的可靠性问题,即疲劳(Fatigue)、印记失效(Imprint failure)和保持性能损失(Retention loss),如图20所示。以上3种失效行为都将使器件不能正确区分二进制的“1”和“0”,导致存储器失效,严重影响器件的可靠性和使用寿命。我们首先介绍铁电薄膜的3种失效行为及其可能的失效机理,然后应用双界面层模型来研究电滞回线的印记失效行为。
2.1 铁电薄膜的失效行为
2.1.1 疲劳
疲劳是指铁电薄膜的极化强度随着极化翻转循环次数的增加而逐渐降低的失效现象。其可能的机制是[60,61,62,63,64,65]:①体效应:铁电薄膜内的带电缺陷造成的电畴钉扎;②界面效应:表面空间电荷层的形成,界面处带电缺陷的输运造成的电畴钉扎,表面电荷的注入和捕获抑制了电畴的成核。
铁电薄膜的疲劳是一种硬失效,即一旦发生疲劳,存储单元的状态就不能通过重新写入(Re-writing)恢复到最初的极化状态。
2.1.2 印记
在铁电薄膜及存储器的制备过程中,由于退火、光刻、刻蚀、溅射、热老化等工艺的影响,铁电薄膜会产生印记失效现象。印记失效是指铁电薄膜总是倾向于一种极化状态,具体表现为电滞回线总是向左或向右偏移,或者电滞回线变形失真。印记失效的主要原因是[66,67,68,69,70,71,72,73]:①薄膜中的氧空位产生的缺陷偶极子和电畴钉扎;②晶格失配或夹持导致的应力和不翻转的界面层;③在铁电薄膜与电极之间引入的掺杂层导致的不均匀空间电荷效应;④不对称电极材料所引起的空间电荷和界面层铁电性能的退化等。
印记失效也是一种硬失效,即通过重新写入,失效的存储单元不能恢复到原始的极化状态。
2.1.3 保持性能损失
保持性能损失是指存储器中铁电薄膜的剩余极化强度随着时间的延长而逐渐变小的失效现象,其主要的原因是[74,75,76]:①退极化电场;②内建偏压造成的电畴的背翻转(Back-switching)。
保持性能损失是一种软失效,即通过重新写入,失效的存储单元可以恢复到原始的极化状态。
2.2 双界面层印记失效模型
目前,对于疲劳机理的研究比较多,在一定程度上也找到了相应的初步解决办法[66]。而对于铁电薄膜的印记失效和保持性能损失的研究还未得到研究人员的高度重视,研究得较少,其机理尚不太清楚。为了弄清印记失效的形成机理,美国、日本、韩国等和我国的科研工作者相继提出了一些理论和模型,试图解释印记失效和保持性能损失的实验现象。如美国的Warren等[77]认为:铁电薄膜中存在与氧空位有关的缺陷偶极子,进而产生印记失效。日本的Abe等[67,78]提出:由于在异质外延形成的铁电薄膜中存在晶格失配应变,它的释放会导致在铁电薄膜与底电极之间存在一不翻转的界面层,正是这一不翻转的界面层产生印记失效。但这些机理都还没有建立精确的物理模型和进行严格的数值模拟,因此无法合理解释一些实验现象。此外,韩国的Hong课题组[79]在用高分辨率原子力显微镜研究PZT薄膜时提出正向电畴的生长速率受限的机理。我国香港理工大学的Lo等[72]利用电极材料中的空间电荷和肖特基势垒高度效应来模拟印记失效行为。可是,用上面所提到的模型模拟出的电滞回线偏移量都没有实验观测到的电滞回线偏移量大。最近,香港理工大学的Zhou等[73]提出一个单/双层模型来解释印记失效,他们认为印记失效主要来源于3种机制或它们的复合效应:(1) 由于电极和铁电薄膜的晶格失配或夹持所带来的应力;(2) 氧空位所致的电畴钉扎;(3) 电极/铁电薄膜表面层的铁电性能退化。这个模型虽然较好地解释了一些实验现象,但其物理意义尚不清晰。目前只有少数课题组在从事保持性能损失的研究。日本的D. Ito课题组对YMnO3铁电薄膜进行了探讨[80],认为保持性能损失是由于薄膜中漏电流过大,而漏电流与Schottky发射(Schottky电流)及Poole-Frenkel发射(缺陷密度)有关,减少漏电流就可以提高铁电薄膜的保持性能。
为了进一步弄清铋层状钙钛矿结构无铅铁电薄膜的印记失效的机理,本文提出了一个双界面层理论模型[81]。我们认为,由于工艺导致的电畴演变、电极和铁电薄膜之间的晶格失配效应等原因,在顶电极和底电极附近会存在2个界面层。这2个界面层由于结构、热处理和光照等原因具有不同的电导率,以此电导率为中间变量,把电位移D、电场E、电流密度J等参数联系起来,建立一个数学解析表达式。这个模型能很好地解释和模拟各种印记失效和变形,并与铋层状钙钛矿结构无铅铁电薄膜的实验结果十分吻合。
2.2.1 双界面层模型的建立
许多研究者提出在铁电薄膜电容器中,上下电极与铁电薄膜之间存在着不翻转的界面层,用它可以解释一些铁电材料的印记行为[82,83]。最近Wu等也在实验中用透射电子显微镜观察到PZT铁电薄膜与电极间确实存在非铁电的界面层,且通过改变氧气压的处理可以使这一界面层逐渐消失,测得的电滞回线的偏移也会逐渐减小[84]。最近越来越多的文献报道用现有的非翻转界面层解释了PZT薄膜的矫顽场和极化强度与厚度的依赖关系[85,86]。由于界面层方法对于许多实验观察看似非常合理,因此我们就用这个界面层建立一个模型来定性地解释一些实验现象。如图21所示,电极附近的界面层导致了薄膜内部的退极化电场ERes,它与极化方向是相反的[87]。界面层把极化电荷和表面电荷分隔开而产生ERes。首先考虑零偏置的情况,也就是说极化态已经被建立但还没有施加偏压(上下电极短路),这时在SBT和PZT中观察到了印记效应。由麦克斯韦公式:
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ERes必须补偿电场以满足式(4),结果在界面层的内部就会产生一个与极化同方向的电场Eif 。
这个电场能导致电子电荷从电极散射到薄膜中,或使界面层内部的电荷分开。如果这些电荷被捕获,它们将使内部电场随时间变化,这与Dimos的模型[88]很相似,但两者是基于明显不同的驱动场(一个是ERes,另一个是Eif)。如果我们施加一个与极化方向相同的偏压,同时Eif也指向这个方向,则外加偏压就会增加印记效应,因为外加偏压的叠加会增大Eif的值。此外,铁电电容中的Eif与ERes就会呈现出相反的方向,为界面处的电子电荷提供了一个很好的俘获条件。为了方便研究,我们将内建电场或晶格失配等引起的电子传输程度的参数归于电导率σ。由于界面处的俘获电荷变化较薄膜体要强烈很多,所以我们假定薄膜体的电导率为常数。当我们施加的外加电场渐增时,电场Eif也随之增大,界面层旁的电荷累积发生变化,电子在界面层传输的迁移率也不一样,这时界面层的电导率与薄膜体是不一样的。当施加的外加电场递减时,电场Eif随之减小,由于界面层的特殊不翻转性质以及薄膜的极化梯度性等使得电子的迁移率与递增时不一样[89],因此认为界面层拥有非对称的电导率。
尽管界面层的物理起源仍存在争议,但应该指出的是其形成是由于铁电薄膜的本质效应[90]。一些学者提出是因为处理诱导畴演化,或电极与薄膜之间的晶格失配效应而产生这么一层界面层。一般认为铁电电容界面层的电导率取决于上下电极和薄膜的晶体结构、光照处理以及热处理方式(包括退火温度、气氛、时间,冷却速度、气氛等),因此采用电导率作为联系印记失效的物理原因与外在现象的中间参量。Wong等提出的模型将上下电极附近的2个非翻转界面层归于1个单层以方便计算整个电压偏移效应[91]。但是由于上下电极的材料以及处理方式的不同,其产生的两界面层也会有差异。本文中我们考虑两界面层是不一样的,两者的电导率、电容率等属性也不相同,由此形成的模型也会有差异。薄膜的电位移D用式(5)表示:
Di=εiEi+Pi, i = {f, t, b} (5)
式中:εi为电容率,Ei为电场,Pi为极化强度,下标f、 t、 b分别代表铁电薄膜层、顶电极附近界面层和底电极附近界面层。然后,总的外加电场与(界面层和铁电薄膜层的)厚度比率v的关系可表示为:
undefined
这里,为了简化计算,我们假定上下界面层的厚度是相等的。考虑到2个非翻转的界面层与铁电薄膜界面的连续性,总的电流密度需满足以下关系:
J=σfEf +D′f =σt±Et+D′t =σb±Eb+D′b (7)
其中:σ为电导率,D′代表∂D/∂t,上标“±”表示电导率σt(σb)将取不同的值:电场Et (Eb)递增时,表示为“+”;电场Et (Eb)递减时,表示为“-”。联立式(5)-(7),推导出计算总电场E与铁电电场Ef关系的表达式:
undefined
式中:
undefined
式(8)是一个简单的E与Ef关系的一次线性方程。为了避免由于时间t引起的复杂运算,我们施加一个三角波的交流外电场,铁电电场对时间的偏微分∂Ef/∂t将在递增电场或递减电场时分别取+1或-1值。然后,用改进的Preisach模型来描述铁电薄膜层的电滞回线特性,将P-E关系式代入式(8)将仿真出双界面层模型的电滞回线印记现象。
2.2.2 界面层电导率和厚度对印记的影响
按照2.2.1节的方法我们建立一个具体的铁电薄膜双界面层模型,设定各个参数值为:Ps =30μC/cm2, Pr=29μC/cm2, Ec=120kV/cm, v=0.08,εf=500ε0,εt=εb=41.2 ε0,ε0为真空电容率,取值为8.854×10-12F/m。在研究非对称电导率对印记效应的影响之前,先讨论两界面层完全相同的情况,即两者拥有对称的电导率(σ+=σ-)且相等的电导率(σt=σb)。图22所示为两界面层电导率完全相等时多个电导率值对铁电薄膜电滞回线的影响。从图中可看出电滞回线关于电场和极化都很好地对称,没有产生偏移变形现象。此外,电导率在特定范围内,如σt=σb=1.1 × 10-13 Ω-1·cm-1时,薄膜电滞回线的矫顽场和剩余极化强度变得比原始回线的要大;相反在σt=σb= 0.9 × 10-13 Ω-1·cm-1时,电滞回线的矫顽场和剩余极化强度变得比原始回线的要小。因此推断出界面层对称的电导率可以作为矫顽场变大的实验现象的一种解释,这种现象经常由不同的掺杂含量、退火温度等引起[68]。
接下来我们讨论界面层厚度比率和非对称电导率对电滞回线的影响(图23-26)。当v = 0时(图中实线),几乎所有的电滞回线都在原始位置,中心对称,没有观察到水平或垂直的偏移;当v增大时,电滞回线水平和垂直方向的偏移逐渐变大,而且回线形状开始向右倾斜扭曲。
考虑两界面层是完全相同(可以看作是一单层)的情况,图23为两界面层电导率相等且不对称时(σ+t=σ+b,σ-t=σ-b)的电滞回线图。相比原始曲线,随厚度比率v变化的一系列电滞回线呈现出规则的倾斜右移,但矫顽场和形状变化很小。这些偏移结果与Wong和Shin提出用单界面层模型理论计算出来的电滞回线(图24)相符合[91],可见本模型能够作为一个特解还原到单界面层模型。有趣的是,当厚度比率v=0.1时,电滞回线电场偏移较大,极化强度减小,倾斜得非常厉害,这种现象在最近报道的Pt/BIT/Pt电容器实验测量中也观察到了[92],大的印记失效可解释为Ti离子在BIT/Pt界面的化学空位减少,从而须在界面层存在正电荷离子进行电荷补偿,即界面层的电导率不再对称,厚度比率越大,对电滞回线的影响越大。
当上下界面层不同时,先考虑递减电导率相等(σ-t=σ+b)时,下界面层的递增电导率(σ+b= 1.2 × 10-13 Ω-1·cm-1)要比上界面层的(σ+t= 1.05 × 10-13 Ω-1·cm-1)稍微大点的情况。图25显示电滞回线的电场偏移和矫顽场随v的增加而变大,这在钙钛矿型铁电薄膜的实验中被普遍观察到,例如,Gao和Wang报道了实验测量的BNT薄膜的电滞回线与厚度的依赖关系,发现随着薄膜厚度的减小电滞回线发生偏移而矫顽场增大。我们的非翻转双界面层模型可以很好地解释这一现象:由于在实验中分别用金作顶电极、铂作底电极,上下界面处的晶格失配程度是不一样的,因此两界面层阻碍电子运动的程度各异,导致电导率的差别σ+t≠σ+b。注意到界面层的厚度只是与电极/铁电薄膜的结构和处理条件相关,在一定范围内与铁电薄膜层的厚度并无直接关联[92],因此,我们认为界面层的厚度是相对不变的。当铁电薄膜的厚度变小时,界面层厚度不变,界面层与铁电层的厚度比率v就会增大(见图26)。v的增大最终导致电滞回线的偏移和矫顽场的增加。因此我们用双界面层模型仿真的电滞回线在厚度依赖关系、倾斜回线形状、偏移效应和矫顽场变化等属性方面都与以上BNT薄膜的实验结果相似。
为了更好地了解各种界面层电导率对印记的影响,我们将深入调整上下界面层的电导率。前面探讨了下界面层递减电导率,而递增电导率下界面层要比上界面层稍微大点的情况,如果递增电导率下界面层比上界面层大好几倍时回线会有什么变化呢?图27就是σ-b=σ-t=0.9 × 10-13 Ω-1·cm-1,σ+b=3.1 × 10-13 Ω-1·cm-1>σ+t=0.93 × 10-13Ω-1·cm-1的电滞回线图。图中电滞回线的底部形状有很明显的膨胀变形。而当两界面层的电导率都不相等 (σ+b≠σ+t,σ-b≠σ-t)时,产生的电滞回线形状在底部有很明显的紧缩变形(见图28)。
这些不规则的形状也能在Pike和Wu等报道的实验结果中观察到[93,94,95]。他们用实验证明这种印记行为是由电极/薄膜界面处的不同氧空位程度引起的,氧空位又是由生长温度中失配应变弛豫产生的位错诱发的。不同的电极材料、退火温度和时间、沉积气氛等可能会形成不同的界面层,从而产生各种偏移和变形现象。综上所述,双界面层模型对各种印记现象的解释是非常有效的。
2.2.3 双界面层模型与实验电滞回线的比较
为了进一步证明我们的模型在电滞回线印记研究方面的可靠性和有效性,仿真出电滞回线并与当前广泛研究的BLSF薄膜的实验数据进行了对比。运用印记模型对BLSF薄膜的电滞回线仿真见图29。所用BLSF薄膜的印记参数(σ±t,σ±b,εt, εb, v)按照上述的方法给出(已在图中标出),电滞回线参数见表2。
BLT:Bi4-xLaxTi3O12,BNTV:(Bi4-xNdx)(Ti3-yVy)O12
由图29(a)看出BIT薄膜的电滞回线无偏移但矫顽场增大,用上节界面层电导率完全相等和对称的参数可以重现矫顽场增大的回线;图29(a)-(d)中薄膜的电滞回线都有右偏移不对称的形状,恰当选取电导率可以仿真出这种印记效应。较之2.2.2节的模型,双界面层模型在印记方面的贡献可使仿真出的电滞回线更趋于真实。
2.2.4 减小印记失效的理论方法
假定上界面层的电导率不变且采用图23中的值(σ+t,σ-t) = (1.05, 0.9) × 10-13 Ω-1·cm-1,改变下界面层电导率σ+b和σ-b值将使偏移方向发生变化。如图30所示,当σ+b>σ+t和σ-b<σ-t时,仿真的电滞回线朝正电场方向偏移(右偏移);当反向改变下界面层的电导率使之σ+b<σ+t,σ-b>σ-t时,电滞回线朝负电场方向偏移(左偏移)。这种正负电场偏移的现象在之前报道过[66,96,97],实验中用热或光处理研究铁电薄膜印记效应,将电场偏移归于电极/薄膜界面附近的缺陷位捕获电子的贡献。有趣的是,当下界面层的电导率与上界面层反向相等(σ+b=σ-t,σ-b=σ+t)时,偏移的电滞回线能回到原始曲线处,且没有偏移和变形(见图30中点虚线)。通过理论预测,采用合适的电极材料或处理条件以形成互补的上下界面层,可以明显减小印记失效。
3 铁电薄膜存储器的研究现状
3.1 非挥发性存储器
在信息技术中,非挥发性固态存储器有着十分重要的作用。与磁信息和光信息存储器件相比,非挥发性存储器具有更强的鲁棒性和更快的存取速度,因为它们不包含任何移动的部件。非挥发性存储器包括:①电可擦除可编程只读存储器EEPROM(Electrically erasable programmable read only memory);②闪存储器Flash(基于浮栅场效应晶体管);③磁随机存储器MRAM(Magnetic random access memory);④铁电随机存储器FeRAM(Ferroelectric random access me-mory);⑤铁电场效应晶体管FeFET(Ferroelectric field effect transistor)。
FeFET与其它4种非挥发性存储器相比,具有结构简单、存取速度快、非破坏性读出(数据被读出后无需刷新,即重新写入数据)的优点,因而是一种理想的存储器,代表着未来通用存储器的发展方向。
表3列出了各种非挥发性存储器的相关特性。
3.2 铁电随机存储器FeRAM
1952年贝尔实验室的J. R. Anderson[101]首次提出铁电存储器的概念,引起国际上有关专家的极大兴趣,引发了研究FeRAM的热潮。但当时的简单阵列存储器无法解决存储单元信号干扰的问题,而且是采用铁电单晶,其厚度太大,无法在硅集成电路的标准电压下工作,所以一直未能实用化。20世纪80年代以后,薄膜制备技术得到飞速发展,为高密度、高速、非挥发性铁电存储器的实现提供了技术支持,其间蕴藏的巨大商机再度引起欧、美、日、韩各大半导体公司的极大兴趣。他们相继投入巨资进行商用铁电存储器的开发研究。1993年美国Ramtron 公司成功地开发出第一批存储密度为1～64kb的FeRAM商用产品。从2001年开始,铁电存储器被列入半导体产业指导性规划——国际半导体技术发展路线图ITRS(International technology roadmap for semiconductors),如表4所示。2004年日本Fujitsu公司发布的铁电存储器的技术路线图如图31所示。
铁电存储器具有显著的优点:第一,铁电存储器抗电磁辐射,在掉电的情况下数据能够保存10年;第二,与其它非挥发性存储器相比,铁电存储器的写入速度快5个数量级,功耗仅1‰,可读写次数高达1012;第三,铁电存储器具有超高密度的理论存储容量:超薄铁电薄膜可以达到目前存储密度的100万倍,而关于铁电纳米线的研究则表明,它可以将存储密度提高到1000000TB/cm3,是目前存储密度的100亿倍。由于上述优点,铁电存储器不仅能够取代现有的存储器,而且还在普通存储器达不到的一些领域产生新的应用:它的强耐辐射能力适合于空间和航天技术应用;它的低电压工作和低功耗特点可以作为移动电话及射频系统中的理想存储器;它的快速读写能力和超强保持性能特别适用于对数据实时性、安全性、可靠性要求高的领域,例如汽车行驶记录仪、仪表等。据预测,铁电存储器世界市场规模可达到每年100亿美元,世界上几乎所有大的半导体公司如美国的Texas Instrument、Ramtron、Symetrix,日本的Matsushita、Hitachi、Fujitsu、NEC、Rohm、Sharp,韩国的Samsung,德国的Siemens、Infineon公司都已加入开发行列,先后研制出了一系列高性能产品,应用于仪表、汽车、通讯、消费电子、计算机、工业、医疗等领域。但到目前为止,铁电存储器产品的最大容量仅为64Mb[102]。容量太小是制约FeRAM投入广泛应用的主要瓶颈。表5列出了FeRAM发展的最新进展。从表5可以看出,目前最大存储密度为64Mb(1T-1C),最小单元尺寸为15F2(F为最小线宽),最低工作电压为1.1V,最快存取速度为15ns,最先进的工艺是采用0.13μm、5层金属铜/氟化玻璃工艺,大多使用PZT铁电薄膜材料,也有少数使用SBT和BLT。FeRAM的存储单元主要有1T-1C和2T-2C2种最基本的结构形式。典型的1T-1C铁电存储器FeRAM存储单元如图32所示[103],它包含1个晶体管(Transistor)和1个铁电电容器(Capacitor),其写操作时序图如图33所示。
当写入“1”时,位线BL预充电至高电压VDD,字线WL上的电压加到VDD+Vth (Vth是MOS晶体管的阈值电压),从而使BL上的电压全部加载到铁电电容上,铁电电容两端的电压VC为-VDD 。此时,铁电电容的极化状态与初始状态无关。然后,在板线PL上加一个正的电压脉冲,当脉冲电压完全变为0后,再把位线BL上的电压降为0,铁电电容的最后状态为带负电的S1状态(S1状态定义为“1”)。最后,让WL上的电压降为0,禁止对单元的状态进行改变,一直到下一次操作。对存储单元写入“0”时,在WL电压变为高电压之前让BL上电压为0,其它的操作与写入“1”时相似。见图33。
图34是1T-1C存储单元读操作的时序图。当进行读操作时,首先预放电使BL上的电压为0,然后将WL上的电压增大为VDD(Δt0),使PL与地之间形成一个CFE和CBL组成的分压器。在Δt1期间,PL的电压增大为VDD 。铁电电容CFE有C0和C12个可能的近似值,它取决于铁电电容的极化状态,如图35所示,因此BL上的电压Vx也有2个可能的值V0和V1(当极化状态是“0” 时:Vx=V0=VDDC0/(C0+CBL),当极化状态是“1”时:Vx=V1=VDDC1/(C1+CBL)) 。此时,灵敏放大器有效。如果BL上的电压是V1,灵敏放大器驱动BL,使其电压增大为VDD;如果BL上的电压是V0,放大器使BL上的电压变为0。根据BL上检测到的电压恢复存储单元上的原始信息并对BL放电后使WL变为无效,即WL上的电压降为低电压,MOS晶体管截止,以防存储单元的信息被外来干扰所破坏。
从上述过程可以看出,在逻辑值为“1”时,对铁电电容进行读操作时使用的脉冲与写操作相反,因而铁电薄膜的极化状态反转,这是一个破坏性的读操作。在放大器输出信号之后,应对铁电电容重新进行写操作以恢复被破坏的极化状态。在逻辑值为“0”时,读操作时使用的脉冲信号与写操作相同,铁电薄膜的极化状态不变,因此该操作是非破坏性的,不必进行恢复性的写操作。
对应用于FeRAM的铁电薄膜材料性能的评判标准为:①大的剩余极化Pr>10μC/cm2;②较低的矫顽场Ec<100kV/cm;③好的抗疲劳性能,反转次数大于1012,极化降低小于10%;④好的保持性能,10000s以上;⑤好的抗老化性能,无印记现象;⑥小的漏电流J<10-8A/cm2@5V;⑦理想的介电常数,约500左右;⑧宽的温度工作范围,-55 ～120℃;⑨与大规模集成电路可以兼容,刻蚀速率不低于20nm/min。
3.3 铁电场效应晶体管FeFET
铁电存储器场效应晶体管FeFET作为单管非挥发存储器单元,具有重要的应用前景。其优点在于:工作原理及线路简单,而且读操作是非破坏性的;在结构上除了用铁电薄膜取代SiO2栅介质之外,其它结构与MOS管(Metal O-xide semiconductor FET: MOSFET)完全相同。缺点在于:铁电与硅半导体之间存在元素相互扩散现象以及硅中的电荷向铁电材料注入,因此,需要在铁电薄膜与硅材料之间制备一层阻挡层(即绝缘层)。图36是1T结构铁电存储器FeFET存储单元。FeFET在原理上等同于MOS管的栅极串联一个铁电电容器,如图36(b)所示。
FeFET的工作原理为:先进行写操作,即在栅上加一个脉冲,使铁电薄膜极化。根据脉冲的正负,可将极化分为2个方向,一个使栅下的Si表面形成导电的反型层,另一个使Si表面载流子积累。因此,硅表面相当于铁电电容的一个电极。在读操作时,栅极浮空,在FeFET的漏极源极之间加一个脉冲。若Si表面是反型的,则在漏源之间产生导电沟道,因而在漏极能读出较大的电流。若Si表面是积累的,则在漏源间不导通,从漏极读出的电流很小。因此,可根据漏极输出电流的大小确定存储单元输出的逻辑值。在这里,我们定义在漏极输出较大电流时存储单元的逻辑值为“1”,输出较小电流时逻辑值为“0”,如图37所示。从原理上讲,在读操作时,栅极的浮空使该操作不改变铁电薄膜的极化方向,因此,对此存储单元的读操作是非破坏性的,不必在读操作之后对单元进行恢复性的写操作。实际上,铁电薄膜与硅的直接接触,使读操作过程伴随有硅中电荷向铁电薄膜注入现象,因此,重复的读操作会降低铁电薄膜的极化强度。所以在读操作之后,也应该进行写操作来恢复单元的状态。
FeFET的概念是1957年在一项专利中被提出来的,立即引起了众多科研工作者和半导体企业的高度关注。人们最初参照MOSFET的概念,把铁电薄膜直接淀积在Si衬底上,形成了金属(Metal)-铁电薄膜(Ferroelectric thin film)-半导体硅(Semiconductor silicon) 结构MOS管,即MFS-FeFET,如图38(a)所示。硅-铁电薄膜在界面处相互扩散而形成的电荷捕获(Charge trap)严重影响了器件的性能,为了克服这种现象,科研工作者提出在硅与铁电薄膜之间加入一层薄的绝缘层(Insulator),形成MFIS-FeFET,如图38(b)所示。为了进一步改善器件的性能,人们又提出了MFMIS-FeFET, 如图38(c)所示。
按照时间的先后顺序,把FeFET研究进展总结如下:关于FeFET的第一项专利提出[104](1957);在CdS衬底上成功淀积TGS(Triglycine sulfate)薄膜[105](1963);第一次在Si衬底上淀积BiTiO3薄膜[106](1974);在Si衬底上淀积不含氧的BaMgF4薄膜,以免形成SiO2界面层(MFS)[107,108](1991);在Si衬底上淀积LiNbO3制备出FeFET[109](1991);用BaMgF4薄膜制备出能工作的FeFET器件[110](1993);为了得到更好的界面,首次提出MFMIS结构[111](1995);用PbZi1-xTixO3(PZT) 制备MFMIS-FETs [112,113](1995);Y2O3、CeO2、SrTiO3、MgO、SiN被用作界面氧化层[114,115,116,117,118](1995-2000);在Si衬底上成功生长SrTiO3薄膜[119],用作栅介质[120](1998-2000);用SrBi2Ta2O9(SBT)和high-k介质制备MFMIS-FETs [121,122,123,124](1998-2000);文献报道1T-2C的FeFET存储单元结构[125,126,127] (2000);在Si衬底上生长具有低界面态密度的BiTiO3薄膜[128](2000);无疲劳的(Bi,La)4Ti3O12(BLT)[4]用于MFIS-FETs[129](2001);Pb5Ge3O11(PGO)/(Zr,Hf)O2/Si结构的MFIS电容[130](2002);低Pr值Y2MnO3薄膜制备的MFIS结构[131](2003);BLT/Al2O3结构、保持时间为17天的MFIS-FET[132](2004);Pt/SBT/HfO2/Si结构、保持时间为30天的MFIS-FET[133,134](2004-2005);Pt/SBT/HfAl-O/Si结构、保持时间为33.5天的MFIS-FET[135](2005);Pt/SrBi2Ta2O9/(HfO2)x(Al2O3)1-x/Si结构、保持时间为37天的MFIS-FET[136] (2006);P(VDF-TrFE)材料用于制备有机MFIS-FET[137](2007)。
对于应用于FeFET的铁电薄膜材料的性能评判标准为:①与硅衬底无界面反应;②理想的介电参数小于100;③小的矫顽场;④小的剩余极化强度(Pr<2μC/cm2);⑤小的漏电流(J<10-8A/cm2@5V)。
3.4 存在的主要问题
FeRAM对于存在的主要问题是存储密度低、使用有毒的含铅铁电薄膜材料。而FeFET概念的提出至今已有50年了,但一直都未能得到理想的器件,最主要的原因是器件的保持性差(即剩余极化强度Pr随时间的延长而减少,以致器件无法正确区分二进制中的“0”和“1”2种状态) 的缺点,目前最长的保持时间为37天,远未达到实际应用的标准(10年以上)。其可能的原因是:①在栅氧和铁电薄膜之间的电荷捕获;②浮栅效应;③在铁电薄膜中产生退极化场[138,139,140,141,142]。因此目前还处在实验室研究阶段,没有产品上市。
4 展望
虽然有关铁电薄膜及其存储器的研究取得了很大的进步,但是还有许多科学及工程问题仍未得到有效解决,主要表现在:①铁电薄膜本身的失效问题(如印记失效、保持性能损失差)的机理尚不明了;退火温度过高,与IC工艺不兼容;制备铁电薄膜的重复性较差,难以批量生产;难以制备大面积薄膜。②目前铁电存储器仅局限于低端产品,面积大、存储密度低,无法取代目前广泛使用的NAND flash 存储器和DRAM。因此,我们希望在现有工作的基础上,今后应从以下几个方面来开展更深入的工作:
(1) 研究铁电薄膜的尺寸效应、印记失效、保持性能损失以及频率依赖关系(即色散关系)。
(2) 开展铁电薄膜在高频领域及微波器件的应用研究,拓展铁电薄膜的应用领域。
(3) 开展无铅铁电薄膜及器件的力学性能研究工作。
5 结语
铁电随机读写存储器(FeRAM)由于具有非挥发性、低功耗、高读写次数、高存取速度、高密度存储、抗辐射、与集成电路(IC)工艺兼容等突出优点,被公认为是下一代最具潜力的存储器之一,在计算机、航空航天和军工等领域具有广阔的应用前景。作为FeRAM中的一种,由铁电场效应晶体管(FeFET)为存储单元的铁电存储器除了具有FeRAM的优点以外,还具有结构简单、非破坏性读出、遵循集成电路比例缩小原则的优点,是一种理想的存储器,代表着未来通用存储器的发展方向。
铁电薄膜是具有铁电性且厚度尺寸为数纳米到数微米的薄膜材料,因其在非挥发性铁电随机存储器方面的潜在应用而受到广泛关注。我们发展了制备BIT系无铅铁电薄膜的化学溶液方法,成功制备了A位单掺杂BIT无铅铁电薄膜。通过研究掺杂浓度、退火温度、退火时间等工艺参数对薄膜微结构及物理特性的影响,优化和完善了BIT铁电薄膜的制备工艺。
主存储器 篇11
量子存储器是量子信息领域的核心器件之一，是量子隐形传态、量子密集编码等基本量子信息过程的必需元件。同时，它还可以解决远程量子通信中的信息损耗问题，以及用于分布式量子计算、量子精密测量等。
国际上常用的量子存储器，如冷原子、玻色-爱因斯坦凝聚等，存在带宽窄和扩展性差等缺点，难以应用于实用化的量子网络。近几年兴起的基于稀土离子掺杂晶体的固态量子存储器，具有寿命长、稳定性高、带宽较宽、扩展性强等优点，但由于这种晶体有双折射效应，不能用光的偏振状态来加载信息，而光的各种偏振态是量子信息最方便的载体。因此，怎样实现光子偏振态的固态量子存储器是国际学术界一大难题。
中科院量子信息重点实验室李传锋小组利用两块1.4毫米厚的掺钕钒酸钇晶体，分别处理光的两种正交偏振态，同时把一片特殊设计的光学元件置于两块晶体之间，整个量子存储器就像一片很小的“三明治”，紧凑而稳定，扩展和集成都十分方便。
在实验中，摈弃了传统的固态量子存储方案中使用的“共线式”光路，设计出交叉式光路，使得预处理用的泵浦光与待存储的光不再重合，降低了泵浦光带来的噪声，从而极大地提高了存储器的保真度，可达99.9%，远高于此前单光子偏振存储95%的最高保真度，审稿人称赞为“新颖地解决了在固态器件中存储偏振比特的重要问题”。
李传锋介绍，该成果对进一步提高实用化量子通信网络元件的小型化和集成化具有重要意义。同时，该超高保真度量子存储可应用于容错量子计算等具有苛刻要求的研究领域。
研究成果发表在美国《物理评论快报》上，并被美国物理学会网站“物理概要”栏目作亮点报道。
I2C总线存储器的数据复制 篇12
I2C总线存储器是一种采用I2C总线接口进行数据存取的可擦除写入存储器件，广泛应用于音视频设备之中。早期产品如M58655、PCF8581等等，现在大多使用24系列存储器件，如电视机中使用的24C02、24C04、24C08等等，用来存储电视机收看节目使用的制式、语言、工作模式及频道数据等信息。
本文以24C02存储器为例，介绍一下I2C总线存储器的数据传输规范以及采用单片机对I2C总线存储器进行数据复制。
一、电路原理
图1即为数据复制仪的电路原理图。这种电路配合下文程序，可完成两片存储器N1、N2之间数据复制。程序设计以N2为读取方，N1为写入方，完成将存储器N2中的数据复制到N1之中。
电路核心采用单片机电路89S51。一个完整的微机系统必须包括处理器、内存(随机存储器)、ROM(程序存储器)及输入输出接口这几部分。所谓单片机就是将这几部分集成到一块电路中，从而形成一个完整的微机系统，可以独立完成一些较小的程序。现在单片机电路已经很普遍了，遥控电视机中的微处理器就是一种最常见的单片机电路。单片机电路89S51内部集成了128Byte的随机存储器RAM、4KByte的可擦写程序存储器ROM、P0-P3四个双向输入输出端口、一个标准的异步通讯接口，用来与电脑COM口连接，进行异步通讯。89S51并不具有标准的I2C总线通讯接口，这里仅通过软件模拟，实现与标准I2C总线接口存储器的数据通讯。
存储器N2、N1与单片机89S51通过SDA、SCL两线，共同连接在一条I2C总线之上。N1的三位芯片地址线A0、A1、A2全部接地，N2的A0地址线则与正电源相接。这样的连接可以为两片同样型号的存储器设置了不同的芯片地址，这样单片机就能通过芯片地址的不同对同一总线上的两块存储器分别进行读写操作了。存储器N1、N2与电路的连接，采用插座方式。按放、拿取存储器电路时，需要使用开关“SW”将电源切断，保证断电操作。“复制”按键负责控制程序的运行。
连接好电路之后，接通电源，按动“复制”键，程序进入执行，单片机依次读取N2中的数据，并将数据写入到N1中，在这同时还将读写数据送入P0接口，通过P0接口的八只发光管显示出来。数据复制完成后，发光管熄灭。
二、程序设计
24Cxx是标准的低功耗可擦写可编程只读存储器，采用I2C总线进行数据读写，8脚形式的封装，02指可储存2Kbit (256字节)的二进制数据。
24Cxx芯片型号含义如下：
24C系列存储器引脚表见表1。
它的数据读取有三种模式：当前地址读、连续读取、随机读取。数据写入模式有随机写与页写两种。由于24CXX系列存储器随容量大小，硬件有较大差异，这就导致24C02、24C04、24C08等等各种容量的存储器之间的读写规则也有较大差异，这里仅对它们之间较为统一的随机单字节读取、单字节写入模式进行介绍。在这种模式下，可以由外部设备向储存器指定地址存入一个字节的数据或者从存储器特定地址读取一个字节的数据，即完成一次完整的读写操作。单字节随机读写模式下，24C04、24C08等芯片与24C02的读写方式总还有一些微小的差别，可参考芯片的相关资料介绍。
表2、表3分别列出24C02在随机字节读、写方式下数据线(SDA)上传递的数据格式及完整的流程。
在与存储器通讯过程中，微处理器始终作为主机，所有的同步时钟都是由处理器发出。
启动信号由主机在第一个时钟周期发出。当主机访问存储器时, 在时钟线 (SCL) 高电平期间, 主机发出总线启动信号, 使串行数据线 (SDA) 由高电平向低电平跳变。接到启动位后, 挂接在同一条I2C总线上各个存储器进入待命状态, 等待接收主机发出八位寻址数据。
紧随启动位发出的八位设备寻址数据如表4所示，数据发送由最高位b7起，依次发送，每时钟周期发送一位，总长度为八个时钟周期。这八位设备寻址数据由b7、b6、b5、b4四位设备类型识别码、b3、b2、b1三位芯片编程码和一个读写位b0构成。同一电路中所有芯片都可利用I2C总线进行相互间的讯息传递，为了对不同芯片进行区分，I2C总线协议为每种完成特定功能的芯片制定了各自的四位设备识别码，如显示驱动控制芯片的设备识别码为0111，数模、模数转换芯片的设备识别码为1001，而24C系列存储器之类的电可擦写可编程只读存储器电路的识别码统一指定为1010。
b3、b2、b1三位芯片编程码依次与24C02的A2、A1、A0三个引脚对对应，当引脚接+5V电源电压，对应位则为高电平“1”。如果引脚接地，则对应位为低电平“0”。在上述电路中，存储器N1的芯片编程地址为000，而N2的芯片地址则为001。由于有三位可编程地址，所以同一条I2C总线上可以挂接8块同样的24C02芯片，最大提供8×2Kbit=16Kbit的寻址空间。
最后一位读写(R/W) 位用来指示数据传送方向。读写位为“0”低电平时，主机发出数据存入指定存储器地址空间，存储器作为接收方;读写位为“1”高电平时，主机读取存储器指定地址的数据，主机作为接收方。
每次八位数据接收发送完成后，数据接收的一方要发出一位应答信号，作为对数据发送方的回应, 指示通讯成功，以便发送方为下一部作好准备。当主机作为发送方，发送完毕后，要释放数据线，进入待机。此时存储器要作出回应，由被寻址的存储器发出一位低电平信号，将数据线拉低，指示数据传输成功。当主机接收存储器数据时，回应信号则由主机发出。回应信号也由时钟同步，占一位时钟周期。
通讯完成后，在之后的一个时钟周期里，时钟线高电平期间由主机使数据线产生从低电平向高电平的跳变，以此作为停机信号，通知存储器停止数据传送。
在整个通讯过程中，数据线上高低电平的变化均须在时钟信号低电平期间完成，时钟高电平期间数据线电平保持稳定不变。之所以要这样，就是要将时钟高电平期间数据线上电压的变化保留用来指示总线通讯的启动和停止。
如表2、表3所示，进行随机数据读取时，主机进行设备寻址，并发送寻址地址后，需要重新启动，将读写控制位设置变为“1”，以改变数据传送方向，使处理器成为数据接收一方。而数据写入时，存储器始终作为数据接收一方，读写控制位始终为“0”，所以不需重新启动，一次就可完成写入。
依据上述传输规范，可以写出24C02的数据拷贝汇编程序：