JESD204

JESD204（精选3篇）

JESD204 篇1

在无线基础设施收发器、软件定义无线电、测试与测量设备、医疗成像系统、雷达和安全通信等领域的各种新兴应用的推动下, 数据转换器行业被迫不断提升其产品的精度、分辨率、采样速率和带宽。这一改变引发了一个非常严重的设计问题, 即现有的I/O接口技术 (CMOS和LVDS) 无法满足数据转换器与其他设备 (通常为FPGA或ASIC) 之间的数据传输要求。业界对更高效率数字端接口的需求日益迫切。

这种情况下, 一种高速的串行输出数据接口标准JESD204应运而生, 以更优质、更高吞吐率的方法实现转换器与FPGA或ASIC之间的数据传输。自该标准推出以来, 其使用率稳步上升, 并有望成为未来转换器的协议标准。

成长中的JESD204

相比于并行或串行LVDS和CMOS接口, JESD204具有更高的接口速率, 能支持更高采样速率的转换器。在系统设计时具有显著的优势。首先, JESD204的使用能简化整体系统设计并降低系统的整体成本, 同时又不影响整体系统性能。其次, 还能减少发射端和接收端的引脚数, 使得系统封装尺寸更小。不仅如此, JESD204还能轻松地扩展从而满足未来带宽的需要。

目前, 该接口经历了两个版本的改进和实施, 以适应对更高速度和更高分辨率转换器的需求。2006年, JEDEC发布JESD204规范, 使单数据通道上的速率达到3.125 Gb/s。2008年4月, 发布了JESD204A, 增加了对多路时序一致数据通道和通道同步的支持。2011年7月, 该规范的第三个修订版JESD204B发布, 即当前版本。修订后的标准中, 一个重要方面就是加入了实现确定延迟的条款。另外, 对数据速率的支持上升到了12.5 Gb/s, 并描述了设备的不同速度等级。

实现高速ADC和FPGA的连接

作为占据全球数据转换器行业近半数市场份额的领军企业, ADI公司持续关注数据转换器行业的最新前沿技术。在意识到高速ADC和DAC与FPGA之间的接口成为系统OEM厂商满足下一代大量数据处理需要的限制因素之后, 作为JEDEC JESD204标准委员会的创始成员, ADI开发出兼容的数据转换器产品, 并推出了全面的产品路线图, 从而全力帮助客户充分利用这一重大接口技术突破。

ADI华中区销售经理张靖先生表示, 到目前为止, ADI推出的满足JEDEC JESD204B串行输出数据接口标准的芯片有十余款, 而最新的成果就是AD9250和AD6673。

AD9250 ADC是市场上首款完全达到JESD204B Subclass 1确定性延迟要求的250 MS/s ADC, 为FPGA系统中的模拟信号链设计提供了一种新的高度集成方法。双通道14位ADC AD9250具备无与伦比的宽带信号处理性能, 其简化的接口为软件定义无线电和医疗超声领域的下一代FPGA应用设计扫清了障碍。对于许多系统设计师来说, 实现高性能模拟信号链所面对的I/O挑战现在有了一个精巧的解决方案。

AD6673则是一款11位、250 MS/s、双通道中频 (IF) 接收机, 专门针对要求高动态范围性能、低功耗和小尺寸的电信应用中支持多天线系统而设计。其吞吐率可以达到5 Gb/s。

据张靖介绍, ADI公司对JESD204标准的投入不仅体现在其转换器产品上, 还包括推出在线设计与评估工具, 并与FPGA厂商合作共同开发FMC适配卡, 进一步简化系统的设计复杂度。例如其FPGA开发平台兼容FPGA夹层卡 (FMC) 系列采用JEDEC JESD204B SerDes (串行器/解串器) 技术, 最近该系列推出新品AD9250-FMC-250EBZ套件。数字和模拟设计人员可以利用AD9250-FMC-250EBZ套件简化并快速完成高速JESD204B A/D converter-toFPGA平台的原型开发。

JESD204 篇2

关键词：JESD204B,超声成像系统,电路设计

1 引言

多通道超声成像系统相对X-rays, MRI等其他成像系统, 具有无辐射、实时性高、检测成本低廉等多优点, 在医学诊断领域获得广泛应用。一般来说超声成像系统的通道数与系统的成像质量成正比例关系。随着对超声成像系统的灵敏度、分辨率、探测深度等的要求越来越高, 超声成像系统的通道数也越来越多。这样前端模拟部分与后端数字处理部分的连线急剧增加, 大大增加了超声成像系统的设计复杂度、成本和系统的功耗。这其中主要是由于各通道发射的控制信号由后端控制部分传输到前端和前端各通道的回波经过A/D转换后的数字信号返回到后端处理部分的连线随着通道数的增加而急剧增加。虽然目前ADC大多采用LVDS接口标准输出, 相对于之前并行输出ADC来说已经减少了很多连线, 但是, 还是需要至少每个通道对应一对LVDS连线, 多个通道时还需要分别提供位时钟和帧时钟, 在多通道时连线还是不可避免的增加很多。

随着实际应用中对转换器速率、分辨率和成本等方面的要求的提高, JESD204B作为一种新的转换器接口, 其使用率正在稳步上升。JESD204B可以很好地解决上述问题, 有望作为未来转换器的协议标准。相比CMOS和LVDS, JESD204B可提供高效率, 在速度、尺寸和成本上更有优势。本文先简单介绍JESD204B, 然后提出基于JESD204B的多通道超声成像系统, 最后给出总结和展望。

2 JESD204B及其优势

JESD204第一版本于2006年发布, 之后, 标准分别于2008年和2011年进行两次更新, 目前版本是JESD204B[5-7]。相比较之前的版本, JESD204B的优化体现在加入了实现确定延迟的内容, 而且JESD204B采用的是设备时钟, 其数据率最高能上升到12.5 Gbps。JESD204B版本新增功能如图1所示。在数据率方面, JESD204B定义了三个速度等级:第一速度等级与之前两个版本定义的数据率一致, 也就是通道数据电气接口速率最高为3.125Gbps;第二速度等级的通道数据速率电气接口被定义为最高6.375 Gbps;第三速度等级的通道数据速率电气接口则被定义为最高为12.5Gbps。相比于第一速度等级, 第二速度等级的最低差分电平降低了100m V峰峰值, 也就是400m V峰峰值;而第三速度等级的最低差分电平又比第二速度等级降低了40m V峰峰值, 也就是360m V峰峰值。这三个速度等级的源阻抗和负载阻抗相同, 都是定义为100Ω±20%。

在时钟方式方面, 前两个版本JESD204和JESD204A标准采用的是Frame时钟作为系统参照时钟。而在实际应用中, Frame时钟和转换器采样时钟一般情况下是一致的, 所以当需要将同一信号发送给多个设备并计数不同路径之间的偏斜时, 就会对系统设计产生不必要的复杂性, 因此这样的时钟方式导致缺乏足够的灵活性。在JESD204B版本中, 改用了设备时钟作为系统每个元件的时间参照。在这种时钟方式下, 首先由时钟发生器产生所有的设备时钟, 然后由各个转换器和接收器分别接收。这种方式使得系统设计更加灵活, 但是需要为各个设备分别指定Frame时钟和设备时钟间的关系。

LVDS和CMOS是传统的接口, 目前CMOS接口已基本被LVDS接口所取代。然而在LVDS接口标准定义中, 由于其数据线路必须与某一个数据时钟同步, 因此即使LVDS的电流和功耗相对平坦, 但是其可支持的最高速度仍然受到了限制[8-9]。图2显示一个双通道14位ADC的CMOS、LVDS和CML驱动器输出的不同功耗要求。

从图上我们可以看出, 在功耗方面, 在大约150-200 MSPS和14位分辨率的条件下, JESD204B接口规范定义的CML输出驱动器的效率明显占据优势。究其原因, 是因为CML数据是串行的, 因此对于给定的分辨率, 它需要的输出对数少于LVDS和CMOS驱动器。而且按照JESD204B标准规范的定义, 当采样速率提高, 输出线路速率提升时, CML驱动器需要降低峰峰值电压水平。再者, 在相同的转换器分辨率和采样率的条件下, 所需的引脚数目也大为减少。

3 多通道超声成像系统应用

在如今, 96甚至更高通道的超声成像系统逐渐成为主流, 按照目前的设计思路, 一般来说96通道的超声成像系统在发射部分至少需要96对, 也就是192条线控制线, 控制发射部分产生正负脉冲;而在接收部分考虑到LVDS接收所需要的同步时钟至少需要120对LVDS线, 也就是240条线, 来完成96通道的接收。考虑到FPGA管脚的限制和成本, 通常只能将发射与接收分为两片FPGA来实现。同时, 如此多的连线需要较多的电路板走线层才能布完, 这样既增加材料成本又增加了设计和调试的成本。为了减轻多通道超声成像系统的设计压力和功耗, 我们使用JESD204B来进行模拟前端与后端数字信号处理部分的数据传输。图3所示为我们提出的96通道超声成像系统的框图。

该系统由超声换能器、收发转换电路、前端发射模块、4片带JESD204B接口的24通道前端AFE, 一片FPGA组成。其中FPGA内部由主机接口模块、控制模块、发射模块、接收模块和图像处理模块几大部分组成。

“发射模块”根据当前的控制参数, 产生当前焦点处96通道的发射聚焦数字脉冲, 通过1对JESD204B发送接口发送到“前端发射电路”, 从而产生各通道的高压激励脉冲。在发射期间“收发转换电路”将高压激励脉冲传递到“超声换能器”产生超声激励波, 同时, “收发转换电路”在发射完成后将探头与接收通道导通, 接收经过组织反射回来的回波信号。96通道的回波信号分为4组, 每组24通道, 通过各自对应的AFE的A/D部分后转换为12bits的数字信号。由于超声成像系统所用的换能器的频率一般为1~18MHz, 所以根据奈奎斯特采样定理可以采用40MHz的时钟进行A/D采样。这样24通道、12bits、40MHz采样的数据速率达到11.25G, 低于JESD204B的上限12.5G, 可以用一对JESD204B接口进行传输。因此, 96通道的接收总共只需要4对JESD204B接口就可以完成数据的接收, 远少于目前主流的96对LVDS数据。极大的简化了系统的设计、功耗和成本。同时, 4对JESD204B的数据接收可以比较容易的由1片FPGA完成, 便于FPGA的选型和成本的控制。接收到的回波数据经过“接收聚焦模块”后送入“图像处理模块”进行检波、滤波等处理后得到一帧用于显示的图像, 最后通过“主机接口模块”将数据传输到主机进行显示和存储等。

4 结论

本文提出了基于JESD204B接口的多通道超声成像系统, 与目前主流设计相比, 本文系统有效简化了电路的复杂度, 降低了系统功耗和成本。就像几年前LVDS开始取代CMOS成为转换器数字接口技术的首选, JESD204有望在未来数年内以类似的方式发展。其突出的优势将特别适用于多通道超声成像系统这样的复杂设计。

参考文献

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[3]肖舜金, 武剑辉, 栾强厚.基于PCI总线的超声射频数据传输系统[J].电子测量技术, 2012 (03) :120-123.

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[5]JEDEC Standard JESD204 (April 2006) .JEDEC Solid State.Technology Association.http://www.jedec.org/.

[6]JEDEC Standard JESD204A (April2008) .JEDEC Solid State Technology Association.http://www.jedec.org/.

[7]JEDEC Standard JESD204B (July 2011) .JEDEC Solid State Technology Association.http://www.jedec.org/.

[8]DESIMONE A, GIANCIOPPO M.抓住JESD204B接口功能的关键问题[J].今日电子, 2013 (06) :31-33.

[9]张小军, 廖风强, 王录涛.多通道高速串行LVDS信号解串器设计[J].电子测量技术.2013 (06) ;63-67.

JESD204 篇3

8B/10B编码思想最初是由IBM公司开发, 把8位并行数据转化成串行传输的10位数据。这种编码方式保证了1和0的相对平衡, 避免了零点漂移, 编码扩充的位数还有助于误码检测、方便提供控制字符, 更利于时钟恢复, 在串行通信中能够保证良好的传输性能。

本文设计的8B/10B解码器, 相较于经典的IBM解码器设计[1]减少了逻辑层数, 能够获得更高的工作频率;相较于Actel公司提供的IP设计[2]简化了解码表和极性错误检测电路, 节省了更多的芯片面积。本设计具体在以下几个方面进行了改进:1) 快速准确的极性信息检测和错误检测;2) 极性信息用于简化解码表, 并用逻辑方式加快解码速度;3) 分块并行执行的思路, 提高了整体效率。该电路基于0.18μm CMOS工艺进行了综合和验证, 能够完全达到协议要求的功能和指标, 满足实际应用需求。

1解码器结构

一般编码电路对3B和5B分别进行编码, 所以解码时将得到的10B码字也分为4B和6B两部分分别进行解码。接收电路在解码的同时还要根据协议要求对码字进行差错检测和控制字检测。由于串行数据的极性有很重要的作用, 所以还要对收到数据进行极性判断、存储新的极性和检测出错误的码字等。

如图1所示, 解码器由处理模块和解码模块两部分组成。所有的检测部分 (控制字检测、极性检测、错误码字检测和错误极性检测) 统一划归到预处理模块。所有解码部分 (6B/5B解码器和4B/3B解码器) 划归到解码模块。预处理模块将计算出来的极性信息和控制字信息提供给解码模块。

1.1预处理部分

1.1.1控制字检测

Ser Des接口协议的8B/10B编码只使用了5种控制字 (K.28.0, K.28.3, K.28.4, K.28.5和K.28.7) [3]。这些控制字的6B部分均为K.28 (即110000或001111, 本文中数字表示编码对应:6B由高到低分别为abcdei;4B由高到低分别为fghj。下同。) , 且在数据字的6B部分不可能出现K.28, 所以只需要检测6B部分的cdei (本文中字母表示编码对应:6B部分为abcdei对应的信息为ABCDE;4B部分为fghj对应的信息为FGH。) 位是否为全0或者全1就可以判断输入的码字是否为控制字。控制字信息还要为接下来的4B/3B解码器和错误码字检测使用, 通过逻辑表达式能够很快地判断。控制字由以表达式K_bit= (c&d&e&i) |~ (c|d|e|i) 决定。

1.1.2极性检测

极性信息指的是一串编码的1和0个数的差值, 在编码长度固定的情况下, 可以由1或0的个数来判断其极性。对于偶数长度的编码, 极性的可以分为正 (RD+) 、负 (RD-) 和平衡[5]。正极性可理解为编码中1的个数多于0的个数, 负极性可理解为编码中0的个数多于1的个数, 平衡可以理解为编码中1和0的个数相同。

不同于将10B整体进行极性检测的方法, 本设计将10B数据拆分成两部分 (6B和4B) 分别计算其极性。这样做的好处有:1) 6B和4B可以同时计算极性, 形成并行处理加快速度;2) 分成两部分在接下来的极性检错模块中能够发现6B和4B间的极性错误, 检测敏感度增强;3) 每一个子检测部分所需要的资源更少, 速度也相对于10B检测更快。

同时, 为了能够快速地检测6B或4B的极性, 每一个子检测部分进行了3方面处理:1) 采用逻辑表达式的方法来检测极性;2) 只产生两个判断信号, 即极性正和极性负;3) 只针对正确的码字做出极性判断, 使得逻辑更加简单。

极性信息在本设计中是一个至关重要的信息, 需要又快又准地检测出来。所以, 不同于通过累加各个编码位来得到精确极性信息的方法, 这里的检测并不包含检错功能, 也没有精确的游程输出。极性检测模块只输出4个关键信号:6B极性为正 (6B+) 、6B极性为负 (6B-) 、4B极性为正 (4B+) 、4B极性为负 (4B-) 。

1.1.3错误码字检测

错误码字检测仅需要检测出不可能出现在编码表里面的码字, 同样分为4B和6B两部分。

分析6B编码表特性, 可以将5B编码成6B码, 分成4类:1) 6B平衡的编码, 一共是20种, 其中18种分别对应5B部分的18个数据, 还有特殊的000111和111000对应5B部分1个数据;2) 5B部分还有13个数据, 根据极性有两种编码, 所以有26种6B编码;3) 特殊控制字K.28的6B编码占用两种情况001111和110000;4) 余下的16种情况即为6B的错误码字部分, 不可能出现在正确的编码中。6B部分错误码字检测所要做的就是找到这16种错误码字, 如表1所示。参考IBM[1]设计一文的方法可以分为两类, 既考虑abcd位全为0或全为1的情况, 也考虑abcd位仅有1个1或仅有1个0的情况。前者直接可以判断该码字为错误码字, 后者再观察ei位是否全为0或全为1, 即可判断码字是否错误。

4B部分错误码字的判断不同于6B部分, 由于4B部分一共只有16种可能, 可以分为两类:1) 两种错误码字0000和1111, 这两个码字无论在控制字还是数据字前提下均为错误码字;2) 余下的14种码字需要分成控制字前提下和数据字前提下两类讨论。

前面提到Ser Des接口的8B/10B控制字只有5种, 而且完全由6B部分收到的编码确定。所以4B部分仅负责检测错误, 而不需要确定是否为控制字。在确认是控制字的前提下有3种编码是错误码字 (即K.28.1, K.28.2和K.28.6) , 具体情况如表2所示。如果是数据字对于这3种情况, 则不受约束, 不需要报错。

1.1.4极性错误检测

极性错误在8B/10B编码中有很多种情况, 可以由图2状态图来判断。其中A判断分两种情况:1) 当4B-或6B-时检测出极性错误;2) 当4B或6B为平衡时不报错。同理B判断也分两种情况:1) 当4B+或6B+时检测出极性错误;2) 当4B或6B为平衡时不报错。

可以发现, 这样的判断方法非常复杂, 对一组编码需要先对6B部分判断, 再对4B部分判断, 才能得出准确的结果, 这样至少要2次状态判断和转换。所以本设计利用了极性检测模块得到的4个信号, 分析了所有可能情况, 列出了如表3所示的真值表来进行极性错误检测和生成新极性。其中last信号即存储的极性, 1代表正, 0代表负, 复位时默认置为0;New信号即表示新输入编码的极性情况, 1代表正, 0代表负。

通过化简极性检错逻辑得到以下逻辑式:

在last=0时, err= (~RD_6B_pos&RD_4B_neg) | (RD_6B_pos&RD_4B_pos) |RD_6B_neg。

在last=1时, err=RD_6B_pos| (~RD_6B_neg&RD_4B_pos) | (RD_6B_neg&RD_4B_neg) 。

通过化简极性计算逻辑得到以下逻辑式:

在last=0时, RD= (RD_6B_pos&~RD_4B_neg) |RD_4B_pos。

在last=1时, RD= (~RD_6B_neg&~RD_4B_pos) |RD_4B_pos。

最后参考了文献[6]中的有限状态机方法, 将last信息作为判断条件, 对极性错误进行检测、对新极性进行存储。这样的检错、更新方法有以下优势:1) 节省了存储器资源, 综合表明只需要2个触发器就可以完成以上功能;2) 逻辑判断能够并行进行而不需要先对6B判断再对4B判断, 缩短了时间;3) 逻辑表达式简洁, 充分利用了已有信号, 缩小了设计面积;4) 极性检错和极性计算并行进行相互不依赖, 减小了复杂度。

同时, 这样的极性错误检测不同于Actel[2]解码器设计采用8个信号共同来判断极性错误, 而是选择了之前极性检测模块计算出来的4个信号结合存储器中的极性信息来判断是否出错, 在面积上更有优势。

1.2解码器部分

解码部分分为两部分6B/5B和4B/3B, 结构图如图1所示。不同于Actel[2]文中所描述的CASE描述方法, 也不同于IBM[1]中的纯逻辑方法。本设计分别引入了6B和4B模块的极性正信息, 读入的数据先根据极性正信息对码字进行反转, 即通过异或逻辑, 当极性正信号为1时对相应输入的编码进行反转。这样, 在解码表只需要涉及极性为负和平衡的情况。

对于6B解码表由原来的48种情况减少为34种 (如表4所示) ;对于4B解码表, 由于其解码需考虑K Bit的情况, 由原来的28种情况减少为16种 (如表5所示) 。这里需要强调的是4B解码部分, 不同于6B解码, 4B解码还需要控制字信息。这是因为对于控制字K.28来说, 为了防止整个10B编码出现连续5个0或1, 就要根据情况选择不同的3B编码。所以在解码过程中要考虑到这一点, 增加了K位作为解码条件之一, K位即为控制字位, 由控制字检测电路产生。最后通过化简的真值表进行逻辑化简, 得到表达式用以解码。

这样的设计优势有以下几点:1) 通过极性信号对编码反转简化了解码表;2) 由于有专门的错误码字检测, 所以码表中去除了错误码字, 进一步缩小解码表;3) 解码只需要极性信息, 所以在解码同时预处理模块也在对输入码字检错, 二者并行执行;4) 上文提到的快速的极性信息计算, 保证了解码模块第一时间得到正确的极性信息, 缩短了解码所需时间;5) 对更小的码表进行逻辑化简, 这样得到的表达式逻辑层次少, 运行速度快, 并且面积较小。

其中4B部分的解码逻辑表达式如下, 可以发现逻辑层数不超过3层:

1) F= (j&~g) |f| (K&j) ;

2) G= (~j&~h&f) | (~K&j&~f) | (h&g) or (j&h) ;

3) H= (g&h) | (~j&~g) | (~h&~g&~f) | (K&j&~h) 。

2仿真及结果

本文设计的解码器, 用Verilog语言进行了实现, 并用Model Sim进行仿真, 用Synopsys Design Compiler进行了综合。

图3所示为解码器RTL代码的Model Sim仿真结果。其中num_5B_in和num_3B_in为输入理想编码器的待编码信息, num_5B_out和num_3B_out为解码器输出, K_bit为解码器控制字输出信号, RD_err为解码器极性错误输出信号, NIT_err为解码器错误码字输出信号。从输入到输出只有一个周期的时钟延时, 整个解码过程在一个时钟周期内完成。对比编码前和解码后数据发现是完全一致的, 表明解码电路的功能是完全正确的。

通过Synopsys Design Compiler对本设计和文献提供的设计分别进行了综合, 采用的是SMIC180工艺库, 使用了相同的约束条件和导线模式。表6所示的是综合结果, 主要比较了三项指标。相较于Actel方法, 新设计在频率上有11%的减少, 但是在面积上, 无论是单元面积还是总面积都减少了近50%。相较于IBM方法, 新设计在频率上有近25%的提升, 在单元面积上几乎相同, 在总面积上减少了7%, 表明本设计有一定优越性。

3结论

通过分析JESD204B协议中编码规则和编码数据内在相关性的基础上, 首先构建了快速的极性信息检测和极性错误检测;再在解码部分使用了极性信息来对数据进行预处理使得解码表简化, 并根据简化的解码表采用逻辑关系进行解码。本设计与已有设计相比更加实用, 在工作频率和面积上有一定优势, 符合数据转换器和逻辑器件内部高速互连的技术要求。

参考文献

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