ADSP-TS201（精选3篇）
ADSP-TS201 篇1
1 引 言
SAR(合成孔径雷达)具有全天候、全天时、远距离、高分辨成像等特点,可以大大提高雷达的信息获取能力,特别是信息感知能力。SAR成像可以获取高分辨率的图像,近年来受到了很大重视,在军用和民用方面都得到了广泛的应用和发展。
雷达成像经常用到许多经典的信号处理算法,比如滤波(FIR、IIR)、FFT、IFFT、相关算法等。对于这些算法的实现,高速DSP芯片成了首选实时信号处理器件。近年来,DSP性能不断提升,应用领域不断增强。目前主流DSP制造商所生产的DSP已能满足算法复杂、运算速度高、寻址方式灵活和通信性能强大等需求。高端的DSP生产商主要包括TI、Motorola和ADI。其性能都有各自的优点,其中,ADI的TigerSHARC201的浮点处理能力达到3.6 GFLOP,内核时钟600 MHz,同时兼容定点运算,并且在内部结构上采用双处理器核,支持SIMD处理方式,是雷达信号处理领域理想的处理器。从处理能力上来看,TigerSHARC201不是最强的,但是考虑到运算与I/O平衡的话,ADI的DSP更适合于成像信号处理。其非常宽的总线宽度和高速LINK口使DSP有很高的数据吞吐率,适合于构成大型的并行系统。
2 实时成像硬件结构
实时成像处理过程可由板载采集控制卡、信号处理卡和显示系统完成,首先板载采集控制卡完成对雷达回波中频信号的模数转换,然后将数据传送给信号处理卡,由信号处理卡完成对回波信号的运算,得出实时的图像。实时图像再通过CPCI总线传给主机,然后显示在主机的显示器上[1]。
实时图像的显示由主机通过CPCI总线将处理的结果读到主机内存,然后显示在主机的显示器上,多个图像连续出现时将可以进行滑动的显示,同时图像结果也存储在硬盘上,如图1所示。
结合SAR成像处理大数据量、大通信量以及并发的大运算量等特点,要求信号处理板卡具备高速运算能力、大容量储存能力、高速I/O带宽、良好的拓扑结构和级联特性等要求。基于这些要求,我们选择了一个8片TS201组成的松耦合系统。系统结构示意图如图2所示。
2.1 系统整体性能
本系统具有强大的运算能力以及数据通信能力。板卡上有8片TS201,峰值运算性能为24 GFLOPS,每个TS 201外挂256 MB的SDRAM,则总的存储容量达到2 GB。由于处理器要频繁地与外部存储器交换数据,8个DSP采用分离总线的形式进行连接,不存在总线共享引起的总线访问冲突问题,这样可以大大减轻总线的负担,可以发挥DSP的最大性能[2]。
FPGA1与FPGA2之间采用LVDS(低压差分信号)接口进行数据传输,可以达到很高的传输速度。这种接口具有高的信号传输速度、低功耗、低误码率、低串扰和低辐射等特点。其最高数据传输速率是655 Mb/s,而理论上,在一个无损耗的传输线上,LVDS的最高传输速率可达1.923 Gb/s。
2.2 板间数据传输
8片DSP通过链路口构成一个环状连接,链路口连接方式如图3所示。链路口的时钟和数据线采用LVDS(低压差分信号),可以达到很高的速度,单个链路口的速度可以达到1 GB/s。每一个TS201有4个全双工的链路口,单向的传输速率为500 MB/s。8片DSP的数据总线都连接到了FPGA上,作为输入、输出数据通道,另外也可以在FPGA内部建立FIFO,作为两个DSP之间点对点数据交换通道。
2.3 板卡与主机接口
PCI9054与FPGA相结合的形式来实现,采用32 b,33 MHz的PCI总线标准,最大传输速度可以达到132 MB/s[3]。实时图像的显示由主机通过CPCI总线将处理的结果读到主机内存,然后显示在主机的显示器上,多幅图像连续出现时将可以进行滑动的显示,同时图像结果也存储在硬盘上。
3 实时成像软件设计
在实际情况中,机载SAR,特别是中、低空飞行的机载SAR,由于气流不稳定的影响,运动的不稳定性较大,如果不采取运动补偿,则所录取的数据受到不稳定因素会有较大的失真,从而使成像质量下降,甚至不能成像。以前的大部分算法都是对全部数据反复地进行距离压缩、相位补偿并估计多普勒参数,得到较为准确的径向加速度估计值和调频率等参数以便进行包络和相位的补偿。把这种方法直接用到实时成像中显然存在两大缺点:一是需要等全部的数据都到了以后才能进行处理,不满足实时性的要求;二是运算量过大,耗费大量的存贮单元并且需要对存贮单元反复读写。
SAR实时处理要求能够实时地输出大面积连续图像,因而要求在不降低成像质量的前提下,尽量使算法简单,运算量小,稳健性高。基于以上分析,我们采用划分子孔径的方法进行运动补偿[4],每个孔径经运动补偿后实时成像,各孔径子图像经连接后形成连续的大面积图像。子孔径长度的选择实际中可以根据雷达载体的类型,飞行的平稳度等情况来选择。另外子孔径的长度也要达到分辨率的要求。
这里采用一种改进的距离-多普勒(R-D)成像算法,该方法先将原始数据沿方位向分块。然后对每一块进行短方位FFT,再作距离FFT,接着利用线性相位函数校正距离走动,并和脉冲压缩函数相乘,实现距离走动校正和距离压缩,接着做距离IFFT和短方位IFFT,将信号变换到时域,然后用图像偏移(MD)方法估计出各小块的多普勒调频率[5],再将横向的子块合并,采用相位补偿方法对机载速度不均匀引起的运动误差进行补偿,最后用估计的分段调频率拟合出整个孔径的调频率,得到相位误差函数,进行方位压缩,获得地面场景图像。该算法的流程如图4所示。
4 实时任务的实现
4.1 存储量分析
实时成像数据处理采用2 048×8 192的数据块,并且在方位处理之前下一个孔径的数据已到来,数据共用为2 048×2 048的数据段。则每一个孔径的数据存储量为(2 048×8 192×2×4 B)/1 024/1 024=128 MB。在距离脉压以后要将距离向的点数丢掉1 024点后再进行方位脉压,则实际需要的存储量为64 MB。而试验所用的信号处理板卡每个DSP外接256 MB的SDRAM,共有8片TS201,该信号处理板卡满足设计要求的存储量。
4.2 任务分配
我们将每个合成孔径分为32个子孔径处理,每个子孔径方位采样点数为512。由于此成像算法首先要进行短方位FFT,因此需要积累满一个子孔径的数据后再开始距离脉压。可以让4个DSP来接收4个连续子孔径的数据,当子孔径数据积累满后就开始进行距离脉压,距离压缩后将数据丢掉一半后将结果存储在SDRAM中。当方位向数据积累达到要求时,就开始方位压缩。将数据按距离向分成两块,由两个DSP来同时完成方位压缩,从而在处理上达到并行的要求。在方位压缩完成得到图像后,就开始把图像传送给主机,由主机把图像显示出来。处理流程如图5所示。
4.3 计算量分析
距离压缩采用的点数为2 048点,由于我们用4片DSP进行距离处理,对某个DSP而言,当下一个子孔径数据到来之前,对上一个子孔径的距离方向的处理要全部做完,包括距离压缩,瞬时调频率估计以及发送数据。当PRF为1 000时,要求每个DSP在0.512 s*3=1.536 s内完成一个子孔径的距离处理。每一个回波脉冲的距离压缩包括一次2 048点的FFT,一次复向量的乘法和一次2 048点的IFFT和一个FFTSHIFT。读、取数据采用DMA操作,几乎不占用内核时间, 故一个子孔径的距离压缩大概需要0.5 s,多普勒调频率估计需要的时间为0.33 s,共需时间为0.83 s,另为再加上少量的时间余量,实时性可以满足。
方位压缩时方位向的点数为8 192点,为了达到实时性的要求,我们在方位处理采用“乒乓操作”的思想。即开辟两个缓冲区,在第一个缓冲周期,将数据存放到缓冲1,在第二个缓冲周期,数据存放到缓冲2,与此同时,处理缓冲1中的数据,在第三个缓冲周期,数据又存放到缓冲1中,同时处理缓冲2中的数据,如此循环,周而复始,直到整个数据块处理完毕。在硬件上完成512个8 192点的方位压缩需要的时间为1.949 9 s,由于距离压缩后距离向点数丢了一半,我们用两个DSP来完成方位脉压。除去每个DSP自身积累数据的时间,容许DSP在4.5 s的时间里来完成处理。
5 实测数据成像结果
利用某机载雷达飞行数据进行测试试验。该雷达工作在X波段,天线方位孔径为D=0.55 m,雷达发射LFM信号,飞机飞行高度约为4 900 m,飞机飞行速度约为115 m/s。对录取的回波进行实时处理试验得到某地区的SAR图像。图6为信号处理板卡实物图。图7和图8为某山丘和机场地区的SAR图像,均是利用本文中系统处理得到的实时成像图。图中的山丘、机场清晰可见,成像质量得到保证。
6 结 语
本文利用某机载雷达的实测数据,采用频域校正距离走动和弯曲的距离-多普勒算法。在TS201信号处理板卡上完成实时成像处理,从存储量和运算时间上都满足设计要求。这里只利用了一块信号处理板卡来实现实时处理,如果对于更大的场景成像处理时,我们可以考虑用多块处理板卡来共同完成实时任务。
参考文献
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ADSP-TS201 篇2
在宽带雷达信号处理中,存在诸如回波采样率高、脉冲压缩(匹配滤波)运算量大、处理流程复杂、实时高分辨目标检测困难等一系列问题[1]。针对这些问题,采用通用计算机平台难以应对运算量大和实时性等高要求,因此,需采用专用的数字信号处理器(DSP)来进行高速运算。尽管当前的数字信号处理器已达到较高水平,但单片DSP芯片的处理能力还是不能满足宽带雷达的性能要求,需要引入并行处理技术,在本设计中使用4片DSP芯片组成并行处理系统。另外,为充分发挥DSP芯片在复杂算法处理上的优势及FPGA在大数据量的底层算法上的优势,设计了一种基于FPGA控制的多DSP并行处理系统。
1 系统设计
基于FPGA控制的多DSP并行处理系统的原理图如图1所示。
整个雷达信号处理系统以高可靠性CPCI工控机为平台,内置不同功能的信号处理板。板间的数据传输通过CPCI接口完成。根据雷达信号处理系统的任务分配,本系统负责完成中频数字信号的处理。根据前端信号采集板输出数据的不同,数据将以串行或并行的方式输送到本系统中。其中,串行信号通过CPCI的J3口以差分的形式直接传输给DSP2,然后在4片DSP芯片间按照预定的算法进行任务分配和并行处理,处理完毕后通过DSP4写入两片扩展连接成32输出方式的FIFO中,此时,FPGA直接从FIFO中读取数据,完成与CPCI接口芯片PCI9656的时序转换后将数据发送到PCI9656,通过CPCI总线经J1和J2口传输到雷达系统的其他功能模块。对于并行信号而言,32位带宽的信号首先通过J3口发送到FPGA内部寄存器中FPGA接收到数据后将数据写入输入缓存区,并在完成一帧后给并行DSP输出中断。当并行DSP采样到中断后,从数据缓存区读取数据,完成处理后,将数据传输到缓存区,FPGA再通过相同的处理方式经CPCI接口的J1口和J2口将数据传输到雷达系统的其他功能模块。
2 DSP芯片选型
根据系统的性能要求,通过比较各种高性能DSP处理器,并着重对构成并行处理系统的性能和便捷性进行分析,确定选用AD公司的ADSP TigerSHARC系列处理器中的TS201S组成多DSP并行系统。因为该系列的处理器在构成并行处理系统时其本身就提供了实现互连所需的片内总线仲裁控制和特有的链路口,可以以各种拓扑结构互连DSP,满足大运算量和片间通信灵活的要求。此外,选用ADSP TigerSHARC还可以降低外围设计的复杂度,增强系统的稳定性。
TS201S 芯片(600 MHz) 主要性能指标[2]:
(1) 运行速度:1.67 ns指令周期;每周期可执行4条指令;
(2) DSP内部有2个运算模块,支持的运算类型有:32 b和40 b浮点运算;8 b,16 b,32 b以及64 b定点运算;
(3) 每秒可执行12×109次16 b定点运算或3.6×109次浮点运算;
(4) 采用单指令多数据(SIMD)模式,每秒可提供4.8×109次的40 b乘加运算;
(5) 外部总线DMA传输速率1.2 GB/s(双向);
(6) 4个链路口,每个链路口最高提供1.2 GB/s的传输速率,可同时进行DMA传输;
(7) 多处理器处理能力,具有支持多处理器无缝连接的片内仲裁逻辑,多处理器采用统一寻址的方式访问,可以通过簇总线(Cluster Bus)或链路口(Link Ports)方便地构成多处理器系统。
(8) 片上SDRAM控制器,片上DMA控制器( 提供14条DMA通道)。
3 DSP并行处理结构设计
ADSP-TS201S之间的数据传输通道可选择的方式有如下两种:高速链路口(LINK)方式和高速外部总线口(簇总线)。因此,由多ADSP-TS201S组成的DSP并行处理系统从数据传输方式来看,不外乎有以下三种模型:高速链路口(LINK)耦合模型;高速外部总线口(簇总线)耦合模型;高速链路口(LINK)与高速外部总线口(簇总线)混合耦合模型[3]。
3.1 基于链路口的多DSP并行处理系统
在这种连接方式下,各DSP用LINK口连接在一起,进行通信控制和数据交换,系统结构简单、连线少、可扩展性强,在DSP具有多个LINK口的情况下,可灵活组成线型、星型、环型、网络型或超立方体型等多种拓扑结构[4]。ADSP-TS201S具有4个全双工的链路口通信端口。一个链路口单向通信包含4位数据加上时钟与握手信号一共12条引线,双向共要24条引线。在内核时钟为600 MHz时,单向数据传输率最高可达600 MB/s,双向数据传输率可达1.2 GB/s,由于链路口通信是点对点的,所以具有很高的传输可靠性,但在传输数据时的共享性不如总线形式[3]。
3.2 基于共享总线的多DSP并行处理系统
共享总线就是系统中所有DSP的外部总线(地址、数据和访问控制总线)都直接连接在一起,各DSP片内存储器和寄存器以及挂接在总线上的外部存储器、外设都作为共享资源被各个DSP访问。ADSP-TS201S的外部总线为32 b,数据总线可以配置成32 b或者64 b。外部端口的运行速度最高可以到125 MHz,数据吞吐量可以高达1 GB/s。为了与不同外部设备连接,ADSP-TS201S外部端口支持快速(流水线)、慢速和SDRAM协议。且支持以DMA方式进行数据传输。另外,ADSP-TS201S并行总线的最大特点是它具有无缝连接能力,无论是与SRAM、SDRAM、还是与处理器连接,只需要将相应管脚对应连接就能简单方便的构成一个最多由8个DSP构成的多处理器系统,充分共享8个DSP的内部资源和外部的EPROM,SRAM,SDRAM等资源[3]。
3.3 基于外部总线共享和链路口混合耦合的多DSP并行处理系统
为兼顾数据速率、资源共享、易于控制以及DSP之间通信灵活等方面,在本设计中采用混合耦合模型的并行处理系统。将4个ADSP TS201S的总线口都相互连接好,各DSP的高速链路口也都相连,建立DSP到DSP的点对点通道与DSP间资源共享的工作块模式。4片SDRAM中,每两片扩展连接成64位,挂接到64位数据总线上,2片FLASH也通过总线访问。控制总线连接到FPGA,由FPGA统一控制4片DSP之间以及DSP与外部存储器之间的数据传输。4片DSP的工作块连接方式如图2所示。
4 FPGA与外设接口设计
4.1 FPGA选型
现场可编程逻辑门阵列(Field Programmable Gate Array,FPGA)是在专用ASIC的基础上发展而来的,它克服了专用ASIC不够灵活的缺点。其内部的具体逻辑功能可以根据需要配置,对电路的修改和维护很方便。目前,FPGA的容量已经跨过了百万门级,使得FPGA成为解决系统级设计的重要选择方案之一[5]。现在FPGA已经成为多种数字信号处理应用的强有力的解决方案。由于可编程方案的灵活性,DSP系统设计可以适应日益变化的标准、协议和性能需求。Virtex-5系列是当前市场上最新,功能最强大的FPGA,它采用65 nm芯片制造工艺,具有先进的高性能和理想应用的FPGA结构。主要性能指标如下:
(1) 强大的时钟管理能力;
(2) 片上集成高达36 Kb的块RAM和FIFO存储器资源;
(3) 高性能并行Select I/O技术和先进的DSP48E slice;
(4) 灵活地加载和配置方案以及在所有设备上的系统监测能力;
(5) 集成100 Mb/s～3.75 Gb/s的Rocket I/O GTP收发器,150 Mb/s～6.5 Gb/s的Rocket I/O GTX收发器;
(6) 强大的片上微处理器PowerPC440。
综合处理板功能需求,性能分析、系统兼容以及I/O管脚需求等各因素,FPGA选择Xilinx公司的Virtex-5系列XC5VSX50TFF1136芯片。
4.2 FPGA设计
根据系统功能要求,FPGA的任务主要分为4大部分。
(1) 控制数据在系统中的传输逻辑
在设计时,将图2控制总线中的所有信号都连接到FPGA中,由FPGA来统一调度数据在DSP之间以及DSP与外部存储器之间的传输。这样为任务并行处理的分配和雷达信号流水线式的处理在处理算法上提供了最大程度的简便,并能充分发挥DSP处理复杂算法的运算能力。
(2) 控制数据缓存区(FIFO)的数据写入与读取,通过外部中断IRQ控制DSP与FPGA之间的数据传输
由于外部4片FIFO每两片扩展接成32位输出/输入方式,因此FPGA与FIFO进行数据传输时采用单向数据传输方式。在单向数据传输时采用数据块方式传输,通过将握手信号连接到DSP的IRQx来产生中断或者FLAGx,FPGA将从外部处理板接收到的数据写入输入缓存区,并在完成一帧后给并行DSP输出中断,DSP从FIFO读取完一帧数据后通过握手信号向FPGA告知可以进行下一帧数据的传送。
(3) 控制通过LINK口与DSP之间的通信
链路口通信有自己的通信协议,FPGA电路只需要按照链路口的通信协议进行设计。ADSP-TS201S的链路口采用的是独立的发送和接收通道,因此对应的FPGA也采用不同的接收电路和发送电路。FPGA接收或者发送DSP链路口逻辑电路都主要由两部分组成:接收/发送模块和接收缓冲/发送缓冲。接收模块用来与DSP链路口发送通道进行接口和数据拆包处理,发送模块用来与DSP链路口接收通道进行连接和数据打包处理;接收缓冲/发送缓冲分别是用来配合接收模块和发送模块进行传输时作为数据缓冲区,并实现与系统中其他接口或者FPGA中的其他模块的接口的数据传输功能[3,6]。
(4) 控制CPCI接口模块与CPCI总线间的数据传输
CPCI接口模块由PCI9656组成,在FPGA中划定一个独立的功能模块作为实现CPCI总线协议的接口控制器。该控制器主要包含一个FIFO控制逻辑,完成本地板卡与CPCI总线之间的数据传输。主要完成以下功能:与PCI9656配合实现CPCI总线对目标设备的读和写、缓冲CPCI总线与FIFO之间传送的数据、控制FIFO的读写。本地读写CPCI总线只需对FIFO进行读写操作即可[7]。
4.3 CPCI传输接口设计
为了保证本系统与后面板上其他处理系统的数据传输速率和效率,在设计中采用PCI9656作为CPCI接口芯片。PCI9656作为专门的I/O加速器,支持CPCI格式传输,数据传输时钟主频最高为66 MHz,数据传输带宽为64 b。其峰值传输速率可达528 MB/s,通过系统框图可以看到,在设计中使用了CPCI的J1,J2,J3,J4 四个接口,根据CPCI传输协议,J1和J2为64位PCI数据传输接口。J3,J4为自定义方式接口,设计中定义J3为处理板和后面板的数据传输接口,J4为上下处理板间的数据传输接口。
4.4 外部设备接口设计
本系统通过公用总线连接的存储器资源有:4个扩展应用的SDRAM,2个FLASH,2对扩展应用的FIFO,以及DSP片内存储器资源。所有存储器资源都通过统一的地址空间映射来进行区分。ADSP-TS201S的32位地址总线提供了高达4 GB的寻址空间,可以划分为4部分[3,8]:
(1) 主机寻址空间。地址映射范围0X80000000～0XFFFFFFFF,用于片外主机接口的地址映射空间。
(2) 外部存储块空间。地址映射范围0X30000000～0X7FFFFFFF,用于处理器外围设备存储器接口地址空间映射,包括通用的存储器设备和SDRAM存储器。设计中主要对此空间进行划分,为外部存储器分配单独和惟一的地址空间。
(3) 多处理器空间。地址映射范围0X0C000000～0X2FFFFFFF,主要用于多处理器构成的系统各个处理器间相互共享内部存储空间映射。
(4) 片内存储空间。地址映射范围0X00000000～0X03FFFFFF,定义内部存储器空间映射。
外部存储器可以分为SDRAM寻址空间和外部通用存储空间。设计中,扩展连接的SDRAM将分配占用SDRAM寻址空间,而外部FLASH和FIFO将分配占用通用存储空间。
每两片SDRAM扩展连接为64位形式,设计用MSSD0和MSSD1分别作为每两片SDRAM的共用片选信号的控制信号,对应SDRAM寻址空间为0X40000000～0X44000000和0X50000000～0X54000000,可以分别获得128 MB的存储器寻址范围,满足SDRAM寻址要求。
外部两片FLASH的寻址空间划分分别通过MS0_AB与BMS_AB和MS0_CD与BMS_CD这两组信号作为片选信号,分配寻址空间为0X30000000～0X34000000和0X34000000～0X348000000,寻址空间范围为128 MB。
外部4片FIFO,每两片扩展接成32位输出/输入方式,在进行地址映射时,实际上可以映射到一个地址寻址空间,而通过控制读写信号来进行区分,使用MS1信号作为FIFO使能信号,获得分配的寻址空间0X38000000～0X40000000。为方便逻辑控制,MS1信号脚连接到FPGA上,通过FPGA的逻辑译码来获得对FIFO的寻址控制。
另外,将ADSP TS201S的高八位地址线也连接到FPGA上,通过逻辑译码进一步可以获得较为细致的地址划分方案,为设计带来更多的灵活性,同时也确保了设计的可靠性。
5 系统软件设计
由于系统硬件是基于DSP+FPGA的结构,相应的软件也分为两个功能模块。FPGA主要完成整个系统的数据传输逻辑控制,因此FPGA具体的处理流程嵌套在DSP的信号处理流程中。4片DSP主要完成信号的处理,大致的系统设计流程如图3所示。
4片DSP并行工作时,总线仲裁策略指定DSP1为主处理器,由它完成系统的初始化、数据程序配置、与CPCI工控机主机通信等,并参与运算工作[9]。当系统接收到数据时,首先判断信号的传输方式,若是并行信号,由FPGA进行相应处理后写入FIFO中,同时通过外部中断告知DPS1,随即DSP1发出中断申请,总线仲裁令DSP1获得总线控制权,读取FIFO中的数据并转存至公共存储区;然后DSP1通过LINK口与其他DSP通信,进行任务分配,其他DSP依次循环获得总线控制权,读取数据进行处理然后再存入存储区;最后,由DSP4控制将存储区里的数据写入FIFO,同时通知FPGA读取并完成时序转换后传输到PCI9656,由PCI9656将数据传输到CPCI总线,完成这一帧数据的处理。若系统接收到的数据是由J3口传输来的串行信号,则先由DSP2发出中断申请,总线仲裁令DSP2获得总线控制权,将接收到的数据转存至公共存储区;然后通过同样的方式在4片DSP间进行任务分配和处理,由DSP4写入FIFO,最后由FPGA和PCI9656联合将数据传输到CPCI总线,完成串行信号的处理。
6 结 语
本文介绍了一种基于PFGA的多DSP并行处理系统的设计,重点对DSP并行结构设计进行了分析,并介绍了FPGA设计和外部设备接口设计。实际应用表明,该多DSP并行处理系统应用于宽带雷达信号处理时,能够满足任务中的各项指标,还能完成设计外的其他功能,并且易于控制,稳定可靠。本文提供的系统设计方案能够为处理宽带雷达信号的其他研究人员提供一定的参考。
参考文献
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ADSP-TS201 篇3
在宽带系统中, 由于各种条件的制约, 不可避免地存在系统失真。这些失真的存在, 造成脉压旁瓣的升高和主瓣的展宽, 从而降低距离分辨率, 影响目标一维距离像的成像质量。另外, 调频非线性的存在, 使得目标处于不同距离时失真影响的严重程度不一样, 是移变失真, 给系统补偿带来困难。同时, 由于带宽比较宽, 数据量大, 造成一维像补偿运算时间长。为了保证系统误差补偿的实时性, 具有高速运算能力、可时分复用、并行处理、数据吞吐高等特点的处理器是必不可少的。本文主要讨论基于ADSP-TS201芯片设计的一种通用雷达信号处理模块的系统误差补偿方法。
1 雷达通用模块[1]
基于ADSP-TS201系列高性能浮点数字信号处理器和Xilinx公司VIRTEX II Pro系列的FPGA (XC2VP70) 以及大容量的SDRAM开发的雷达通用处理模块 (参见图1雷达通用处理模块结构互联图和图2实物图) 具有强大的并行处理能力, 超大的存储容量, 可编程能力强, 能完成数字脉压、误差补偿等处理功能。
本雷达通用处理模块的主要特点如下:
a) 本雷达模块基于CPCI总线, 采用4片超高性能、静态超标量体系结构的通用DSP芯片ADSP-TS201;
b) 每片DSP有4Mb的内存, 512 MB的外存;
c) 主频600 MHz, 指令周期1.67 ns, 采用32位浮
点算法完成1024点基2复数FFT运算仅需要15.7 μs;
d) 每个ADSP-TS201S提供了4条链路口可实现两两灵活互联联通, 具有较高的数据传输率, 可完成多处理器高效并行运算;
e) 采用超级哈佛结构, 静态超标量操作适合多处理器模式运算, 可直接构成分布式并行系统和共享存储式并行系统;
f) 14通道的DMA控制器支持硬件和软件中断, 支持优先级中断和嵌套中断;
g) 4个全双工LINK端口支持最达500 MB/s的传输速度;
h) JTAG仿真接口允许多片DSP仿真。
2 系统误差补偿原理[3,4,5]
在很多宽带雷达中, 由于信号带宽很宽, 用直接脉冲压缩的办法很困难, 所以常采用对LFM信号进行去斜处理的方法获得目标的一维距离像。由去斜原理可知, 理想的本振信号和理想的点目标信号混频后的输出信号幅度为常数, 相位为时间的线性函数。设实际得到的信号可表示为
式中:I (n) 、Q (n) 分别为I、Q两路正交数字信号;a (n) 和φ (n) 为n的函数即为时间的函数。
若系统无失真, a (n) 为与n无关的恒值, φ (n) 为n的线性函数, φ (n) 具有如下形式
实际系统中, a (n) 与n有关 , φ (n) 一般不是n的线性函数, 但是我们可以通过a (n) 和φ (n) 估值得到
这样, 就可以求出每一点的幅度误差
相位误差
系统误差存在移变性, 为了获得满意的脉压旁瓣, 只有一组补偿误差是不够的。此时可采用把距离波门依照满足系统指标要求的补偿间隔分成若干段, 每一段内的目标用同一组误差来补偿。系统误差补偿原理框图如图3所示。
3 工程实现
通用雷达处理模块的A片主要用来宽带IQ数据缓存并和宏指令打包, 打包方式按照雷达重复周期PRT进行。每一周期IQ数据接收完成后, 通过A片LINK1发送到B片;B片主要用来存储补偿函数、距离估计和补偿运算;补偿后的IQ数据通过B片的LINK1发送至C片;C片主要进行FFT运算, 输出即为距离一维像。系统误差补偿在雷达通用处理模块上的功能分配见图4。
图5为在某雷达上录取的4组不同距离的点目标回波数据, 做TS201C片FFT处理后形成的点目标一维像。由图5的4组数据可以看出, 点目标一维距离像的系统旁瓣约为-9 dB, 并且主瓣展宽, 距离分辨降低。在宽带雷达系统中, 系统失真的存在对一维距离像的旁瓣的抬高和距离分辨的降低的影响还是相当明显的, 由于系统失真的影响, 已不能满足系统指标的要求 (本雷达系统指标要求主副比不小于30 dB) , 进行系统误差的补偿是必要的。
为了验证宽带雷达中系统误差的移变性同时说明系统误差补偿分段的必要性, 在TS201B片中, 程序固定选择同一组补偿函数补偿不同距离的目标, TS201C片输出的一维距离像如图6所示。图6 (a) 为用图5中 (a) 组数据提取的系统误差补偿图5 (c) 组数据后的一维距离像, 图6 (b) 为用图5中 (a) 组数据提取的系统误差补偿图5 (d) 组数据后的一维距离像。
由图6可以看出, 固定的选择一组补偿函数, 随着目标距离的增大, 补偿后目标一维距离像的效果越差。所以, 系统误差具有移变性, 对于不同距离的目标, 应该采用不同的补偿函数。
图7为根据距离选择补偿函数补偿的效果图, 具体为图7 (a) 为图5 (a) 组数据提取的系统误差补偿图5 (b) 后的一维距离像, 图7 (b) 为图5 (c) 组数据提取的系统误差补偿图5 (d) 后的一维距离像。由图中可看出, 经过对系统误差的距离分段补偿处理后, 一维距离像的旁瓣在30 dB以下, 满足系统指标要求。
4 结束语
本文介绍了基于ADSP-TS201的雷达通用处理模块以及在此模块上宽带系统误差补偿的实现方法。并结合了某雷达实际回波数据, 验证了在雷达通用模块上系统误差补偿的方法, 取得了一维距离像的良好效果, 在某宽带雷达中得到了一定的应用。
摘要：在宽带雷达中, 常采用去斜方法进行脉冲压缩来获得目标一维距离像, 由于多种系统误差存在, 使得脉冲压缩后的压缩脉冲旁瓣升高, 主瓣展宽, 影响了成像质量。因此, 要获得满意的一维像需要对这些误差进行补偿。本文介绍了以AD I公司的新一代高性能TigerSHARC处理器ADSP-TS201为核心处理器, 结合X ilinx公司VIRTEX-IIPRO系列FPGA芯片设计的4片ADSP-TS201雷达通用模块, 给出了基于此模块的工程可实现的系统误差补偿方法, 结合某宽带雷达的实际数据, 验证了此方法的工程可实现性, 工程上取得了明显效果, 并在某雷达中取得了一定应用。
关键词：雷达通用处理模块,宽带雷达,系统误差
参考文献
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