控制系统中时序

控制系统中时序（精选7篇）

控制系统中时序 篇1

0 引言

自动电压控制(Automatic Voltage Control,AVC)系统是实现电网安全、经济、优质运行的重要手段,其控制变量包括了连续变量(电厂侧的发电机无功)与离散变量(变电站侧的电容、电抗、有载调压变压器分接头),自动电压控制需要对这些控制变量进行协调,实现合理的无功电压分布。这涉及如何实现连续变量和离散变量的协调控制。变电站侧的电容电抗器等无功资源更加接近负荷端,应起到主要的无功补偿作用,直接响应负荷变化对无功的需求,实现本地的无功平衡,减少从远端发电机组输送的无功,使发电机保持更大的上调和下调裕度,以应对紧急情况。如果没有充分考虑变电站与电厂在时间序列上的协调控制,容易因控制过程中的时序失配而导致不合理的无功流动。

前人针对无功优化中如何综合考虑连续变量与离散变量进行了相关的研究,典型方法包括解析类算法[1]和进化类算法[2]。近年来在网、省调度中心主要采用了基于软分区的三级电压控制方法[3,4]。在分级电压控制模式下,厂站时序协调控制主要通过二级电压控制来实现。

已有的研究成果在二级电压控制层面提出了“离散设备优先动作、连续设备精细调节”的厂站协调控制原则,并提出了基于实时更新协调约束的厂站协调控制方法[5,6,7,8,9,10,11,12],该方法亦给出了一种协调约束实时更新的基本方法。在实践应用中,该方法存在一定的局限性:1)没有给出电厂、变电站协调组的生成方法。目前在工程实践中,均采用人工定义方法指定参与协调的电厂和变电站,当电网结构和运行方式发生变化时,协调控制的品质显著下降;2)当参与协调的变电站处于不同的运行方式、不同负荷时段下,其厂站协调电压控制的要求是不同的,在实时更新协调约束限值时需要综合考虑。

本文在已有的研究成果基础上,研究提出了厂站协调控制组的自动生成方法,并提出适应各种变电站负荷时段和运行方式的协调约束限值实时更新方法。

1 厂站时序协调控制的基本方法

文献[6]中提出了二级电压控制中基于实时更新协调约束的厂站协调控制方法,其要点简述如下。

考虑一个由若干电厂与变电站组成的二级电压控制区域,设Vp和Qg分别为电厂高压侧母线电压矢量和发电机无功出力矢量;Vs和Qc分别为变电站侧监控母线的电压矢量和可投切电容电抗的无功矢量,基于灵敏度计算可以求得上述无功矢量与电压矢量之间的灵敏度关系,用分块矩阵形式表达如下:

设和分别是三级电压控制计算给出的Vp和Vs的电压设定值矢量。考虑厂站协调控制后,最终确定的协调二级电压控制模型(CSVC)如下[6]:

式中:约束集为电厂高压侧母线运行限值约束;约束集为变电站母线电压运行上下限约束的1个子集,是由二级控制中的变电站模块周期刷新的约束范围。

可见,二级电压控制中厂站协调的关键在于如何确定协调约束,包括2个子问题:

(1)哪些变电站应参与到协调控制中,即需要在式(2)中引入哪些变电站电压Vs的协调约束。在网、省级电网中,一个二级电压控制区域往往包括几十个变电站,如果将区内全部变电站母线电压约束均增加到式(2)中,一方面造成计算模型规模庞大、计算性能下降;另一方面多个变电站给出的约束可能过于严格或互相矛盾,导致没有可行解。

(2)变电站控制模块如何实时更新协调约束的上下限。变电站处于不同的负荷时段、不同的运行方式下对电厂的协调控制的要求均不同,必须考虑其适应性。

2 厂站协调组的自动生成方法

针对上述第一个问题,本文提出一种在AVC中自动生成厂站协调组的方法,其目的是选择合适的变电站,将其电压约束条件增加到式(2)的CSVC模型中,从而保证二级控制策略的正常求解。该方法说明如下。

一个二级控制分区可以描述为如下的集合Zi:

式中:Pi为分区内电厂;Si为分区内变电站

定义该分区对应的厂站协调组Ui如下

式(3)和式(4)满足k≤m,Ui∈Zi。即厂站协调组是二级控制分区的子集,其包含分区内全部的电厂和部分参与协调的变电站。自动生成厂站协调组时,首先将二级控制分区Zi内全部电厂Pi加入到Ui中,其次采用如下步骤向Ui中加入变电站。

(1)对Ui中的电厂Pi,计算电厂发电机无功对电厂高压侧母线的无功电压灵敏度。

(2)对Zi中的全部变电站{S1,S2,…,Sm},对每个Sj,依次执行:

1)计算变电站Sj低压侧无功补偿设备对电厂Pi高压侧母线的无功电压灵敏度;

2)计算Sj对Pi的灵敏度与Pi自身的灵敏度的比值:

3)判定如果满足:

则将Sj入到厂站协调组Ui中;

4)返回步骤1),处理Zi中下一个变电站Sj+1,直到Zi中全部变电站均处理完成。

(3)返回步骤(1),处理Ui中的下一个电厂Pj+1,直到Ui中全部电厂均处理完成。

上述过程完成后,可以得到二级控制分区Zi所对应的厂站协调组Ui。协调组中除包括了Zi中的全部电厂外,还包含了需要与这些电厂进行时序协调控制的变电站。

将厂站协调组Ui中的各变电站Si中的母线电压Vs增加到式(2)CSVC模型的约束条件中。考虑到变电站可能包含多个电压等级的母线,因此只增加与电厂高压侧电压等级相同的母线。

式(6)中的参数ε为预先设定的门槛值,取值范围0<ε<1.0,其物理意义为电厂与变电站之间的耦合的紧密程度。ε取值较小,则厂站协调组Ui中所包含的变电站Sj较多,协调计算模型就比较复杂;反之,ε取值较大,厂站协调组Ui中所包含的变电站Sj较少,协调计算模型就比较简单。在ε=1.0时,Ui中不包含变电站,则CSVC模型中不考虑厂站协调。

3 协调约束限值的实时更新方法

在自动确定厂站协调组后,变电站控制模块需要实时给出厂站协调组内的变电站母线电压的约束条件,通过约束条件的变化,实现电厂和变电站之间时间序列的协调控制,主要目标包括:

(1)当需要变电站优先调节无功设备时,通过更新适当的约束条件,限制电厂发电机的无功调节。

(2)当变电站无功调节能力用尽,或者因为其他母线电压等约束条件限制不能继续调节时,通过更新适当的约束条件,释放电厂发电机的无功调节。

本文提出了一种适应变电站各种运行方式下厂站协调约束限值实时更新的方法。

3 1变电站主变低压侧无功小于零

当变电站主变低压侧无功<0,即变电站低压侧已经投入电抗。根据当前变电站所处的负荷时段进一步判定:

(1)处于变电站负荷由低谷向高峰转换时段

判定未来变电站将出现容量较大的容性无功需求,给出的协调电压限值为:

即协调上限值为变电站高压侧母线电压的当前值,协调下限值为运行允许的下限。在对电厂进行无功调节时,需要满足该限值要求,因此可以严格限制与该变电站相关联的电厂增加无功出力,从而优先控制变电站无功设备。

(2)处于变电站负荷的高峰时段

在变电站控制模块中,利用变电站低压侧无功对高压侧和中压侧母线的电压灵敏度,计算变电站低压侧运行的电抗是否可以切除。如可以切除,则应优先调节变电站无功设备,向电厂控制模块发送的协调限值同式(7),即严格限制与该变电站相关联的电厂的无功调节;如由于其他母线电压限值约束等原因,低压侧电抗无法切除,则向电厂控制模块发送的协调限值为:

式中:δ为控制门槛参数,可根据实际情况进行设置,例如对500 kV电厂可以设置为0.5～1.0 kV。

式(8)的意义是允许电厂进行增发无功,但是将调节限制在较小幅度的“精细化调节”范围内,一旦电压出现较大幅度变化,可以及时优先退出变电站侧的电抗。

(3)处于变电站负荷平峰或低谷时段

对变电站高压侧母线电压进行判定,如果高压侧母线电压接近电压上限或者已经越限,这时需要严格限制电厂的增无功出力,避免出现电厂与变电站向相反方向调节。向电厂控制模块发送的协调限值同式(7);如果变电站高压侧母线电压未接近上限,则向电厂控制模块发送的协调限值同式(8)。

3.2 变电站主变低压侧无功大于零

当变电站主变低压侧无功>0,即主变低压侧已经投入电容。根据当前变电站所处的负荷时段进一步判定:

(1)处于变电站负荷由高峰向低谷转换时段

判定未来变电站将出现容量较大的感性无功需求,给出的协调电压限值为:

即协调上限值为变电站高压侧母线电压允许的运行限值,协调下限值为母线当前值。在对电厂进行无功调节时,需要满足该限值要求,因此可以严格限制与该变电站相关联的电厂减少无功出力,从而优先退出变电站电容。

(2)处于变电站负荷平峰或低谷时段

在变电站控制模块中,利用变电站低压侧无功对高压侧和中压侧母线的电压灵敏度,计算变电站低压侧运行的电容是否可以切除。如可以切除,则应优先调节变电站无功设备,向电厂控制模块发送的协调限值同式(9),即严格限制与该变电站相关联的电厂的无功调节;如由于其他母线电压限值约束等原因,低压侧电容无法切除,则向电厂控制模块发送的协调限值为:

式(10)的意义是允许电厂减无功,但是将电厂调节限制在较小幅度的“精细化调节”范围内,一旦电压出现较大幅度变化,可以及时优先退出变电站侧的电容。

(3)处于变电站负荷高峰时段

对变电站高压侧母线电压进行判定,如果高压侧母线电压接近电压运行下限或者已经越限,这时需要严格限制电厂的减无功出力,避免出现电厂与变电站向相反方向调节,协调更新限值同式(9);如果变电站高压侧母线电压未接近下限,则协调更新限值同式(10)。

3.3 变电站主变低压侧无功等于零

当变电站主变低压侧无功=0,即主变低压侧没有投入电容或电抗,对附近电厂的无功出力不需要约束,协调更新限值为变电站高压侧母线电压允许的运行上下限值:

4 工程应用

4.1 厂站协调组自动生成

以南方电网某区域为例,A电厂处于AVC的二级控制区中,该电厂包括2台600 MW发电机,通过双回线路连接到B站的500 kV母线,如图1所示。

采用本文第2节给出的自动生成厂站协调组的方法,可以计算得到,A电厂内发电机、B变电站低压侧无功设备对A电厂500 kV母线电压灵敏度为分别:

取ε=0.5,则满足rji>ε,可以自动将B变电站加入到控制分区的厂站协调组中。

4.2 厂站协调控制应用效果

对上述厂站协调组,采用本文第3节提出的协调约束限值的实时更新方法,在调度中心AVC中实现了厂站协调控制,以某典型日为例,说明厂站协调控制策略应用效果,如图2所示。

图2中(a)图是AVC控制后A电厂的总无功出力;(b)图是B变电站低压侧总的无功变化情况,虚线位置为电厂或变电站总无功为0的位置;(c)图是B变电站高压母线电压变化情况,上下2条直线为母线电压运行限值,中间曲线为电压量测值。

对各时段厂站协调控制效果分析如下。

(1)0:00～8:00,夜间低谷时段,变电站侧的所有电抗投入运行,电厂机组无功进相运行,厂站的无功控制是协调的,尽量保证电压不越限。

(2)7:00～8:00,上午的负荷从低谷向高峰转换,在该时段起始时,由于变电站侧仍投入电抗,因此变电站控制模块给出式(7)所述的严格上限约束。在8:00,变电站侧退出第1台电抗。在这个阶段中,电厂侧没有多发无功来提升电压,总无功出力在有所减少后基本维持不变,优先退出变电站无功设备。

(3)8:00～9:00,逐渐进入上午的负荷高峰时段,此时段开始时由于变电站侧220 kV母线电压的约束,仍有1台电抗投入运行。因此变电站控制模块给出式(8)所述的上限约束。在8:00～8:30,电厂无功出力有小幅增加,体现了“精细化调节”;在8:30～9:00,电厂总无功出力有下降,体现了协调约束条件的作用。在9:00,变电站侧第2台电抗退出运行。总体上实现了优先退出变电站侧的电抗。

(4)9:00～11:30,处于上午的负荷高峰时段,由于变电站侧全部电抗已经退出,并且由于变电站电压较高,变电站未投入电容。此时按照式(11)所述给出厂站协调约束。可以看到,在该时段开始电厂总无功出力有一定增加,其后根据负荷需要进行调节,体现了电厂的“精细化调节”效果。

(5) 11:30～12:00,负荷从高峰过渡到平峰时段,由于变电站负荷下降后高压侧母线电压偏高并接近电压上限,变电站控制模块给出式(7)所述的严格协调上限,使电厂快速减少无功,同时在变电站侧连续投入电抗,将变电站电压控制在限值范围内。在12:00时变电站2台电抗全部投入,电厂总无功进相运行。厂站之间的无功控制是协调的。

(6)12:00～13:30,中午负荷平峰时段,变电站已经投入了电抗,因此变电站控制模块按照式(8)向电厂控制模块发送协调约束限值。可以看到,在这个阶段电厂总无功出力有小幅增加。

(7)13:30～14:30,下午负荷低谷向高峰转换阶段,14:30～19:30为下午高峰阶段,19:30～24:00为晚间平峰和低谷时段,这些时段的协调控制过程与上述(1)～(6)类似,在此不再赘述。

5 结语

本文在已有的自动电压控制电厂和变电站时序协调控制技术基础上,提出了厂站协调时序控制的新方法。该方法首先提出了一种自动生成厂站协调组的方法,改变了传统上依赖人工定义的局限性,能够自动适应不同电网结构和运行方式的变化;其次,该方法提出了一种新的厂站协调约束限值实时更新方法,可以适应变电站在各负荷时段、各种无功运行方式下的厂站协调控制要求。实际应用表明,该方法可避免电厂与变电站之间控制方向上的冲突,减少无功的不合理流动,提高电压稳定性。

参考文献

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控制系统中时序 篇2

红外焦平面图像预处理系统中,除需要将预处理之后的数字信号传输到后面图像处理系统外,经常还需要输出一个标准的模拟视频信号。但由于红外焦平面输出的信号是非标准的视频信号,其中不包含同步信号,所以不能用通常的同步方法来保证模拟输出的同步,需要采用特殊的同步方式。本文利用红外焦平面的积分信号,基于FPGA实现了一种红外图像预处理系统模拟视频输出的同步方案。

1 红外焦平面及其构成的视频图像处理系统

一种以数字信号处理器为核心的红外焦平面视频图像数字预处理系统的总体框图如图1所示。

1.1 基于DSP的视频图像处理系统[1][2]

本系统从功能上可以分为四个部分:DSP数据处理与存储模块,数据采集模块,数字与模拟数据输出模块及时序控制模块。DSP数据处理与存储模块完成图像的非均匀校正、坏元替代、自动增益控制、图像冻结、极性变换、直方图统计以及电子变焦等数据处理;数据采集模块包括高速A/D转换电路、输入数字信号的同步FI-FO缓冲电路等;输出模块包括缓冲输出视频数据的同步FIFO存储器电路、视频D/A转换器以及RS422电平格式的数据发送电路,该模块完成模拟视频信号的显示和向下一级处理系统送数字信号;时序控制模块的主要任务是在DSP的协调下控制所有模块的时序和工作状态,从而保证系统正常工作。

时序控制模块由FPGA芯片及外围电路构成,其顶层信号配置如图2所示[3]该FPGA为系统提供主要的时序控制,包括各器件所需的时钟、中断信号、同步信号等。

图1所示系统的工作过程为:来自FPA探测器的两路输入视频信号经视频A/D变换为数字信号后进入先进先出(FIFO)存储器,并经由DSP的DMA通道存入DSP片内RAM中,进行非均匀性校正、坏元替代等处理,并将处理后的图像数据通过DMA通道搬至数字视频输出FIFO后送至下一级图像处理系统。同时,处理后的数据经由另一个输出FIFO进入视频D/A转换器,在复合同步信号和复合消隐信号的控制下,转换为标准的PAL制模拟视频信号。

1.2 红外焦平面阵列的工作原理

红外焦平面阵列的工作原理是[4]:焦平面上的红外探测器在接收到入射的红外辐射后,在红外辐射的入射位置上产生一个与入射红外辐射性能有关的局部电荷,通过扫描焦平面阵列的不同部位或按顺序将电荷传送到读出器件中来读出这些电荷。当探测器将入射光子转换成电荷后,所产生的信号必须被注入读出电路,以便进行多路传输,读出电路的输出信号再进入放大电路进行放大,然后进入后续电路进行处理。

为使IRFPA正常工作,IRFPA的读出电路一般需要外部提供5个信号:相位时钟PH1与PH2、周期及积分时间均可变的积分时间时钟INT、IRFPA,工作模式设置控制字COMI与模式设置使能控制字COML。这5个信号由外部输入IRFPA。其中INT用来控制红外探测器产生的光电流在积分电容上的累积时间。PH1、PH2作为读出电路中移位寄存器行和列扫描的时钟和复位时钟。此外,通过控制积分时间时钟的周期可以改变IRFPA输出图像的帧频。

由以上的叙述可以看出,系统前端IRFPA输出的图像信号不包含标准视频信号的同步信号、消隐信号等。所以无法从中分离出这些信息,需要系统自己生成符合PAL制标准的同步信号等,然后合成标准PAL制视频信号。下面介绍模拟视频信号的原理及实现方法。

2 模拟视频信号的生成

本系统采用Bt121作为视频编码器芯片[5],由其合成PAL制标准视频信号。图3是生成全电视信号所需各种信号的FPGA模块框图。该模块有4个输入信号:CLK,REN4,CLK8M,RESET。其中:CLK是主时钟信号;REN4是DSP送给FPGA的控制信号,REN4为低时开始产生模拟视频信号输出;CLK8M是8MHz的时钟信号;RESET是复位信号。输出5个信号:SCLOCK、BLANK、SYNC、RCLK4和PRS4。其中SCLOCK是视频编码芯片BT121的时钟信号;BLACK和SYNC分别是送给BT121的消隐信号和同步信号;RCLK4是模拟口FIFO的读时钟信号;PRS4是模拟口FIFO的清空信号。

2.1 SYNC和BLANK信号设计[6]

要产生符合PAL制标准的电视信号,需要产生满足如图4所示的复合同步信号和场消隐信号。图中阴影部分就是产生的有效图像区域:320(列)×256(行),视场的其他部分不送图像信号。产生SYNC和BLANK信号时设计了四个模块:pix、vcnt、sync_gene和blank_gene模块。

2.1.1 pix模块

pix模块卞要用来产生半行计数器B、整行计数器Q和半行标志Tcrm,以便为其他三个模块所用。标准的PAL制电视信号,一行64μs,由于像素时钟8MHz,即125ns,64μs/125ns=512个像素,这样半行计数器B,记8MHz时钟的个数,当B=255时,B值复位为0,而D则是计数半行个数的计数器,因为一帧图像分成奇偶两场,每场312.5行,总共625行,这样D的值就从0～1249。同样Q用来计数整行,Q=511时,Q的值复位为0。当计数器每次计数到255时,也就是B值变化时,Term变为1,其他情况下Term为0。

2.1.2 vcnt模块

vcnt模块主要产生F和H标志,用F和H两个标志标示SYNC信号的产生.。在该模块中,用一个计数器赋D的值,当D值不同时,产生不同的F和H值。当D为619或1244或629或4时,F和H都为1;当D为624或1249时,F和H分别为0和1;当D为634或9时,F和H分别为1和0。

2.1.3 sync＿gene模块

通过前面产生的F和H值的不同组合加上B和Q的不同值,就可以确定SYNC信号发生跳变的时刻。只要记录下这些时刻,就可以生成符合要求的SYNC同步信号了。F和H以及B和Q的组合所代表的时刻如表1所示。

2.1.4 blank＿gene模块设计

消隐信号的产生,主要是齿脉冲信号的产生,同样可以通过齿脉冲的不同,区分奇偶场信号。通过D和B的值就可以知道何时在场消隐期间,何时不在场消隐期间,场消隐信号的产生逻辑如表2所示。

2.2 RCLK4信号的设计

RCLK4信号是模拟口FIFO的读时钟,当有读时钟时就有数据被送到BT121。因此在一场期间,只在图中阴影部分才产生RCLK4。

通过两个标志信号flag_256和flag_320v控制RCLK4的产生。flag_320v信号用来记每一行像素点的位置,由于一行64μs,相当于512个像素,除去行逆程12μs,96个像素,正常能显示的像素个数是512-96=416,因此让图像显示在屏幕的中央部分:416/2=208,208-160(半行像素的个数)+96(逆程)-12(前肩宽度)=132,因此选图像开始的第一个像素的位置为132,而最后一个像素的位置也就确定了:132+319=451,于是在计数器值大于132并且小于451时,令信号flag_320v=1,否则为0。

注:表中VB代表场消隐。

在确定了每一行的位置后,还要确定从哪一行开始显示图像。由于一帧图像分成奇偶两场,所以每场都显示256行,而PAL制中每场312.5行,312.5-256-25 (场消隐期)=31.5,所以让图像上面空出16.5行,下面空出15行,中间区域显示图像。考虑到奇偶场问题,用D来计数,当77

最后得到flag_256和flag_320v两个信号后,在两个信号都为1时,让RCLK4输出8MHz时钟,相当于在这些时刻显示FIFO中的数据,而其他情况输出0,不显示数据。

SCLOCK信号是Btl21的工作时钟,其设计较简单,这里不再详述。

上述的同步信号、消隐信号、时钟信号以及从输出FIFO读出的数据信号经Bt121芯片合成后,成为符合PAL制标准的全电视信号,可以直接在监视器上显示输出。

本文实现了一种红外图像预处理系统的模拟视频信号输出。实际实现中还解决了系统输入输出冲突、输入输出FIFO的误读、FPGA信号的驱动等具体问题。经过对所设计的FPGA时序在红外预处理系统中的实际测试表明,其实现了预期功能,使红外图像预处理系统的模拟视频输出达到了实时、稳定的要求。

参考文献

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控制系统中时序 篇3

量子密钥分发(Quantum Key Distribution,QKD)系统能够提供一种物理上安全的密钥分发方式,在国家政府、军队、金融、科研等信息安全领域有着重要的应用价值,因而成为量子保密通信领域的研究热点[1]。

由于传输路径的差异、各路激光器响应时间的不严格一致性,使得QKD系统发送方同一时刻发出的八路光信号在设备出口处会有明显的时间间隔,这会给窃听者提供一定的分析价值,系统存在安全隐患。为了保证QKD系统的安全性,必须对QKD系统发送方的八路光源信号进行时序校准处理,达到任意两路光源信号在时间上不可分辨性,从而使窃听者无法辨别发送方发送的状态信息。传统的QKD光源时序校准方法操作复杂、精度不高,且需要借助于专用的校准设备。因此,开发一套高精度、高效率的QKD光源时序自动校准系统迫在眉睫,并且对加快量子通信产业化进程也有重要意义。

本文使用高精度时间间隔测量芯片TDC-GPX与现场可编程门阵列FPGA,设计了一套能够满足量子密钥分发光源时序校准要求的高精度、高效率时序校准系统。

1 总体设计

量子密钥分发光源时序校准系统以TDC-GPX为核心器件,以FPGA为主控制单元,配以其他外围辅助单元完成整个校准功能,系统总体实现框图如图1所示。系统主要由光电转换单元、信号调理单元、TDC-GPX时间测量单元、FPGA主控制单元、板级通信单元组成。光电转换单元采用PIN光电管分别将同步光、信号光(信号态和诱骗态下各四路)脉冲转换成脉冲电信号;信号调理单元由交流耦合电路、高速比较器ADCMP572、电平转换芯片MC100EPT21组成,最终调理成TDC-GPX能够识别的LVTTL信号;时间测量单元采用德国ACAM公司的高精度时间间隔测量芯片TDC-GPX,将各路信号光相对于同步光的时间准确测量出来;主控制单元选用Altera公司的型号为EP4CE10E22C8N的FPGA,主要完成对TDC-GPX的工作模式配置、数据读写操作及后期的数据处理等;板级通信单元主要通过FPGA实现本校准系统与QKD发送方设备的FPGA、ARM通信。

在主控制单元完成对时间测量单元的初始参数及模式配置后,时间测量单元测出八路信号光相对于同步光之间的时间间隔;主控制单元分别读取时间测量单元中八路信号光与同步光的时间间隔值并进行特定的数据处理,然后将处理后的结果命令帧通过串口下发给QKD发送方FPGA。此FPGA按照接收到的命令帧产生各路延时电驱动信号延迟各路信号对应的激光器发光,经过一次延时调整后,系统自动进行第二次信号光与同步光的时间间隔测量,由主控制单元读取第二次测量结果并进行数据处理后通过串口再次下发延时命令。如此反复,经多次测量、偏差比较、反馈控制后,八路信号之间的偏差值会越来越小,直至八路信号之间时间间隔小于给定技术指标后校准完成,校准完成后主控制单元将最终的校准参数一方面写到Flash存储器中用于保存校准参数,另一方面将校准参数通过串口写入QKD发送方ARM中。

2 关键技术及实现

2.1 前端信号调理

信号调理单元主要由交流耦合电路、高速比较器、电平转换芯片构成,其结构框图如图2所示。

在量子密钥分发系统中,同步光经过光电转换单元输出的信号为差分小信号,共模幅值为1 V,差分幅值为400 m V左右。为了甄别出此小幅值信号,需要通过交流耦合的方式接入高速比较器[2]。为了消除噪声,比较器需要设置一定的滞回比较阈值,设定其值为±20 m V[3],比较器输出的是CML差分信号,通过电平转换芯片将其转换成LVTTL单端信号作为TDC-GPX的输入信号。同步光信号调理电路原理图如图3所示。

图4为经信号调理单元调理前后的波形图,示波器Ch2、Ch3为信号调理前的差分小信号,Ch1为调理后的单端LVTTL信号。

2.2 TDC-GPX模式配置

TDC-GPX采用起停型的测量方式,共有4种测量模式,在本量子密钥分发光源时序校准系统中设置同步光、信号光频率都为100 k Hz;选用TDC-GPX的I模式进行测量,设置信号的输入类型为LVTTL单端输入,TDC-GPX的起始、停止输入信号全部为上升沿触发;设置Start Retrig=1,开启内部再触发,此时测量的是每个停止信号相对于前面最近的起始信号之间的时间间隔;考虑到TDC-GPX的测量精度与芯片内部PLL有关[4],设置与PLL相关的HSDiv=205、Ref Clk Div=128、MTimer=40。

2.3 FPGA流程控制

基于Quartus II平台,通过编写Verilog HDL逻辑代码,实现对整个量子密钥分发光源时序校准系统的自动控制,相应的程序流程图如图5所示。系统上电后,FPGA对TDC-GPX的寄存器进行配置,完成TDC-GPX的初始化;然后FPGA发出指令给QKD发送方设备,使其发出同步光和第1种类型光,当TDC-GPX的FIFO不为空时,FPGA将FIFO中的时间间隔数据读取出来并进行特定的数据格式转换、数据处理;将第1种类型光延时一个固定的时间,关闭第1种类型光、发出第X种类型光(X的初始值为2);逐一判断第X种类型光与第1种类型光的时间偏差Δtx是否小于给定的指标δ,不满足时进行延时调整,直至所有类型光全部满足要求为止;最后将8种类型光对应的延时时间写入Flash,固化到QKD发送方设备的ARM中。

3 TDC-GPX性能测试

TDC-GPX作为整个校准系统的核心器件,其性能的好坏直接决定了校准系统的校准结果,为此进行了TDC-GPX的测量精度及线性度的测试。

3.1 精度测试

时间测量的精度是指在可重复的条件下,对相同的时间间隔重复测量所得标准差的分布,通常取最坏情况的值为测量精度[5,6]。本测试系统通过信号发生器产生两路窄脉冲信号,一路作为TDC-GPX的START信号,另一路作为TDC-GPX的STOP信号,STOP信号相对于START信号的时间间隔可调。

在本测试实验中设置STOP信号与START信号间的标准时间间隔分别为10 ns、20 ns、50 ns、100 ns,对每组标准时间间隔分别进行测量10 000次,测试结果如表1所示,图6给出了标准时间间隔为20 ns时的测试结果数据分布。分析测试结果知,TDC的测量精度小于80 ps,可以满足量子密钥分发光源时序校准的要求。

3.2 线性度测试

在5 ns~9μs的测试时间区间内,抽取12个标准时间间隔进行测试,测试结果如表2所示。采用最小二乘法得出数据拟合方程如下所示:

式中,x为标准时间间隔,单位为ns;y为TDC测量值,单位为ns;曲线斜率为0.999 994,由于所使用的信号发生器自身的精度、测试系统板布线不严格一致等方面的影响[7],测试数据始终存在0.421 848 ns左右的偏差[5,8,9,10]。图7为对应的数据拟合曲线图,从数据拟合曲线图及数据拟合曲线方程可以看出TDC-GPX在整个测试区间内具有良好的线性度。

4 系统应用

将校准系统用于实际量子密钥分发待校准设备中进行校准测试,图8为校准前八路光信号之间的时间关系分布图,图9为校准后八路光信号之间的时间关系分布图。图中幅度较高的为四路信号态信号,幅度较低的为四路诱骗态信号,从图中可以看出校准前的八路信号之间会有明显的时间偏差,而校准后的八路信号之间达到了时间上的不可分辨性,可以满足量子密钥分发系统对光源时序的要求。

5 结论

以TDC-GPX为核心研制了一套量子密钥分发光源时序自动校准系统,对TDC-GPX进行了精度和线性度测试。测试结果表明在整个测试区间内线性度良好,测量精度小于80 ps。将校准系统用于实际量子密钥分发待校准设备中进行校准测试,最终结果表明校准性能良好,可以满足量子密钥分发系统对光源时序的要求。

摘要：针对量子密钥分发终端设备中八路量子态光信号在设备出口处存在固有时间偏差的问题,设计了一套以TDC-GPX为核心的量子密钥分发光源时序校准系统。系统对量子态光信号进行光电转换、信号调理,使用高精度时间间隔测量芯片TDC-GPX分时对调理后的脉冲电信号进行采集,并通过FPGA进行数据处理,调整八路光信号的发光时间,使其满足在时间上的不可分辨性。测试结果表明,系统测量精度小于80 ps,用于实际量子密钥分发待校准设备中的校准性能良好,满足校准要求。

关键词：量子密钥分发,TDC-GPX,时序校准,信号调理,FPGA,高精度

参考文献

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[2]高原.量子密钥分发系统中若干电子学模块的设计[D].合肥:中国科学技术大学,2011.

[3]陈瑞强,江月松,裴朝.基于双阈值前沿时刻鉴别法的高频脉冲激光测距系统[J].光学学报,2013,33(9):155-162.

[4]Acam-Messelectronic Gmb H.TDC-GPX ultra-high performance8 channel time-to digital converter datasheet[Z].2007.

[5]郭静,龙涛,包泽民,等.飞行时间质谱仪数据采集系统设计[J].分析测试学报,2014,33(12):1426-1430.

[6]NAPOLITANO P,MOSCHITTA A,CARBONE P.A survey on time interval measurement techniques and testing methods[C].Instrumentation and Measurement Technology Conference(I2MTC),2010 IEEE.IEEE,2010:181-186.

[7]章坚武,数明.TDC-GP2在激光测距传感器中的应用[J].仪表技术与传感器,2009(8):74-76.

[8]朱磊,黄庚华,欧阳俊华,等.光子计数成像激光雷达时间间隔测量系统研究[J].红外与毫米波学报,2008,27(6):461-464.

[9]侯利冰,郭颖,黄庚华,等.光子计数激光雷达时间-数字转换系统[J].红外与毫米波学报,2012,31(3):243-247.

移位时序控制器的研究与设计 篇4

1 硬件设计

移位时序控制器的硬件电路部分由格雷码计数器、3-8译码器、2个D触发器和2个或非门构成，实现了8bit并行数据Sn(n表示0到7任何一个数字)的串行输出，电路组成如图1所示。

U1为8进制格雷码计数器，U2为3-8译码器，A1把S6信号延迟半个周期后得到S’6;在复位周期过后，A2把S0信号延迟半个周期再经过或非门就得到C’0信号，S0经过或非门后得到C0信号。

移位由占空比为50%的时钟脉冲序列CLK控制，移位周期就是CLK周期，移位寄存器在每个CLK的上升沿装载数据或移位。RST输入端具有控制CLK的作用：RST高

时CLK上升沿有效;RST低时用作清零。3bit格雷码计数器记录移位的8个状态S0-S7。D触发器有延迟的作用，输出的波形延迟了半个码元宽度，因为S6状态的下一个时钟周期是S7状态，为了不影响S7数据的装载和下一次Sn的循环状态，必须引入延迟。S7,S6数据分别输入到各自D触发器的使能端，高有效。C’0,C0数据分别输入到各自触发器的复位端，低有效。

1.1 格雷码计数器

格雷码，又称作葛莱码，二进制循环码，是1880年由法国工程师Jean-Maurice-Emlle Baudot发明的一种编码，是一种绝对编码方式，典型格雷码是一种具有反射特性和循环特性的单步自补码，它的循环、单步特性消除了随机取数时出现重大误差的可能，它的反射、自补特性使得求反非常方便。本文之所以用格雷码计数器，最主要的原因是它在相邻的两个数转换时，只有一位产生变化，它大大地减少了由一个状态转换到下一个状态时逻辑的混淆，同时还能通过减少触发器的跳变次数来减小功耗。如果利用CLK(时钟)控制下的二进制码计数时，计数发生变化可能需要码元跳变好几位，增加了出错的可能性，影响了电路的稳定状态。但是格雷码不是权重码，每一位码没有确定的大小，不能直接进行比较大小和算术运算，它需要经过一次码变换，变成自然二进制。

二进制码与格雷码可以按以下方法互相转换：

二进制码-->格雷码(编码):从最右边一位起,依次将每一位与左边一位异或(XOR),作为对应格雷码该位的值,最左边一位不变(相当于左边是0);

格雷码--〉二进制码(解码)：从左边第二位起，将每位与左边一位解码后的值异或，作为该位解码后的值(最左边一位依然不变)异或，作为该位解码后的值(最左边一位依然不变)。表1为几种自然二进制码与格雷码的对照表。

1.2 译码器

本文中所选用的是3-8译码器，译码器是一种具有“翻译”功能的逻辑电路，这种电路能将输入二进制代码的各种状态，按照其原意翻译成对应的输出信号。有一些译码器设有一个和多个使能控制输入端，又成为片选端，用来控制允许译码或禁止译码。在图中，74138是一种3线—8线译码器，三个输入端D2、D1、D0共有8种状态组合(000-111)，可译出8个输出信号S0-S7。

1.3 D触发器

图2为D触发器的逻辑符号，输入端由时钟信号端CP，数据信号端D，复位端CLR和置位端SET组成。

D触发器逻辑功能：若SET=0、CLR=1，则Q=1，触发器处于置位状态;若SET=1、CLR=0，则Q=0，触发器为清零状态;若SET=CLT=0，则，触发器处于不定态。只有当SET=CLR=1、CP端输入时钟脉冲信号上跳沿(↑)到来之时，触发器才处于工作状态:若D=1,则Q=1为高电平状态;若D=0，则Q=0为低电平状态，也就是时钟脉冲上跳沿到来之时，触发器便翻转到与D端在那一时刻电平相同的状态。当时钟信号处于下降沿(↓)或低电平状态时，触发器保持上一个时钟脉冲信号上跳沿到来之时触发器所翻转的状态。D触发器的工作波形如图3所示。

在时钟端CP第一个脉冲信号上跳沿来临之时，触发器不会发生翻转，其状态是由CLR端信号电平高低决定，此时CLR为低电平，触发器Q端为低电平状态。T1时刻，由于CLR为高电平，触发器会发生翻转，器翻转状态由D端信号电平高低决定，此时，D端为低电平，触发器Q端输出为低电平。T2时刻，D端为高电平，触发器Q端输出高电平。T3时刻，D端为低电平，触发器Q端输出低电平。D触发器起到了延迟的作用，输出的波形延迟了半个码元宽度，因为S6状态的下一个时钟周期是S7状态，为了不影响S7数据的装载和下一次Sn的循环状态，必须引入延迟。

2 软件设计

软件设计采用Verilog HDL语言编程实现，程序代码如下。

2.1 移位时序控制主程序

2.2 D触发器子程序

3 仿真结果

预期达到的效果图：(输出频率：40MHZ,周期：25.000 ns，占空比：50%)

实际输出仿真图：(输出频率：40MHZ,周期：25.000 ns，占空比：50%)

从仿真结果可以看出，这和预期设计的波形效果是一样的，仿真成功。

4 结论分析

本课题设置的工程顶层模块名是“timing_control”，本工程选择Stratix器件系列，所选择器件型号为EP1C6Q240C8。本文所设计的移位时序控制器保证了帧同步发送器输出的位流持续、匀速(码元周期等宽)，实现了一个字节缓冲器(或FIFO存贮器)及时地向移位寄存器供应数据，其结果可从实际输出仿真图中看出。本设计的独特之处就在于消除了毛刺现象是设计中经常会发生的常见现象。当设计经过QuartusII综合工具布线延时后，高低电平的变化不是同时发生的，这就导致输出信号中会出现毛刺，所以利用格雷码计数器，有效消除了计数器输出中的毛刺现象。

参考文献

[1]李维忠.AOS_T设计笔记[D].内蒙古工业大学信息学院,2006.

[2]王伟.Veirilog HDL程序设计与应用[M].北京:人民邮电出版社,2005.

[3]王诚.Altera FPGA/CPLD设计(基础篇)[M].北京:人民邮电出版社,2005.

[4]http://www.go-gddq.com/html/2008-06/439942.htm“D触发器”.

控制系统中时序 篇5

关键词：信息化,时序协调优化,发电计划系统

随着北京电网网架规模的不断扩大、网架结构的日益复杂, 仅依靠人工编制调度计划, 已经不能适应新形势下电网调度管理工作科学、公平、安全、经济的要求。在信息化时代背景下, 北京市调根据电网运行状况的变化趋势, 以风险预估与防范、动态决策技术为依据, 自适应地决策电网的调度方案和风险控制策略, 突破单纯日调度计划的模式, 与国电南瑞科技有限公司研究开发年、季、月、日、滚动等时序递进式协调优化的调度决策技术。该系统可以统筹安全、经济、节能与网损等多目标优化的发电调度技术, 实现调度计划与调度运行工作的紧密衔接。

1 信息化时代下时序协调优化发电计划意义

在电力系统实际运行工作中, 年、月、周、日、日内等计划多为手动编制, 且计划经常会出现较大变动, 如系统负荷预测偏差、机组启停时间与顺序、输变电设备停复役时间的变动等, 客观上造成部分发电机组无法完全执行事前制定的发电计划。

在实时调度过程中, 可能会发生机组跳机、来风突增、联络线突变等调整困难的情况, 若不借助相应的协调优化手段, 运行人员仅依靠调度经验去处理, 会造成系统整体优化空间小、精确性、经济性较差等弊端。

为了解决上述各种问题, 我们提出了时序协调优化发电计划的概念, 根据年度机组检修计划安排好每个月机组开停机计划, 这是我们基于负荷预测、电网方式与机组检修情况做出的判断。为了使得优化的深度有所增加, 我们在月计划上面叠加上周计划和日前计划, 这两个短期计划始终围绕上一级计划波动, 以上一级计划的大方向作为基础。为了将计划安排的更加精益, 我们在日前计划的基础上叠加上日内滚动计划, 对一天的每个时段都进行精细的计划。最终形成年、月、日、日前滚动发电计划协调优化模式, 由远及近、逐级校验、各级协调、动态优化, 实现风险预防、逐级预控、闭环校正。

2 发电计划系统功能结构

时序协调优化发电计划系统由中长期发电计划、日前发电计划、日内实时滚动发电计划三个功能模块组成。其中中长期发电计划模块包括年度机组检修计划、合同电量管理、月度机组组合管理等。

年度机组检修计划与月度机组组合方案主要依靠发电计划专工综合考虑设备检修周期、负荷率、系统负荷预测、年度合同电量等进行编制。在“年度-月度-日前-日内”时序协调优化发电计划编制过程中, 月度机组组合通过SCUC算法, 以年度合同电量分解到月度的计划电量完成率为优化目标, 确定未来月份机组组合方案。月度发电计划与机组组合为日前计划编制提供基础信息, 向日前计划传递最新的建议电量信息, 日前计划模块综合考虑“三公”调度与电网安全约束, 以节能、“三公”电量或者购电费用最低等为优化目标, 编制日前发电计划。日内发电计划沿用日前计划约束条件与优化目标, 根据电网实时运行情况滚动修正日前计划, 利用AGC机组快速调整偏差。

3 日内计划编制原理

3.1 日前与日内计划数据衔接

在日前发电计划的基础上, 基于增量模型进行微量调整, 形成日内滚动计划。日内计划编制时需要获取大量日前数据, 包括日前系统负荷预测、机组发电计划、风电计划、联络线计划、机组运行状态以及爬坡速率、可调出力等技术参数数据。

日内与日前计划的调整量计算公式采用日内超短期负荷预测与日前负荷预测之间的偏差、联络线偏差、风电运行偏差、跳机偏差累加。

日内计划在获取上述日前数据和调整量之后, 还要获取电网的实时态数据, 主要包括电网拓扑变化、母线实际负荷数据等, 对日前计划进行准确修正。

3.2 日内滚动计划目标与内涵

针对实际需求, 滚动计划采取多目标函数, 即能耗最低、成本最低等。在系统运行环境变化不大的情况下, 优先调整AGC机组出力进行偏差消除, 以减少工作量。如果系统的负荷偏差超过一定值, 则启动滚动计算。滚动计划采用增量模型算法, 即在日前计划的基础上, 对负荷预测偏差或者机组出力偏差进行增量调整, 不重新分配计划出力, 实现发电计划的实时动态修正。

3.3 日内滚动计划功能流程

日内滚动计划流程首先是导入初始计划, 自动导入火电计划、风电计划、获取系统实时数据, 实现有序协调、深度衔接。然后计算系统偏差, 系统根据事前机组排序、日前机组出力申报、机组剩余容量约束、固定出力机组约束等参数, 形成机组优先级。上述三个基本流程结束后, 系统根据计算结果进行偏差量优化分配, 并对分配后的计划进行基态安全校核、N-1安全校核与优化, 校核后的发电计划通过EMS系统或者网厂互动平台进行发布, 保证机组精确执行。

4 系统应用及效果

该系统在北京电网实际运行后, 在“三公”调度与生产运行中发挥重要作用。时序协调优化发电计划妥善解决了“三公”调度在机组电量和负荷两方面的要求, 保证机组负荷与电量在时间和空间的均衡分布, 提高了发电计划编制工作的精益化水平。日前滚动计划模块, 将调度员从重复性的修改曲线与电话联系中解放出来, 运行人员可以将主要精力放在电力系统的宏观把握上, 从思考如何调频转向分析如何将调频工作做得更好。

5 结语

目前已进入大电网信息化时代, 电网耦合度日益增强, 对调度计划工作更高要求。通过对年度、月度、日前、日内计划之间关系分析, 明确时序协调优化发电计划研究的重要性。本文结合北京电网实际, 对系统的功能架构、关键功能模块、应用效果进行了详细分析。

本系统通过时序协调优化发电计划, 实现电网调度安全性与经济性的统一, 减轻调度运行人员的工作量, 满足调度计划精细化发展的要求, 有力的保障了首都电网的安全稳定运行

参考文献

[1]陈之栩, 李丹, 梁吉.华北电网日内发电计划及实时调度系统[J].电力系统自动化, 2011.

控制系统中时序 篇6

关键词：POWR1220AT8,上电控制,电压监控,EPLD编程

1 引言

现阶段板卡开发所用到的芯片种类越来越多, 板卡变得更加复杂, 所用的电压值越来越多, 而各种芯片对上电时序都有自己的具体要求, 否则芯片将出现异常现象甚至不能正常工作。因此在设计过程中不光需要监控板卡的电压值, 还必须注意各芯片的上电时序处理。

2 硬件电路设计

NANO系列HGTMS板卡是OTN光传输中用到的业务板卡, 主要实现100G OTU4/100GE业务在线路侧和客户侧的转发。使用的核心芯片和模块有POWER CPLD, CFP光模块, CFP4光模块, CPU P2040, DIGI PM5440, TOH/GLUE FPGA, SI5317 PLL, PHY 88E1111等。需要监控的电压值有P12V, P3V3, P2V5, P1V8, P1V5, P1V2, P1V1, P1V0, P0V9等。

Lattice的POWR1220AT8集成了系统可编程逻辑和可编程模拟功能, 是通用的电源监视器, 顺序和余量控制器, 它提供12个单独的模拟输入通道, 用来监视多达12个电源测试点, 6路的数字信号输出监控, 多达4个高压MOSFET驱动器输出, 4路嵌入式的独立可编程定时器timer, 可以根据输入管脚的电压自由设置电压监控范围margin, I2C访问接口动态监控各电压值, 当输入电压不在设计范围时候, 输出告警信号和复位信号, 让CPU处于复位状态。

参考各个芯片的datasheet, 根据CPU、DIGI、PHY芯片要求的上电时序得到power sequence如下:

DIGI:DIGI_0V9_VDD→DIGI_0V9_AVD

P2040:3.3V→1.0V→1.5V

PHY:3.3V→2.5V→1.5V→1.2V

整理后可以得到满足板卡芯片power on要求的表格。本设计中板卡的输出共有5个Stage, 每个stage之间根据SE设计要求间隔为10ms, 可以在编程中设定。Stage信号连接到电源芯片的使能管脚。

在设计中我们还加入了一个debug LED灯, 当有一路或者多路电源输出电压不在规定的范围内时候, 这个LED灯就会被点亮, 在串口无输出的时候, 很方便地告诉使用者是否是有电源故障。EPLD的image是通过JTAG口进行加载并保存到EPLD E2CMOS non-volatile memory中, 该image掉电不会丢失。

3 逻辑编程设计

EPLD的image是通过lattice的开发工具PAC-Designer6.25设计完成的, PAC-Designer工具套件能够为lattice混合讯号组件提供设计和验证工具, 提供更快速的板级电源管理设计方案, 包括了对所支持的组件进行设计、实现、仿真和程序设计的所需, 使用者可以直接在Lattice官网下载安装。下面将主要描述本设计的编程方法和过程:

(1) 首先在新建工程中选择本板卡用到的芯片类型POWR1220AT8。

(2) 根据原理图Schematic更新各个pin的网络名, 使之与原理图一一对应, 方便操作。

(3) 根据板卡要求配置12路模拟输入电源的监控范围, 范围应当满足芯片的供电要求, 需参考各芯片的工作要求。

(4) 配置输出芯片stage的控制源, 本设计是通过PLD方式控制, 故output选PLD方式。但是其他的设计者可以选择通过I2C Register方式控制芯片输出的状态。

(5) 各个输出控制源逻辑状态及输入电源监控编程。

编程界面共有三部分构成:一是输出时序控制, 二是电源电压监控要求, 三是EPLD image JED文件导出合成。在软件PINS列表中的NODE1~NODE8可以自定义一些中间寄存器状态, 本设计中定义了VMON_ALL_OK和All_stage_on两个中间态寄存器。下面是由本人独立编写的这两部分的代码详细描述。

I:时序要求设计

II:电源监控设计

III:EPLD image合成和加载

将合成的image加载到EPLD芯片中, 通过示波器可以测量上电时序是否符合设计要求, 如果有错误, 需要进一步的改进。

4 结语

本文根据HGTMS板卡芯片需求, 阐述怎样处理板卡的上电控制和电压监控, 方便后续借鉴。本设计具有普遍性, 在各种板卡设计中都可以使用。

参考文献

[1]Lattice-ISSPAC-Powr1220at8-Datasheet[Z].

控制系统中时序 篇7

关键词：LabVIEW,时序脉冲,信号发生器,过程控制

0 引 言

在过程控制和自动测量中,经常需要一些时序控制脉冲来触发和关闭不同的控制单元和功能部件的工作。时序脉冲信号的产生,传统上一般采用硬件方式实现,早期大多采用计数器和寄存器进行设计,近年普遍采用可编程逻辑器件(PFGA)或数字信号处理器(DSA)[1]。采用硬件方式实现的时序脉冲信号发生器存在仪器功能单一,信号输出通道路数较少,参数调节不方便,仪器的升级换代困难等缺点;而采用基于LabVIEW的“虚拟仪器”概念设计制作的时序脉冲发生器却具有界面直观、功能多样、参数调节方便、容易升级换代等特点。

1 LabVIEW简介

实验室虚拟仪器集成环境[2,3](Laboratory Virtual Instrument Engineering Workbench,LabVIEW)是美国国家仪器(National Instruments,NI)公司推出的一种基于“图形”方式的虚拟仪器开发软件。它具备强大的信号采集、信号发生、数据分析与存储显示等功能,集开发、调试、运行于一体,广泛应用于测试测量和过程控制系统中。基于LabVIEW软件和计算机的数据采集卡,通过简单编程,可以方便地实现信号的采集和产生、分析和处理等功能,即“计算机+软件”等于仪器,比如:可以实现虚拟的信号发生器、数据记录仪、示波器等功能,具有设计灵活,界面直观,通用性强,升级方便等特点。

LabVIEW程序称为“虚拟仪器”或简称为VI,一个LabVIEW程序由前面板和程序框图两部分组成。前面板用图形方式模拟传统仪器的操作面板,包含各种控件和指示器,用来为程序提供输入值,并接受输出值;程序框图包含以图形方式表示的程序代码。

LabVIEW还为编程、查错、调试提供简单、方便、完整的环境和工具。除了具备其他语言所提供的常规函数功能外,LabVIEW中还集成了大量生成图形界面的模板,丰富实用的数值分析和数字处理功能,以及多种硬件设备驱动功能。

LabVIEW面向的是没有编程经验的用户,而不是编程专家,尤其适合从事科研开发的科学家和工程技术人员,所以被誉为“工程师和科学家的语言”。

在此,基于LabVIEW软件和NI PCI-6229数据采集卡设计制作了多路时序控制脉冲信号发生器,可以应用于各种过程的自动控制中。

2 硬件介绍[4,5]

基于LabVIEW软件和多功能数据采集卡,可以实现模拟和数字信号的采集,以及信号产生等多种功能,性价比较高。NI公司提供了大量不同接口和不同档次能与LabVIEW软件很好结合的数据采集卡,使用者可以根据实际需要进行选择。这里选择NI公司的M系列多功能数据采集卡NI PCI-6229。采用NI公司的产品,配合NI-DAQmx测量服务软件可以省去硬件驱动程序兼容性等麻烦。NI PCI-6229数据采集卡基于PCI接口,共有4路16位模拟输出,输出速率达833 kS/s,输出电压范围为-10~+10 V;32路单通道或16路双通道16位的模拟输入,通道采样频率可达250 kS/s;48路数字输入/输出通道,输出为TTL电平,板载10 MHz时钟的硬件定时数字输入/输出,能以硬件定时精度来同步数字和模拟功能;两个80 MHz,32位的计数器/定时器;采用两个DMA通道,能同时执行多个功能。该板卡具有输入/输出路数较多,配备板载硬件时钟源,分辨率较高,稳定性好,性价比较高,时钟精度可满足大多数系统的要求。

3 时序脉冲信号产生的方法

基于LabVIEW的虚拟时序脉冲信号产生一般采用定时翻转输出状态的方法。具体有:

3.1 状态延时法

如图1所示,先输出低电平,然后保持低电平并延时,再输出高电平,再保持高电平并延时,一个过程可以产生一个周期脉冲信号。循环上述过程,就可以周期性地输出脉冲信号。

这种产生方法的脉宽和延时精度决定于高低电平的延时精度。软件延时通过调用延时函数(即Wait函数)来实现,而LabVIEW中的Wait延时函数最小只能到毫秒级,并且受Windows操作系统中多任务运行的影响,在同时运行其他程序时,延时时间不稳定。因此,这种方法只有在延时和脉宽调节精度不高的场合可以适用,而对稳定性和精度要求较高的场合,并不适用。

3.2 时钟信号法

利用数据采集卡自带的时钟信号发生器直接产生周期性的脉冲波形。这种方法可以结合NI公司的DAQ Insistant(助手)方便地设置参数,产生所需的脉冲波形。由于采用板卡的时钟信号发生器是完全基于硬件定时的,所以延时时间和脉宽调节精度及稳定性较高,具体参数取决于板卡的时钟频率。但这种方法受数据采集卡的时钟信号发生器个数和输出的路数限制,一个时钟信号的发生器只能输出一路信号,而普通的数据采集卡只有一个或几个时钟信号发生器,所以产生信号路数较少。

3.3 数字波形法

先通过软件产生波形(模拟波形),再转换成数字波形,然后从数字通道输出,循环上述过程,就可以连续产生一路周期性的TTL脉冲信号。如果需要产生多路的时序脉冲信号,只要采用多路数字信号序列同步输出的方法产生即可。比如:需要产生如图2所示的两路脉冲信号波形,可以同步地以1 kS/s的样本输出速率,分别在两个数字通道输出如图3所示的两列数字波形。

如果是多路时序脉冲,只需要增加同步输出路数就可以实现。然而时序脉冲信号的延时精度和脉宽精度调节取决于每个数字通道的样本输出速率,如采用1 MS/s的样本输出速率,则可以实现1 μs(1 s/1 MHz)的调节精度,延时时间和脉冲宽度调节则通过改变延时数字样本数和脉宽数字样本数实现,具体关系为:

延时时间=精度×延时数字个数,

脉冲宽度=精度×脉冲宽度数字个数

采用数字波形法来产生时序脉冲波形。由于NI PCI-6229数据采集卡数字I/O的同步时钟采用板卡自带的硬件时钟定时,所以不受计算机操作系统多任务运行时的影响,稳定性好。PCI-6229 共有48路DIO通道,因此时序脉冲输出路数扩充方便。在此,采用数字波形法和PCI-6229数据采集卡,实现了多路时序脉冲信号发生器,其延时和脉宽调节精度可以稳定地达到微秒数量级。

4 软件编程

4.1 程序框图[6]

图4为两路脉冲信号发生器的程序框图,多路脉冲发生器只需增加相应的输入端即可。

先用Pulse Pattern.vi子模板产生一个模拟脉冲波形,其中延时、脉宽、周期(即样本数)用控件调节,再用Analog to Digital Waveform.vi子模板将模拟脉冲波形转换成数字波形,同时设定正负逻辑转换开关。再把各单路数字波形用bundle函数进行捆绑,再通过DAQmx Write.vi子模板从选定的数字I/O通道写出,故在各个数字输出通道产生脉冲波形。然而时序脉冲信号的周期性通过For Loop循环实现,一次循环产生一个脉冲波形,即实现一次控制过程,如果需要进行多次控制,只要设定循环次数即可。

数字信号输出过程中的关键是数字通道的样本输出速率。样本输出速率通过一个样本时钟控制,在本发生器中由计数器/定时器通过编程输出设定频率的连续矩形脉冲,再从数据采集卡的PFI12接口输入,作为控制各路数字波形输出的同步时钟,控制各数字通道同步输出波形。其中,同步时钟脉冲的周期就是时序脉冲延时和脉宽调节精度。实际测量表明,在该数据采集卡中最小可达到0.5 μs的调节精度。

4.2 前面板图

图5所示为四路时序脉冲发生器的前面板图。其中,时钟频率为延时和脉宽调节精度,也就是数字通道的样本输出速率,如频率为1 kHz,即为1 ms,在该发生器中最大可以稳定达到2 MHz,即最小延时可达0.5 μs。其中,各通道的周期在本发生器中相同,设定为统一调整(也可以设定为不同的周期)。每个通道的延时时间,脉冲宽度可调,并设有正负逻辑开关,可以输出正脉冲或负脉冲波形。信号周期数为过程控制的次数。同时设有产生波形的图形显示(图示为一个周期的波形),所见即所得,非常直观。

5 脉冲信号的硬件输出

信号发生器产生的脉冲信号通过数据采集卡的相应数字I/O通道输出,可以使用专用连接电缆连接到接线盒,再由接线盒从相应的端口输出到相关控制设备。其中,输出为TTL信号电平,如不能直接驱动设备,则需要根据具体设备情况连接相应的接口电路。

设计开发完成的时序脉冲发生器产生的时序脉冲信号经示波器实际测试,信号的延时最小值可以稳定地达到0.5 μs,而脉冲信号的上升沿可以达到50 ns。完全能满足大多数控制的要求。

6 结 语

基于LabVIEW软件和数据采集卡可以方便地实现虚拟的多路时序脉冲信号发生器,具有一定的通用性,可以广泛地应用到各种自动测量和过程控制中,与传统基于硬件设计的脉冲信号发生器相比,具有时序脉冲延时和脉宽调节精度高,脉冲上升沿时间短,路数较多,界面友好,调节方便等优点。选用不同功能的数据采集卡,还可以实现更复杂的控制场合。另外,利用数据采集卡的模拟I/O,还可以产生同步的模拟控制信号,控制不同的设备。因此,基于LabVIEW的时序信号发生器不失为一种实现自动控制的好方法。

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