硬件通信（精选7篇）
硬件通信 篇1
高频电子线路是通信、电子等专业的一门必修课，该课程理论抽象、难理解、公式复杂、要求专业基础掌握牢固，高频电子线路实验作为教学的一个重要方面，对于学生理解课本知识、增进学习兴趣、掌握知识要点、培养动手能力起到不可替代的作用。现在目前高校所开实验基本以专业厂家提供实验箱为基本工具，开展一些验证性实验，学生只需简单的进行联线，调试示波器即可。虽然容易得到实验结果和数据，但是学生理解的效果并不是很理想。为了能够让学生更好的理解实验数据、掌握实验原理，引入了EWB仿真与硬件电路验证实验相结合的教学方法，不仅使得学生对理论知识加深了理解，对于典型电路的构造也有了更深层次的掌握，提高了学生的动手能力和学习兴趣。
1 EWB软件简介
EWB软件90年代由INTERACTIVE IMAGE TECHNOLO-GIES Ltd(交互图像技术有限公司)推出，专门用于电子线路仿真的虚拟电子工作平台，利用它可以直接从屏幕上看到各种电路的输入输出波形。其仿真功能十分强大，提供了万用表、示波器、信号发生器、扫频仪、逻辑分析仪、数字信号发生器等工具。器件库中包含了许多大公司的晶体管元器件、集成电路和数字门电路芯片，器件库中没有的元器件，还可以由外部模块导入，在众多的电路仿，易上手、工作界面直观，原理图和各种工具都在同一个窗口内，未接触过它的人稍加学习就可以很熟练地使用该软件，对于电子设计工作者来说，它是个极好的EDA工具，许多电路你无需动用烙铁就可得知它的结果，而且若想更换元器件或改变元器件参数，只需点点鼠标即可，它也可以作为电学知识的辅助教学软件使用。
2 EWB在高频实验中的应用
高频实验中许多经典实验，都可以在EWB中完成仿真，实验波形清晰、实验数据准确，下面以高频电子实验中振幅调制器实验为例，简单的介绍一下如何将EWB与实验箱实验相结合进行教学。
2.1 EWB仿真
在进行实验箱实验前，先进行EWB仿真实验，因为需要学生亲自创建电路，通过电路图的绘制，及相关参数的设置，可以更准确的掌握电路的构成及工作原理。
2.1.1 创建电路图
如图1所示。
2.1.2 根据参数设置电路
按实验数据设置U0、Ui、Uc以及电路中各元件的参数，打开仿真开关，从示波器上观察调幅波的波形以及与调制信号。
2.1.3 观察输出波形
图2是AM调幅电路的输入与输入波形，为了便于观察，可将载波频度设10khz，波形如图3，改变输入电压U0。观察过调幅现象，如图4。
2.1.4 根据实验波形记录数据
记录图中数据，及理想实验波形，分析AM调幅波的基本原理，并与后续硬件实验结果相对比。
2.2 硬件操作实验
2.2.1 电路搭建M30MV= (0.15-0.1) / (0.15+0.1) =20%M100MV= (0.2-0.5) / (0.2+0.5) =60%
将实验板插入实验箱，根据实验要求连接电路，本实验采用的是TPE—GP2高频实验箱，电路图如图5。
2.2.2 电路调节
调节RP1使VAB=0.1V，载波信号仍为VC (t) =10sin2π×105t (mV) ，将低频信号Vs (t) =VSsin2π×103t (mV) 加至调制器输入端IN2，画出VS=30mV和100mV时的调幅波形 (标明峰一峰值与谷一谷值) 并测出其调制度m。
2.2.3 实验结果分析
如图6所示。
2.2.4 结果比对
通过上述实验，可以看出EWB仿真给出的是理想状态下的标准实验波形，实验箱实验输出的波形由于各种电子噪声，及干扰，波形效果不是十分理想，但是由于在进行硬件实验前，学生们已经对于实验结果有了一定的了解和掌握，再分析硬件实验结果就比较容易了。
3 总结
由此可见，通过EWB仿真实验可以让学生比较直观的理解电路的工作原理。在实验设备和仪器不能满足教学需求时，采用EWB与硬件实验辅助教学是一种比较理想的方法。只有把两者合理、有机的结合在一起，才能更好地促进高频电子线路实验的教学。
参考文献
[1]王平均.EDA技术在高频电子线路实验中的应用[J].职业教育研究, 2009 (4) .
[2]刘静波.高频电子线路实践教学的建设和探索[J].电气电子教学学报, 2006 (8) .
[3]徐丽香.EWB仿真在电子技术课程教学中的应用[J].教育与教学研究, 2008 (16) .
[4]陈晓娥.EWB仿真在电子教学活动中的应用[J].时代教育, 2009 (3) .
一种水下数字通信系统的硬件设计 篇2
正如一般的数字通信系统, 水下数字通信系统也包括发射系统、信道和接收系统三个部分, 整个系统的总体框图如图1所示。
发射系统的主要任务是把原始话音信号转变成电信号送入A/D, A/D对输入的模拟信号进行采样量化, 然后输入到AMBE-2000进行压缩编码, 形成低码率的数字信号, 调制部分是根据海水信道的特点和要求把压缩编码后的数字信号以适当的方式调制到一定频率的载波上, 最后送往发射机, 经天线发送出去。
接收系统对信号的处理过程基本与发射系统一一对应, 是一个相反的过程, 主要包括接收信号的预处理放大、滤波、自增益控制、信号的解调, 然后输入到AMBE-2000进行解压缩, D/A数模转换, 最后重建原始语音信号。
2 AD73311芯片与AMBE-2000芯片连接电路的设计
2.1声码器芯片的特点
系统设计时, 为了获得最好的通信效果, 则信号的载波频率最好选在甚低频段, 这样就使得通信带宽变得比较窄。而要保证水下通话的语音质量, 就要求对语音进行A/D变换时尽量提高采样数据, 如此一来, 较高的语音采样和有限的带宽就成一对矛盾因素。为了解决以上问题, 本方案考虑使用声码器芯片对采样后的语音数据进行进一步的压缩编码, 减小信息的冗余度, 降低传输比特率或存储空间。
声码器芯片考虑选用美国DVSI (Digital Voice System Inc) 公司的AMBE-2000。这是一款适应性强、高性能、单芯片的语音压缩编解码器, 它能在低速率下提供优良的语音质量。
AMBE-2000的主要参数和特点如下:
(1) 具有高品质的语音质量, 抗比特错误和背景噪声;
(2) 低成本, 无需外部存储器;
(3) 压缩数据速率为2.0kbps~9.6kbps, 可软件调节;
(4) 纠错速率范围为50bps~7.2kbps;
(5) 具有VAD/CNI功能;
(6) 具有DTMF信号检测和产生功能;
(7) 低功耗 (3.3V供电时, 功率仅65m W;休眠式时仅0.11m W) ;
(8) 工作温度范围:-40℃~+100℃;
(9) 具有语音激活检测和舒适噪声插入功能;
(10) 16ms的回音消除模功能;
(11) 双音多频的检测和产生;
(12) 最小的算法处理延迟。
AMBE-2000可以看作由两个独立的单元组成:编码器和解码器。编码器接收语音采样数据流 (16位线性、8位A律、8位μ律) , 对其进行压缩编码, 在给定的速率下, 输出信道数据。相反, 解码器接收信道数据流, 然后合成语音数据流。编码器和解码器的时序是完全异步的。芯片基本工作原理如图2。
2.2 AD/DA芯片的特点
AD芯片选用的是AD公司推出的16位线性AD芯片AD73311, 该芯片与声码器芯片AMBE-2000连接方便, 是一款低成本, 低功耗的通用模拟前端。可同时完成两路信号的转换, 一路为模/数转换, 一路为数/模转换。采样频率和输入输出增益均可通过编程来改变, 并且可以同时允许8个芯片的级联。目前, 该芯片广泛应用于语音信号处理、无线个人通信、电话以及数据通信等领域中。
该芯片的内部结构如图3所示。
从结构图可以看出, AD73311由输入可编程增益放大器、模拟Σ-Δ调制器、抗混叠数字滤波抽取器、反镜像数字滤波内插器、数字Σ-Δ调制器、1bit数/模转换器、开关电容低通滤波器、连续时间低通滤波器和输出可编程增益放大器等部分组成。
AD73311通过串行口与处理器接口, 传送的是16位数据。在发送和接收模式时, 数据都是以串行时钟速率 (SCLK) 来传送的。由于串口的输入和输出采用了一个共同的串行寄存器, 因此, AD73311与主处理器之间的通信都是由编解码自身发起, 这样可以有效避免被送往编解码器的信息被编解码ADC的输出值所破坏。
AD73311有五种工作模式, 分别为:程序模式、数据模式、混合模式、模拟环路模式、数字环路模式。其中前三种是正常的工作模式, 后两种是调试模式, 仅在调试时使用。五种工作模式由内部的控制寄存器A中的四位 (CRA:0~3) 控制。
程序模式:AD73311启动或重置后即工作于程序模式, 此时AD73311串行口输入的数据将作为命令字以初始化内部控制寄存器组, 之后AD73311根据初始化命令字进入相应的工作模式, 在此之前AD73311串行口输出的码字是无效的。
数据模式:此时AD73311串行口输出的是A/D转换的16位数据, 输入的是D/A转换的16位数据。AD73311一旦进入数据模式, 就不能再得到控制信息, 所以就永远处于这一模式, 除非重启动。这时硬件上可采用发送接收帧同步信号同步方式。
混合模式:此时16位码字可能是控制字, 也可能是数据。码字的最高位MSB用来标识这个码字是控制命令字 (MSB=1) 还是数据 (MSB=0, 低15位是有效数据) 。在混合模式下, 数字信号处理器 (DSP) 可以根据系统的运行状况适时改变AD73311的工作参数。这时硬件上可采用发送接收帧同步信号异步方式, 便于DSP的自主控制。
2.3 AD73311芯片与AMBE-2000外围电路的设计
在应用AMBE-2000进行系统设计时, 必须考虑三个问题:A/D-D/A芯片的选择;信道接口的选择和语音、FEC速率。
AD73311外围电路的设计为:芯片的左边为模拟输入输出接口, 模拟输入接口采用的是单端方式, 经麦克风输入的模拟语音信号较小, 因此, 在AD73311之前需要加一级运放。AD73311输出端的最小负载电阻为150Ω, 由于使用的喇叭的电阻较小, 所以在喇叭之前加一级运放作为功率放大用。AD73311的右边与AMBE-2000的数字接口, RESET为复位端, SCLK为串行时钟输出端;SDO、SDOF为串行数据输出端和同步信号端;SDI、SDIF为串行数据输入端和同步信号端;SE为串行端口使能端, MCLK为外部主频时钟输入端。
AMBE-2000的外围电路根据设计要求接高/低电平 (注意:引脚不管接高电平, 还是低电平都应有一个独立的10KΩ的上拉或者下拉电阻, 以防止强电流通过这些引脚, 损坏芯片) 。CODEC_SEL0 (Pin84) 和CODEC_SEL1 (Pin85) 两个引脚需要根据选用的AD芯片进行相应的配置。在本系统中, 选用的是16位线性AD芯片AD73311, 因此, Pin84和Pin85应配置为10B, 采用硬件配置, 无需进行软件操作。
AD73311与AMBE-2000的连接电路采用比较常用的接法, 连接关系见图4。从图中可以看出, AD73311与AMBE-2000通过串口进行通信。AD73311的数据输入、输出端分别与AMBE-2000编译码串口的编译码器数据发送、接收端相连。AD芯片的帧同步脉冲端与声码器编译码串口的帧同步脉冲端相连。AD芯片的串口时钟端SCLK与声码器编译码串口的数据传输时钟相连。串口的帧同步脉冲和时钟信号由AD73311提供。主时钟由晶振芯片产生, 频率为16.384MHz。
3 AT89S52控制单元的设计
AT89S52具有以下标准功能:8k字节Flash, 256字节RAM, 32位I/O口线, 看门狗定时器, 2个数据指针, 三个16位定时器/计数器, 一个6向量2级中断结构, 全双工串行口, 片内晶振及时钟电路。另外, AT89S52可降至0Hz静态逻辑操作, 支持2种软件可选择节电模式。空闲模式下, CPU停止工作, 允许RAM、定时器/计数器、串口、中断继续工作。掉电保护方式下, RAM内容被保存, 振荡器被冻结, 单片机一切工作停止, 直到下一个中断或硬件复位为止。
AT89S52新增的这些功能, 将使单片机在工作过程中具备更高的稳定性和电磁抗干扰性。因此, AT89S52作为水下数字通信系统的主控芯片, 可以满足控制、处理信息的要求。而且, 从经济性的角度来看, AT89S52不但硬件结构简单, 而且价格低、功能强, 性价比高。
4 2ASK调制、解调电路的设计
调制电路的设计采用二进制振幅键控方式 (2ASK) , 其某一种符号用 (“1”或“0”) 用有没有电压来表示。要想实现该调制方式, 就需要采用数字键控法, 通过一个开关电路 (即HEF4066芯片组成) 实现, 如图5。
其中, 载波信号由单片机的P1.0口提供, 而数字信号通过单片机的串口输出, 通过4066这个开关电路, 输出2ASK信号。数字信号起到一个控制开关电路的作用, 信号为“1”时, 开关打开, 载波信号能够通过, 而数字信号为“0”时, 开关关闭, 载波不能通过。因此, 数字信号可以用载波信号的有无来表示。
ASK解调电路主要由包络检波电路、LC滤波电路、LM324电路组成、4011整形电路组成, 如图6。
2ASK信号的解调就是将载波信号的有无变成相应的二进制码元“1”和“0”。在解调时, 2ASK信号先经过包络检波解调出数字信号, 再经过滤波和放大电路, 输出的信号送入4011比较器进行比较, 当输入信号幅度大于比较电平时, 比较电路输出一个逻辑高电平“1”。信号幅度小于比较电平时, 比较电路输出一个逻辑低电平“0”, 即通过整形电路变成单片机可以识别的方波信号, 解调主要通过硬件的方法实现。
二极管峰值包络检波器有二极管D5和R79、C27低通滤波器组成。在大信号检波时 (一般大于0.5V) , 二极管处于受控的开关状态。在设计过程中要注意R、C的值要选择得恰当, 过大过小都可能引起电路的不正常工作。
5结论
水下数字通信系统的硬件是由AD、DA、声码器、单片机、滤波电路、AGC电路、放大电路和调制解调电路等组成。各个模块根据芯片的性能参数进行了选择, 并设计了各个芯片的外围电路。具体功能为:AD73311主要完成模数、数模转换;AMBE-2000声码器对数字数据进行压缩及解压缩;单片机提供时钟, 并对数据进行处理和控制;滤波电路选用带通滤波;AGC电路能够保证电路的稳定;放大电路包括低噪声放大电路、功率放大电路和运放电路;调制采用2ASK, 解调采用包络检波。
摘要：针对水下通信及甚低频工作的特点, 本文根据水下电流场通信的原理和系统设计中的一些参数, 选择合适的芯片, 在此基础上完成了一种水下数字通信系统硬件电路的设计。
关键词：水下通信,数字通信,硬件设计
参考文献
[1]耿富录.现代模拟信号处理技术与应用[M].北京:国防工业出版社, 1990.
[2]胡汉才.单片机原理及其接口技术 (第二版本) [M].北京:清华大学出版社, 2002.
硬件通信 篇3
关键词：光通信,音频采集,时分复用
在通信系统运行时,为了扩大传输容量和提高传输效率,就需要把若干中低速数字信号合并成为一个高速数字信号以便在高速信道中传输,传到对方后再分离还原为各个中低速数字信号。数字复用就是实现两个或两个以上的分支数字信号按时分复用方式汇接成为单一的复合数字信号,这个过程则为数字复用。本系统就是应用数字复用相关技术实现这种多路大容量数字信号的采集与传输。
1 高速音频采集与恢复系统的总体设计
本设计采用了对音频数据流先时分复用的以面积换取速度的设计思路实现了最高达600Mb/s的处理能力。整个系统的硬件结构如图1所示。
该系统可完成语音信息的采集与传送。信源是所传递信息的产生地,信号可能是模拟的,也可能是数字的。信源编码器负责把信源发出的信息转换成数字形式的信息序列。主要包括模拟/数字(A/D)变换和压缩编码处理,用于提高系统的有效性。编码后的信号加载到调制器上,调制器的激励电流就随信号的变化规律而变化;通过激光器调制、驱动电路对激光器进行直接光强度调制后,驱动半导体激光器发光;最后经过光学天线变换成发散角很小的己调光束向空间发射出去。本文主要介绍音频的采集与激光传输部分。
1.1 系统设计原理及实现
以CPLD产品之一EPM240T100C5为控制核心,控制模/数转换电路,可完成32位高速同步A/D转换。图2为A/D转换电路相关的系统外围电路框图。外部模拟输入通过调理电路后,CPLD控制多路切换器选通某一路信号送入A/D转换器转换部分,并串转换部分采用HDMP1023芯片。
1.1.1 A/D模块
本模块用到了音频功率放大芯片LM353芯片对音频信号做输入放大。系统采用CS5340CZZ音频A/D转换芯片。该芯片可执行采样,模/数转换和抗混叠滤波功能。音频左右声道输入信号通过LM353放大电路放大后进入到CS5340CZZ芯片中进行模数转换。CS5340CZZ通过4号、8号、7号与2号引脚主时钟(MCLK),系统时钟(SCLK),音频左右通道时钟(LRCK)和音频数据(SDOUT)给CPLD进行数据的串行输入。CS5340CZZ的电路图如图2所示。
对于有效数据位数数N可采用下列公式计算:
其中,SINAD代表信号噪声失真比。
在某一结构下的A/D有效分效率可用以下两种不同单位来表示:bi tr ms和microvoltsrms。它们可从转换输出数据直接计算出来,可以由给定的转换结果经静态计算出来。知道了其中一个,另一个可用下列公式来计算:
1.1.2 CPLD和并/串转换模块
C P LD选用的是E P M 2 4 0 T 1 0 0 C 5,该芯片有240个逻辑单元,动态功耗较低,资源比较丰富100个可用I/O引脚,支持高达30 0 MHz的内部时钟,具有实时在系统可编程能力,很好的满足了设计的需要。串/并转换传输通过HDMP1032芯片完成。HDMP1032芯片可实现高速数据链路的点对点通信。
复接的实现方法:A/D模块电路将四路音频信号、RS422串口信号分别经过音频放大电路,A/D转换和RS422串口电平转换电路进行A/D转化和电平转换成能够被系统处理的数字信号,然后共同通过CPLD,根据协议按顺序发给HDMP1032进行并/串转换复用处理,HDMP1032内部的锁相环(PLL)和时钟发生器用来产生发射芯片工作所需要的全部内部时钟。通过所需的并行码率设置控制信号TXDIV1/0的选择,PLL锁住TXCLK输入的时钟,锁相完成后,芯片开始接收并行码率在TXDIV1/0设定范围内的信号。又根据控制位的状态,决定信号类型、进行编码复用、串行输出形成一路高速数字差分信号进行传输。
1.2 音频数据传输
音频信号经过采集,编码后为基带信号,对基带数据进行调制。调制后的数据以高速率发送给激光器,驱动电路对激光器进行直接光强度调制后,驱动半导体激光器发光;最后经过光学天线变换成发散角很小的己调光束向空间发射出去。
2 系统仿真
先对各支路信号进行存储后再进行复接,其关键在于复接时序的控制。S0,S1S2,S3分别表示四路音频信号,按照总线时分复用的原理,复接成为1路信号fujiout输出。仿真结果如图3。
3 结语
本文介绍了一种基于CPLD与复用技术的高速音频数据采集与传输系统的设计方案。高速音频数据采集系统在雷达、通信、电子对抗、航天测量、图像、多媒体等多种领域有着广泛的应用,而且应用背景对高速音频数据采集系统的通过速率提出了越来越高的要求,为了更好地发挥其性能开发基于数字复用技术的高速音频数据采集系统满足对不断发展的高速音频数据采集系统要求,是当今音频数据采集领域的发展趋势。
参考文献
[1]赵同刚,高英,周鑫,等.模拟数字信号光纤传输系统的实现[J].半导体光电,2010(2):126-128.
[2]王佳.激光通信中传输音-视频信号的技术研究[D].长春理工大学,2010.
短距离声通信的硬件设计与实现 篇4
在无线传感器网络的某些应用环境中可能会存在短距离无线通信频率共存或强电磁干扰, 从而导致无线通信的不稳定甚至通信中断。为解决以上问题, 参考水下无线传感器网络所使用的水声通信技术, 提出了一种可用于无线传感器网络的短距离声通信技术, 在对相关理论进行研究的基础上, 设计了一种以ARM为主处理器、FPGA作为协处理器的具有短距离声通信功能的传感器节点, 并进行了测试。
1 系统总体结构和实现原理
1.1 硬件系统结构
传感器节点是无线传感器网络的基本组成单元, 无线传感器网络是由数量众多的传感器节点通过自组织方式组成的通信网络。传感器节点通过所携带的某一种或多种传感器来获取外界特定的物理信息数据, 所获取的监测数据通过无线传感器网络上传给用户节点。该设计增加了声通信作为协通信方式, 设计出一种新型的传感器节点, 其结构框图如图1所示。该传感器节点将射频无线通信方式作为主通信方式, 当遇到强电磁干扰不能正常通信时, 可以使用声通信作为协通信方式来进行通信。由该传感器节点组成的无线传感器网络能够很好地解决在某些特殊环境中的短距离无线通信“拥堵”或强电磁干扰所致的通信不稳定甚至通信中断问题。
1.2 传感器节点的声通信实现原理
为在传感器节点上实现短距离声通信, 声通信模块为设计的最重要部分。考虑到物理层的需要, 设计声通信模块的原理框图如图2所示。该设计主要包括传感器节点的处理器模块 (ARM) 、协处理器模块 (FPGA) 、放大模块和换能器, 通过这些模块的协调工作来实现通过声信号进行数据发送和接收。
发送数据时, CPU首先开启A/D模块, 并通知控制逻辑准备发送数据, 控制逻辑根据A/D模块采集到的数据进行空闲信道评估, 判断信道是否空闲。如果信道空闲, 则通知CPU可以发送数据, CPU将待发送数据发送到发送数据FIFO中, 并使能D/A模块。控制逻辑对接收到的数据进行编帧及差分编码等一系列处理后, 将数据发送给声信号调制单元进行DPSK调制, D/A模块将调制好的数据流转换成模拟信号, 经发送放大电路放大后驱动电声换能器发送声信号。
接收数据时, CPU先启动控制逻辑和A/D模块, 控制逻辑根据A/D采集到的数据进行声信道能量检测, 判断声信道中是否有其他节点在发送信号, 若有则控制声信号解调单元进行DPSK解调, 经过计算获取最终数据, 并通知CPU准备接收解调数据。如果CPU不忙, 则将数据发送到解调数据FIFO, CPU从FIFO中读取接收到的数据。
2 硬件构成
传感器节点中主要包括处理器模块、无线通信模块、换能器、放大模块、传感器模块、存储器模块及供电模块等。本文设计的短距离声通信传感器节点的重要部分为声通信模块, 由处理器模块、放大模块及换能器组成。
2.1 处理器模块
声通信传感器节点的处理器包括主处理器ARM和协处理器FPGA。主处理器使用的是意法半导体 (ST) 公司推出的基于ARM Cortex-M3的系列中最高配置芯片STM32F103ZE, 负责对传感器节点工作流程的控制和对监测数据的初步处理。该处理器片上集成了512 KB的Flash和64 KB的静态SRAM, 具有2个12位ADC可用来采集数据, 具有实时性能优异、功耗控制方便、外设丰富、易于开发等优点[5,6]。协处理器采用可编程逻辑器件FPGA, 主要用于声通信的调制与解调, 进行较为复杂的数据处理, 如监测数据的压缩等。使用Altera公司CycloneⅡ系列中的EP2C35F484, 该型号FPGA芯片具有丰富的逻辑资源, 有较多的I/O端口和大容量的内部RAM, 能很好地满足设计要求。
2.2 换能器
电声换能器是完成电-声转换和声-电转换的器件。压电式换能器在电声转换效率、频率特性、体积、造价等方面都有一定的优势。压电换能器分为发射型换能器 (蜂鸣器、扬声器等) 和接收型换能器 (拾音器、微音器等) 。该设计中传声换能器及发声换能器均选用压电式换能器来完成声信号的发送和接收。
2.3 放大模块
声通信的放大模块包括声信号输出放大电路和声信号接收放大电路。同时声信号的采集过程中存在环境噪声的干扰, 需要在放大完成之后加上带通滤波电路, 以去掉环境噪声, 得到系统所需要的声信号。
由于压电发声换能器 (压电扬声器) 的驱动要求有高压摆幅, 而传感器节点基本都采用电池供电, 因此需要采用必要的升压措施。设计中选择了升压型的D类放大器PAM8902。PAM8092还具有通过检查INP的输入信号大小来自动开启或停止与信号放大相关电路的功能, 可很好地节省电池能量。
传感器节点间进行声通信的过程中, 节点间的距离不定, 换能器接收到的声信号比较微弱, 需要对换能器转换得到的微弱电信号进行放大, 以方便后期的数字信号处理和信号的解调。设计采用了两级放大, 放大倍数接近1 000倍, 第一级放大器选用AD623, 放大倍数设为10倍, 第二级选用放大器LM324, 放大倍数设为100倍, 根据实际测试结果, 可以对放大倍数做进一步的调整。
2.4 电源管理模块
锂电池具有可重复充电、能量密度高、无记忆效应、放电平缓等优点, 本设计使用3.7 V锂离子电池供电。电源管理模块是为了合理利用电能而设计的, 根据传感器节点的工作状态, 由处理器控制电源管理模块开启或关闭各个模块的电源, 实现对电能的管理。节点在设计时处理器平时采用低功耗模式, 射频模块采用掉电模式, 直到有数据处理或收发时激活各个模块。
2.5 传感器节点其他模块
除了以上模块, 传感器节点的硬件构成还包括无线通信模块、传感器模块和存储器模块。
节点中无线通信模块使用了单片收发且功耗低的n RF24L01芯片, 它在2.4~2.5 GHz的世界通用ISM频段工作。该芯片还具有自动应答和自动重发功能, 能减少处理器的工作量[6]。
传感器模块根据无线传感器网络的应用目的而具体选择。传感器模块将监测对象的物理信息转化为模拟电信号, 经过放大调理后进行A/D转换得到数字信号, 由处理器处理或存储到存储器。
处理器模块内部的存储器空间有限, 为满足大量数据的存储, 设计了存储器模块, 选用存储空间为256 KB×16的SRAM芯片IS61LV51216。
3 软件设计
与声通信相关的ARM程序 (C程序) 和FPGA中控制逻辑部分 (VHDL程序) 的工作流程都是根据传感器节点的声通信实现原理设计的。图3为ARM程序的流程图, 图4为FPGA控制逻辑部分的流程图。
3.1 ARM程序设计
ARM程序主要包括发送数据和接收数据两部分, 是根据声通信的实现原理来设计的, 具体的工作流程如图3所示。在程序的设计过程中充分考虑了传感器节点对电能的合理利用, 仅在每次发送或接收数据时通过给电源管理模块发送开启协处理器模块和放大模块电源控制信息来接通协处理器模块和放大模块电源, 而在发送或接收数据完成后又发送相关控制信息将这两个模块的电源关闭。
3.2 FPGA程序设计
FPGA的VHDL程序设计包括了控制逻辑部分、声信号调制部分、声信号解调部分、发送数据FIFO和接收数据FIFO等。控制逻辑部分的设计是与声通信相关的VHDL程序的核心控制部分, 控制逻辑部分需要与ARM程序协调工作才能实现声通信。控制逻辑部分的流程图如图4所示, 主要分为发送和接收数据两部分。通过接收ARM指令来实现接收数据或发送数据, 包括准备发送数据指令、发送数据指令和接收数据指令3条指令。发送数据时根据工作流程控制声信号调制模块工作进行数据流的调制, 声信号调制模块再发送数据到ARM的D/A模块;接收数据是声信号解调模块从ARM的A/D模块读取数据进行解调, 再将解调的数据流送入控制逻辑。
4 系统测试结果与应用
对设计好的传感器节点进行两节点间的声通信测试。综合考虑压电换能器的频率响应特性及所处环境中空气的声信号特性, 为达到较好的声通信效果, DPSK信号设定载波频率为2 940 Hz。
使用Matlab软件对两节点发出的声信号和接收的声信号数据进行分析比较并计算出误码率。为了更好地测试出声通信的效果, 测试在室内和室外两种不同环境中进行: (1) 室内环境:大小为9.5 m×7 m×3.2 m的办公室, 环境音量约50 d B; (2) 室外环境:大小约为110 m×60 m的广场, 环境音量约40 d B。表1为在不同的通信距离下两传感器节点之间的通信误码率。
从统计结果可以看出, 在室外环境中声通信的质量要好于室内环境, 这是由于室外环境噪音干扰相对没有室内严重。该测试表明短距离内该传感器节点的声通信具有较低的误码率, 验证了短距离声通信在无线传感器网络中的可行性。同时从表1可以看出, 传感器节点间声通信的距离还比较短, 为增大传感器节点间声通信的距离, 必须进一步优化节点硬件和软件的设计。
参考水下无线传感器网络的水声通信技术, 提出了可用于无线传感器网络的短距离声通信方案。设计了一种具有短距离声通信功能的传感器节点并对其进行声通信测试。测试结果表明, 短距离声通信在无线传感网络中具有一定的应用前景。参考文献
摘要：在对短距离声通信技术进行研究的基础上, 以ARM为主处理器, 设计了一种具有短距离声通信功能的传感器节点。该节点为这些环境中的无线传感器网络提供了一种不占用无线信道带宽、不受电磁干扰的通信方式。利用所设计的传感器节点实现了两节点间的短距离声通信, 验证了短距离声通信的可行性。
关键词：无线传感器网络,短距离声通信,ARM,传感器节点
参考文献
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硬件通信 篇5
本文介绍了如何使用MCF52235微控制器内集成的密码加速单元[3,6]实现AES相关算法[4,5]，以及AES在网络通信中的应用。微控制器端使用TCP/IP协议栈ColdFire_Lite编写的网络通信程序与PC端进行通信。在实验过程中,使用由密码加速单元实现的AES算法分别对字符数据和图片数据进行了测试。最后，将实验过程中的明文、密文及对密文解密后得到的明文进行了比较。
1 密码加速单元
密码加速单元CAU(Cryptographic Acceleration Unit是一个指令级的协处理器，其支持的加密算法有：DES、3DES、AES、MD5和SHA-1。CAU可应用于网络设备、自动售货机、自动收费机等系统中。
CAU模块内含有8个32位寄存器。根据实现加密算法的不同，每个寄存器被分配给不同的参数，具体分配如表1所示。所有寄存器可以由协处理器存储指令cp0st.l读出和加载指令cp0ld.l写入。CAU共有22条命令，完成读/写各个寄存器和实现每种加密算法相应操作的功能。
2 使用密码加速单元实现AES相关算法
本应用将使用密码加速单元实现高级加密标准AES(Advanced Encryption Standard)相关算法。下面介绍数据加密的概念以及AES加密原理。
数据加密的基本过程就是对原来称为明文的文件或数据按某种算法进行处理，使其成为不可读的一段代码，即密文。数据解密的基本过程是将密文使用与加密算法相对应的解密算法进行处理，使其转换成明文。数据的加密/解密模型如图1所示。
根据加密密钥与解密密钥是否相同，可以将密码系统分成两类：对称密钥系统和公开密钥系统。对称密钥系统的特点是加密密钥和解密密钥或者相同、或者实质上相同，即易于从一个密钥得出另一个。公开密钥系统的特点是其具有两个密钥，一个是公开的，谁都可以使用;另一个是私人密钥，只由采用此系统的人掌握，从公开的密钥推不出私人密钥。
AES是一个基于置换和代替运算的分组对称加密算法，置换是对数据位置重新进行安排(比如对数据进行移位操作),代替是将一个数据替换为另一个数据。AES的数据分组长度为128 bit，其密钥长度可以是128 bit、192 bit或者256 bit，在算法实现时，密钥首先要进行扩展(如密钥长度为128 bit的密钥要扩展为44字的密钥)。AES中众多参数与密钥长度有关,如表2所示,AES的加密算法与解密算法流程图结构相同。
使用密码加速单元实现AES相关算法即密钥扩展、加密和解密的流程图如图2所示。密码加速单元为实现AES加密算法提供了6条专用的指令：(1)指令cp0ld.l#(AESS+CAx)实现CAx的字节代换，结果保存到CAx;(2)指令cp0ld.l#(AESIS+CAx)实现CAx的逆字节代换，结果保存到CAx;(3)指令cp0ld.l
3 实验数据
实验通过微控制器MCF52235内集成的快速以太网控制器模块FEC与PC机相连接，从而构成一个只包含2台主机的以太网。在微控制器机使用TCP/IP协议栈ColdFire_Lite提供的网络编程接口函数编写网络程序，微控制器使用该网络程序与PC端进行数据交换。
实验主要对2类数据进行了测试：(1)字符数据：PC机使用AES加密算法对发送的字符数据进行加密，然后通过网络程序向微控制器端发送加密后的数据;微控制器接收到数据后使用由密码加速单元CAU实现的AES解密算法对接收数据进行解密，最后微控制器通过UART将解密后的数据发送到PC机,通过超级终端将解密后的数据显示出来并且与原字符串进行比较,如表3所示;(2)图片数据：在微控制器端使用由密码加速单元CAU实现的AES加密算法对一副位图数据进行加密，通过网络程序将加密后的数据发送到PC端,PC接收到数据后使用AES解密算法对接收数据进行解密，通过图片浏览器将解密后的图片数据显示出来并且与原图片进行比较,如图3所示。
如上述实验数据所示，经过AES加密后得到的数据是无法理解的，又因为AES的密钥长度是112 bit，如果采用穷举法破译(到目前为止，对AES密码的攻击没有比穷尽法更有效的方法)经过AES加密后的数据，需耗费相当长的时间，所以AES加密后的数据具有很高的安全性。
本文介绍了数据加密单元在网络安全方面的应用，详细描述了如何使用密码加速单元实现高级加密标准AES相关算法，并且将该算法应用到网络通信中，将实验过程中的明文、密文及对密文解密后得到的明文进行了比较。从实验中可以看出，使用数据加密单元实现的加密算法不仅代码简单，而且执行速度快。所以，对网络传输速度和数据安全性要求较高的嵌入式系统中，应该首先考虑采用数据加密单元实现加密算法。
摘要：介绍了使用密码加速单元实现的加密算法在嵌入式网络安全方面的应用,详细描述了使用密码加速单元实现高级加密标准AES的相关算法;并且将网络通信实验过程中的数据,即明文、密文及对密文解密后得到的明文进行了比较。
关键词：MCF52235,密码加速单元,ColdFileLite,AES
参考文献
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硬件通信 篇6
现实生活中,信息的重要性不言而喻,除了直观的可视化信息外,人们更依赖语音通信设备来完成信息的传递,例如手机[1]。但在医院内并不能随意佩戴、使用手机,很多医务工作者选择使用对讲机。然而大部分的对讲机通话质量较差,通话清晰度低,通信信息无法高效传递[2]。本文拟通过硬件电路设计,初步完成对语音信息的实时采集、录放及近距离传输,为后期提高语音传输效率、延长传输距离、提高通话质量做好充分的前期准备。
1 总体设计
本系统由4 个部分组成,其中音频录放模块以及其与主控制模块之间的集成音频接口(integrateinterface of sound,IIS)音频总线设计为该系统的设计难点。主控制器负责整个系统的运行,音频录放模块对采集、接收到的语音信号进行处理,处理好的语音信号由蓝牙通信模块进行传输,电源为整个系统提供电力。系统总体设计如图1 所示。
2系统构成
2.1主控制器
主控制器是整个系统的核心部分,直接决定了系统的功能、性能水平[3]。STM32F303 处理器是一款基于ARM Cortex-M系列的32 bit处理器,不仅具有运算速度快、可实时处理数字信号、功耗低等特性,还保持了集成度高和易于开发的特点。
如图2 所示,实际电路设计中,选用了LQFP64封装的STM32F303 处理器,在该部分电路设计工作中,主要涉及到外围晶振时钟电路、电源和与接地相关的退耦电容以及各总线接口的线路连接等。
2.2 IIS总线接口
IIS在20 世纪80 年代被Philips公司应用于音频设备。并在一个被称作左/右时钟(left/right clock,LRCLK)的信号机制中,经过多路转换,将两路音频信号合并成单一数据队列。LRCLK为“高”时,传输左声道数据;LRCLK为“低”时,传输右声道数据(可反过来执行,可自行定义高低与左右声音的对应)。对于多通道系统,在同样的总线时钟(bus clock,BCLK)和LRCLK条件下,并行执行几个数据队列也是可行的。因为IIS、脉冲编码调制(pulse code mod-ulation,PCM)和类似的音频接口不能提供寄存器入口,所以需要独立的控制接口[4]。
注：图中[1]、[2]表示针脚在 PCB 板层的位置是 1 层或是 2 层
IIS总线一般具有4 根信号线,包括:串行数据输入(IIS serial data input,IISDI)、串行数据输出(IISserial data output,IISDO)、左/右声道选择(IIS left/right check,IISLRCK)和串行数据时钟(IIS serial clock,IISCLK)。产生IISLRCK和IISCLK的是主设备。
2.3 音频录放模块
音频录放是本系统的重要功能模块组件,需要选择一款高质量和高可靠性的音频编解码芯片[5,6]。本项目选择了欧胜(Wolfson)公司推出的WM8978,它是一款带扬声器驱动的立体声多媒体数字信号编解码器。其主要特征包括:
(1)结合了立体声差分麦克风的前置放大与扬声器、耳机和差分、立体声线输出的驱动,减少了应用时必需的外部组件,比如不需要单独的麦克风或者耳机的放大器。
(2)具有高性能的片上数字信号处理功能,包含15 路均衡功能;2用于模数转换器和麦克风或者线路输入之间的混合信号的电平自动控制功能;3纯粹的录音或者重放的数字限幅功能。另外在模数转换器的线路上提供了数字滤波的功能,可以更好地减低环境噪声影响,如风噪声。
(3)WM8978 编解码器可工作在主模式或者从模式中。内部锁相回路可以产生各种音频时钟。
(4)WM8978 的模拟部分供电电压范围为2.5~3.3 V,内核工作电压可以低到1.62 V,以节省功耗。扬声器输出和OUT 3/4 线路输出可以工作在5 V电压以提高输出功率。可以通过软件关闭不需要的功能模块。
如图3 所示,WM8978 与主控制器STM32F303之间通过两线式串行总线(inter-integrated circuit,I2C)和集成电路内置音频总线(inter-IC sound,I2S)接口连接。I2C接口(SCLK、SDIN)用于配置WM8978的工作状态(音量、外放和耳机切换、均衡控制等)。I2S接口(LRC、BCLK、ADCDAT、MCLK)用于传输音频数据流。
WM8978 和中央处理器(central processing unit,CPU)之间可以选择2 线模式(I2C)和3 线模式串行外设接口(serial peripheral interface,SPI)进行连接。MODE接低电平时选择2 线模式,接高电平时选择3线模式。将MODE引脚通过R15接地,因此选择的是2 线接口。2 线模式类似于I2C接口,但是它不是一个完整的I2C接口,因为WM8978 只支持写操作,不支持读操作。在读取寄存器的数值修改后需要再回写时,可以通过将WM8978 所有寄存器的值保存在一个内存镜像(数组变量)中来实现读寄存器的功能。每次修改WM8978 的寄存器时,同时修改这个内存镜像。当读WM8978 寄存器时,直接返回内存镜像中的值。
注:图中[1]、[2]表示针脚在PCB板层的位置是1层或是2层
WM8978 具有同时放音和录音功能,但是STM32的I2S接口是个“跛子”,同一时刻只能选择一个方向传输数据。标准的I2S接口的CODEC芯片(比如WM8978)具有2 个独立的数据引脚,1 个是模拟数字转换数据寄存器,用于录音;1 个是数字模拟转换数据寄存器,用于放音。鉴于STM32 的I2S接口只有一个数据引脚,因此增加了软件可控制的录音和放音切换电路。如图3 所示,SN74LVC1G125 是一个单路数字切换开关。开关控制端输出使能(output en-able,OE)=0 时,Y=1A;开关控制端OE=1 时,Y=高阻。OE=0 为录音状态。WM8978 的ADCDAT引脚通过SN74LVC1G125 连接到CPU的I2S2_SD引脚。OE =1 为放音状态。 CPU的I2S2_SD引脚连接到WM8978 的ADCDAT,WM8978 的ADCDAT引脚和CPU的I2S2_SD引脚隔离,避免干扰I2S2_SD引脚上的音频数字信号。为了节约CPU的通用输入/输出(general purpose input/output,GPIO)资源,SN74LVC-125 的OE引脚由WM8978 的WM_GPIO1 控制。WM_GPIO1 可以通过给WM8978 发送命令设置为高或者低,从而实现录音和放音的切换。
WM8978 复位之后,WM_GPIO1 处于输入状态,R121上拉电阻的设计保证了SN74LVC1G125 的Y输出脚在上电后处于高阻状态,从而避免和CPU的PB15 引脚冲突。
R122限流电阻的设计保证了即使软件设计存在漏洞(即SN74LVC1G125 的Y脚输出使能,CPU的PB15 输出使能,会造成2 个输出信号短路)也不会导致硬件损坏。
SPKVDD为WM8978 内部扬声器功率放大器的供电电源,可以比3.3 V略高(不能超过6 V),以提高驱动功率。
2.4 蓝牙通信
该部分选择广州汇承信息科技有限公司的HC-05 蓝牙收发模块,这是一款完整的低功耗蓝牙无线解决方案,其采用CSR BC4+8 MB Flash,具有PIO0-PIO11、AIO0、AIO1、USB、PCM、UART及SPI接口,功能强大,用户可定制软件,适用于各种蓝牙设备,内置了射频(radio frequency,RF)天线,易于调试。
该部分电路的设计原理图如图4 所示,模块通过通用非同步接收转换器(universal asyncronous re-ceiver transmitter,UART)端口与STM32F303 处理器的I2C接口进行连接进行串口数据收发。由于I2C接口的输出端是漏极开路或集电极开路,所以必须在接口外接上拉电阻,而上拉电阻的可选择范围很宽,需要根据功耗、信号上升时间等具体确定。当I2C总线工作在标准模式下时,上拉电阻典型值为10 kΩ,但在实际应用中不能简单地照搬这一设置,以避免对I2C速率和抗噪性能的影响,需要考虑各种工作模式下对时序的要求而定。标准模式下,100 Kbit/s总线的负载最大容限≤400 p F;而快速模式下,400 Kbit/s总线的负载最大容限≤200 p F。根据具体使用情况、PCB的走线距离等因素以及标准的向下兼容性,设计中以快速模式为基础,即总线负载电容<200 p F,传输速度上限值400 Kbit/s。当蓝牙芯片供电电压为5 V时,RPmax选择范围为1.8~7 kΩ,I2C上拉电阻取值为5.6 kΩ。
注：图中[1]、[2]表示针脚在 PCB 板层的位置是 1 层或是 2 层
3 强噪声背景下语音提取软件算法
以硬件电路为基础,开发软件算法对所采集的信号进行处理是当前常用的设计手段之一[6,7,8]。在强背景噪声下提取用户语音的装置设计中,采用了小波神经网络对所采集的信号进行后续处理。小波神经网络借助小波特性对信号进行多分辨分析,同时又利用了神经网络所具有的非线性映射和自组织学习能力[9,10,11]。小波神经网络已经被广泛地应用于人工智能识别、信号分类等问题的分析与处理中。在本项目中,使用了一种具有领导机制的改进粒子群算法,将其应用于小波神经网络的权值训练,构架小波神经网络分类器,并用于强噪声背景下语音信号的提取[5]。
本项目在利用软件算法进行信号分析的过程中,首先对硬件电路采集的包含有强背景噪声的原始语音信号进行预离散采样和量化,将原始信号分割为数据帧。接下来,采用Morlet母小波为小波基函数构造小波神经网络;设定网络的输入层、隐含层和输出层的神经元个数。定义每个粒子的位置向量为present(i)=[w1,w2,…,wk,a1,a2,…,ak,b1,b2,…,bk],其中k为隐含层神经元个数,i为初始化粒子数目。随后,第d次迭代后网络实际输出和理想输出间的误差平方和被定义为粒子适应度函数J(d),即
式中,D为最大迭代次数;n为粒子群中粒子个数,总数为N;p为神经网络输出单元个数,总数为P,与神经网络设计相关。
完成上述过程后,通过算法进行寻优。在寻优过程中,判断是否达到终止条件,当找到最优结果后,输出正确极值及对应的小波神经网络参数。
4 结论
该系统对实时采集的语音信号进行音频护理后,由蓝牙通信模块发送至另一套系统上,经过音频处理将该语音信号通过耳机进行外放,外放效果良好。初步实现了经硬件电路设计完成对强噪声背景下语音信号的采集、传输和接收。
摘要：目的:为解决强噪声背景下近距离语音通信难题,设计一套硬件装置,解决语音信息采集、背景噪声滤除以及近距离传输等问题。方法:以STM32F303处理器为核心,通过集成音频接口(integrate interface of sound,IIS)音频总线连接音频录放模块,对采集、接收到的语音信号进行处理,通过蓝牙实现近距离传输。结果:该硬件装置能够采集到语音信号,经音频转换后可实现蓝牙传输及外放,效果良好。结论:该装置能够采集语音信号、滤除背景噪声,实现近距离语音传输。
关键词：硬件设计,ISS总线接口,语音信号采集,音频录放,蓝牙传输
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硬件通信 篇7
扩展频谱通信技术是信息时代三大高新技术通信传输方式之一,其主要随着信息战、信息对抗、电子对抗的发展,演变成为了一种全新的通信对抗方式。其与常规的通信方式相比,信息经频谱扩展后形成了宽带传输,通过扩频码序列展宽了信号频谱,并在经过相关的处理以后还可以恢复为宅宽带信息数据。因此,本文对扩频通信收发系统硬件方案设计与设备集成的探讨具有重要的价值。
1 扩频通信收发系统硬件方案设计
1.1 系统设计指标分解
在设计扩频通信收发系统硬件平台方案时需要满足低信噪比的设计条件,系统具体指标如表1所示。该系统在设计过程中主要是应用LDPC码序列,为了保证系统可以实现大于99%的数据成功传输率,LDPC解码器前端的信噪比要满足大于或等于1d B的条件。此外,鉴于以下系统设计指标的要求要保证中频设备的频率源满足-6.89~6.89之间的准确度要求,滤波器的3Db带宽要满足108MJz以上的要求[[1]]。
其次,选择出合适的调制方式,一般情况下包含两种,即单载波调制和多载波调制,不同的调制方式设置不同的系统硬件工作平台要求。具体的不同载波方案下的硬件工作参数指标要求如表2所示。
1.2 硬件平台的方案设计
硬件平台设计方案包括两种,即单板集成化方案和多板组合化方案,鉴于单板集成化方案的研究经验较少,本文主要分析单板集成化方案的基本设计方法。硬件平台单板集成化方案的核心主要是在一块开发板上同时集成基带单元和中频单元,具体的方案设计框架如图1所示[[2]]。
图中所示的AD9361射频捷变收发器属于AD936X系列芯片中的一种,其构成了宽频带集成RF平台的主要组成部分,集聚了整个射频和中频信号电路。其中的具体组成包括解调器、混频器、ADC、DAC、频率合成器以及模拟器等等。除此之外,AD9361射频捷变收发器还具备自动增益控制AGC和正交误差校准等方面的数字系统功能。
发射端操作原理如下:基带信号由FPGA产生,在完成扩频和基本的调制处理以后传输到射频捷变收发器中,实现二者传输的主要构件是系统内预设的接口。在对信号进行初步处理之后,再经过额外插值滤波处理使其达到DAC,并在实现D/A交换以后完成对基带模拟信号的滤波处理,上变频操作主要是在滤波处理完成后在RF模块内进行,最后将信号通过模拟滤波器传输到放大器内。
系统设计过程中主要采用的是双载波通信,其主要原因是AD9361单板集成化方案难以满足单载波和三载波对宽带的设计要求。而在采用双载波方案时,捷变收发器射频通道带宽要求小于56MHz,双载波方案下的转发器带宽为54MHz,符合对其的要求。因此,系统设计采用双载波方案下的单板化方案[[3]]。
1.3 外部接口设计方案
外部接口的设计主要是为了满足系统硬件平台的差异化要求,实现硬件平台与计算机通信的连接。一般情况下,常见的计算机外部接口主要包括三种,即串口、太网口和DVI口,不同接口的特点如表3所示。
FPGA开发板为了与计算机建立高质量的通信连接,提供了串口与太网口两种外部接口形式,且设置了JTAG口来完成硬件系统的验证功能。此外,由于该系统在设计过程中需要满足较高的传输效率,因此为了支持高速数据业务,还设置了PCI-E边缘连接器满足高数据传输和快数据处理的高级业务要求[4]。
1.4 系统软硬件兼容方案设计
如图2所示,其为基于以太网口的系统扩展方案中的基带硬件平台架构。以太网速度可以满足30kbps的系统传输速率基本控制程序主要包括几个基本环节,具体内容如下:
首先,在计算机具备可执行程序的条件下,通过以太网接口将控制命令传达到FPGA,其通过相应的接口实现对ADC和DAC的配置。其次,待相关模块配置完成以后,计算机内的可执行程序会对传送目标,即信息文件进行读取和发送,在FPGA接受到信息数据包时会将有用的信息进行提取,并且通过其它的接口将相关信息发送到发射机端。最后在发射机对其完成一系列的处理操作以后,将数据信息传输到DAC模块,在其中生成模拟信号完成发射[[5]]。
2 系统硬件设备集成
鉴于扩频通信系统的复杂性和多样性,在进行在确定系统硬件平台的整机集成方案时首先要分析各组分之间的通信问题,下面通过以下几个方面说明系统硬件设备集成方案的实现。
2.1 系统硬件设备间的通信
在上述设计的扩频通信系统中最主要的构成为发射机和接收机,二者在构成上包含了相同的要素,分别是计算机设备、开发板FPGA、FMC子板和中频设备,不同的设备之间的通信方式如下:
首先开发板与计算机之间的通信主要是基于外部接口,即FPGA开发板设置的串口、以太网口、PCI-E接口等,不同的接口在通信功能上表现出了较大的不同,即具备详细的通信分工。开发板上的串口主要应用于实验室的测试软件,以太网接口实现对相关模块参数的设置,PCI-E接口作为预留通信端口的形式存在于系统,其主要服务于高速数据业务的传输。
开发板与子板之间的通信主要是通过FMC接口完成,其通信功能主要表现在对相关数据的转化处理操作。开发板与中频设备的通信主要借助接口板来实现,接口板要具备两个串口,从而实现对中频设备的频点和增益值控制。子板与中频设备之间的通信主要是完成对信号的传输,通信实现的载体是线缆设备。
2.2 工控机机箱选型
工控机箱的全称是工业控制计算机,其主要作用是完成系统整机集成方案中重要组成的封装,包括对发射机和接受机的封装。鉴于本文中设计的扩频通信系统的结构较为复杂,因此应选择合理的工控机机箱。在选择工控机机箱过程中最主要的参考依据是系统内开发板和子板的放置位置以及具体设备之间的通信方式。结合系统硬件设备之间的通信方式,主要给出了3种工控机机箱选型方案,具体的内容如下:
第一种方案内容为直接插拔通信选型方案,适用于PCI-E接口与FMC接口;第二种是直接插拔通信使用于PCI-E接口,转接线通信适应于FMC接口;第三种方案为转接通信适用于PCI-E接口,直接插拔通信适用于FMC接口。
通过对上述三种方案的实时测验与分析,得出的结果如下:首先方案一的基本特点如上,其在机箱选型中要求6U高度以上的机箱,定制量要求较高,可行性较差;方案二中需要子板和基带板分离,灵活地安装子板,这种方案可行,需要购买高度4U的标准机箱和FMC转接线;方案三与方案的要求相同,具备可行性,需要购买高度4U的标准机箱和PCI-E转接线。
系统设计要求需要满足1.53GB/s的数据交互速率,因此在实际选型过程中,PCI-E接口采用转接线通信选型方案,FMC选择直插通信,即选择方案三。
2.3 整机可行性集成方案
通过上述分析,得到了较为合理的工控机机箱选型方案,即使用PCI-E转接线的高度为4U的标准工控机机箱方案,此外还应该选择较为合理的工控机配置方案,由于在工控机配置方案的选择过程中比较注重经济性和实用性,因此需要结合具体的实际情况进行选择。在实际操作的过程中涉及到的成本投入包括至少4根FMC转接线和两根PCL-E转接线,其经济性较强,成本在允许的范围之内。
3 结语
综上所述,通过扩频通信收发系统硬件方案的设计,得出了较为详细的设计流程和可行性预测,并通过选择合理的工控机机箱和工控机配置方案,得到了经济性和实用性并重的设备集成方案。扩频通信技术作为信息时代的高新通信传输方式,其不仅保证了通信的质量,同时还实现了对高速数据业务的传输,其从某种意义上来讲,与光纤通信和卫星通信在信息社会的地位并重。因此,加大对扩频通信技术的研究力度是十分必要的。
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