信号完整性问题（共8篇）
信号完整性问题 篇1
二十多年前, 人们还处在一个低速的时代, 电子产品的设计及制造工程师们所关心的内容只是如何布通所有的信号线及如何将产品完好封装, 互连线还影响不到系统的性能;随着电子产业的高速发展, 电子产品必然向高速度、高密度、高功耗的方向前进, 按照传统理论设计好的产品, 一旦提高系统的时钟频率, 便会出现信号完整性问题, 导致整个系统无法正常工作。信号完整性的噪声问题可归结为以下四类问题:反射, 串扰, 地弹和EMI。对信号完整性问题的研究起步于上世纪90年代, 相应的针对信号完整性问题的软件和测试装置也逐渐面世, 本文主要针对电路中的反射问题, 利用hype rlynx仿真软件初步探讨解决方法。
1 信号完整性中的反射
反射是指当传输线的特性阻抗与负载阻抗不匹配时信号到达接收端后有一部分能量将沿着传输线反射回去, 使得信号波形发生畸变, 甚至出现信号的过冲和下冲。信号如果在传输线上来回反射, 就会产生振铃和环绕振荡。减小或消除反射的方法是根据传输线的特性阻抗在其发送端或终端进行阻抗匹配, 从而使源反射系数或负载反射系数为零。
2 仿真软件Hyper Lynx介绍
Mentor Graphics公司的Hyper Lynx软件是业界应用最为普遍的高速PCB仿真工具之一, 它提供了工程化的高速PCB信号完整性与电磁兼容性分析环境, 包含前仿真环境 (Line Sim) , 后仿真环境 (Board Sim) 及多板分析功能, 可以帮助设计者对电路板上频率低至几十兆赫兹, 高达千兆赫兹 (GHz) 以上的网络进行信号完整性与电磁兼容性仿真分析。其操作界面友好度非常高, 易学易用, 因此得到很多工程师的青睐。
3 改善反射的端接策略及仿真分析
如图1, 初始仿真参数设置如下:驱动器选择为简单模型“CMOS, 3.3V, FAST”, 传输线选择为微带线, 特性阻抗为50Ω, 激励频率为100MHz, 仿真电压的测试点加在传输线的末端。图2所示为初始情况下的仿真波形。从图中可以看出, 反射形成的过冲电压达到4.505V, 下冲电压达到2.785V, 这在实际电路中会引起严重的信号完整性问题。
3.1 源端串联端接
源端串联端接是在驱动器和传输线源端之间接入一个电阻。驱动器的内阻和这个接入的电阻必须与传输线的特性阻抗相匹配。这样, 使得源端的反射系数为零, 进而抑制从负载端反射回来的信号, 消除信号的二次反射。下面我们通过仿真来分析上述理论。
如图3所示, 在传输线的前端串联端接40.1Ω的电阻。从图4中可以看出过冲电压和下冲电压分别约为3.538V和3.269V, 信号完整性问题有了明显的改善。
3.2 远端并联端接
这种端接方式是在负载端加入一个下拉到地的电阻来实现阻抗匹配的。其值应和传输线的特性阻抗相当, 这样, 就可以使负载端的反射系数接近于零, 进而减小一次反射。采用这种端接方式的条件是驱动端必须能够提供输出高电平时的驱动电流, 以保证通过端接电阻的高电平能满足门限电压的要求。
如图5所示, 在传输线末端并联端接48.2Ω电阻。从图6中得知过冲电压和下冲电压分别为3.215V和2.892V。过冲电压低于驱动电压3.3V, 这正是因为端接电阻直流损耗造成的。
4 反射的端接策略小结
通过上面的仿真分析, 我们可以知道, 当使用端接技术时, 信号波形中的过冲和下冲会有明显的改善, 各种端接策略都不同程度地抑制了信号反射的发生。但是我们也看到, 不同的端接策略对信号的影响是不同的, 因此在选择端接策略时, 应根据对信号质量要求的综合考虑, 这样才能得到较好的端接效果。
造成反射的原因很多, 不合理的走线方式、拓扑策略不当、电源平面和地平面上由于过孔等造成的不连续等都会造成反射现象的发生, 产生信号完整性问题。由于仿真条件限制, 这里我们只提出一些改善的简单方法, 以尽量减小反射问题的发生, 其中还有很多的不足之处, 有待于在今后的学习中深入的研究和体会。
信号完整性问题 篇2
时间:2009-03-15 11:25来源: 作者:于博士
所谓“地弹”，是指芯片内部“地”电平相对于电路板“地”电平的变化现象。以电路板“地”为参考，就像是芯片内部的“地”电平不断的跳动，因此形象的称之为地弹（ground bounce）。当器件输出端有一个状态跳变到另一个状态时，地弹现象会导致器件逻辑输入端产生毛刺。
那么“地弹”是如何产生的呢？
首先我们要明白，对于任何封装的芯片，其引脚会存在电感电容等寄生参数。而地弹正是由于引脚上的电感引起的。
我们可以用下图来直观的解释一下。图中开关Q的不同位置代表了输出的“0”“1”两种状态。假定由于电路状态装换，开关Q接通RL低电平，负载电容对地放电，随着负载电容电压下降，它积累的电荷流向地，在接地回路上形成一个大的电流浪涌。随着放电电流建立然后衰减，这一电流变化作用于接地引脚的电感LG，这样在芯片外的电路板“地”与芯片内的地之间，会形成一定的电压差，如图中VG。这种由于输出转换引起的芯片内部参考地电位漂移就是地弹。
芯片A的输出变化，产生地弹。这对芯片A的输入逻辑是有影响的。接收逻辑把输入电压和芯片内部的地电压差分比较确定输入，因此从接收逻辑来看就象输入信号本身叠加了一个与地弹噪声相同的噪声。
现在，集成电路的规模越来越大，开关速度不断提高，地弹噪声如果控制不好就会影响电路的功能，因此有必要深入理解地弹的概念并研究它的规律。
信号完整性问题 篇3
随着数字电路的快速发展以及电路工作频率的不断提高, 高速数字电路系统越来越复杂, 导致高速数字设备出现了越来越多的问题, 例如信号路径或者返回路径上, 由于受到阻抗突变等因素导致的失真与反射, 影响了信号的完整性, 解决信号完整性问题已经成为现代高速数字产品成败的关键因素之一。因此, 文章针对高速数字电路信号完整性以及电源完整性问题的研究具有非常重要的现实意义。
二、高速数字电路信号完整性问题分析
1高速数字电路信号完整性的概念。信号完整性即信号的完整程度, 具体来说就是信号由驱动端传输到接收端后波形的失真程度, 其主要的作用是研究数字信号和互连线的电压电流波形相互作用时, 其电气特性参数对产品性能的影响程度。串扰通常是由于导线之间的电磁耦合作用导致的, 互感导致的耦合电压称之为感性耦合;互容导致的耦合电流称之为容性耦合, 由于现代高速数字电路中存在非常密集的联想, 导致走线自身和周围的轴线电磁场之间存在非常严重的耦合, 如果串扰电压达到一定的数值, 将会严重的影响高速数字电路信号的完整性;反射指的是当传输线的负载和特性阻抗不相配时, 从驱动端发出的信号到达指定接收端后, 会导致一部分信号沿着传输线反射回驱动端, 导致信号波形出现畸变问题, 严重的影响信号的完整性
2高速数字电路信号完整性问题的研究。文章采用信号完整性软件Hyper Lynx对串扰以及反射等影响信号完整性的因素进行分析, 该种软件能够为高速数字电路信号完整性提供一个良好的分析环境, 例如后仿真环境、前仿真环境等, 能够实现从几十兆赫兹至几千赫兹电路信号的完整性, 并且该种软件具有非常友好的截面, 受到众多工程师的青睐。
1) 串扰的仿真分析。过大的串扰会导致高速数字电路的误触发, 影响信号的完整性。主要包括: (1) 信号前沿的空间延伸, 信号上升时间内信号速度与上升时间之间的关系表示为:RT×ν=d (公式1) , 公式中, v表示信号的速度;RT表示信号的上升时间;d表示上升时间的空间延伸; (2) 信号前沿的饱和长度, 信号从驱动端输出后, 如果耦合区域长度超过了前沿的空间延伸, 会导致偶和噪声值呈现饱和状态, 达到一个相对稳定的状态, 因此将等于信号前言的空间延伸的偶和长度当做信号前言的饱和长度; (3) 感性偶和电流, 感性偶和电流的公式表示为: (公式2) , 公式中, Lm L代表单位长度互感;I代表动态线上的信号电流;VL代表静态线上感性偶和噪声电压; (4) 容性偶和电流, 容性偶和电流的公式表示为: (公式3) , 公式中V为信号电压;Cm为前沿工件延伸长度上的偶和互容;IC为从动态线流到静态线上的总的容性偶和噪声电流。2) 反射的仿真分析。反射信号量通常受到瞬态阻抗的影响, 反射系数ρ为反射信号和入射信号的幅值之比, 假设交界面之前的瞬态阻抗表示为Z1, 交界面后的瞬态阻抗表示为Z2, 则, 其中Vinc为入射电压, Vrefl为反射电压。同时, 采用点对点拓扑的通用端接策略和仿真分析以及远端RC端接策略与仿真分析, 再采用一些降低发射问题的措施, 能够降低反射对信号完整性的影响。
三、高速数字电路电源完整性问题的分析
针对高速数字电路电源完整性问题的研究, 需要从以下几个方面进行: (1) PDNA的组成, PND组要包括芯片内半导体电源分配网络、封装电源分配网络、PCB电源分配网络、系统外配电网络等; (2) 同时开关噪声, 同时开关噪声最大值的表示公式表示为: (公式4) , 公式中VDD为电源电压;LP表示等效寄生电感;tr表示输入信号的上升时间;βn表示NMOS管的传导系数;n表示同时开关的单元个数; (3) 采用目标阻抗法进行PDN去耦网络设计, 目标阻抗的公式表示为 (公式5) , 公式中, P表示平均功率;ripple表示允许的电压波动;Vdd表示系统的供电电压;Ztarget表示目标阻抗, 采用目标阻抗法进行PDNA去耦网络设计的步骤表示为:确定目标阻抗、进行PCB板的频率扫描、确定相应的去耦电容。采用目标阻抗发设计的PDN去耦网络, 能够尽可能的降低输入阻抗, 并能够准确的判断哪些频点上存在电源噪声, 并采取有效的措施进行处理。
四、结束语
总而言之, 近年来数字高速电路设计频率在不断的提高, 随着集成电路中各种功能电能数量的增多, 互连线的数量也在不断的增加, 这对高速数字电路信号的完整性以及电源完整性造成了一定程度的影响。文章针对影响高速数字电路信号完整性以及电源完整性的因素, 希望能够为实际设计人员提供一定的参考。
摘要：文章针对高速数字电路信号完整性与电源完整性问题进行了分析, 希望能够为高速数字产品的研究人员提供一定的参考。
关键词：高速数字电路,信号完整性,电源完整性
参考文献
[1]王海娜.高速数字电路中信号和电源完整性分析[D].郑州大学, 2010, (6) .
信号完整性问题 篇4
随着新工艺、新技术的快速发展, 高速器件在电路设计中应用越来越广泛。在这种高速电路系统中, 数据的传输速率、时钟的工作频率都越来越高, 电路功能越来越复杂, 电路板密度也相当大。这时, 电路的设计重点就不仅仅是元器件的合理放置和导线的正确连接, 更重要的是要对电路中的信号做完整性分析, 否则, 即使电路工作原理正确, 系统也不一定能可靠正常地工作。因此电路设计中能否处正确处理好系统的信号互连, 妥善解决好信号完整性问题, 成为了一个设计能否成功的关键因素[1]。
2 信号完整性问题
信号完整性 (SI, Signal Integrity) 就是指信号通过信号线传输后仍能保持完整, 保持其正确的功能而未受到损伤的一种特性[2]。主要研究的是信号传输后的质量和时序问题, 当电路中的信号能以符合要求的时序和大小进行传送, 并能按要求顺利的到达输出端, 就说明电路具有较好的信号完整性, 否则就出现了信号完整性问题。
信号完整性问题主要包括反射、振荡、地弹、串扰、电源噪声、EMI等等。
2.1 反射现象
反射是信号在传输线上的回波[2], 信号功率的一部分经过传输线送达负载, 另一部分则向信号源端反射回来。当反射信号到达信号源端时, 若信号源端阻抗与传输线阻抗不匹配就将会产生第二次反射。若传输线的源端和负载端都存在阻抗不连续, 那么信号将会在驱动线和接收线之间来回进行反射。实际上传输线任意一点上的信号都是由入射信号和反射信号多次叠加而成的。
当信号在传输过程中遇到比当前阻抗值高的时候, 发生正方向反射, 使信号边沿的幅度递增, 出现过冲;当信号在传输过程中遇到比当前阻抗值低的时候, 发生负方向反射, 使信号边沿的幅度衰减, 出现欠冲。这些波动的假时钟信号过大, 超过一定的范围时, 就可能会导致系统的误操作, 产生故障, 甚至造成事故。
如果信号在一个时钟周期中, 反复地出现过冲和欠冲, 称之为振荡或振铃。这就是电路中因为反射而产生的多余能量无法被及时吸收的结果。如果没有采取合适的抑制措施, 就会引发传输信号波形的失真, 如图1。
2.2 串扰
在高速数字电路设计中, 串扰现象及其常见。信号串扰是在电气上没有连接的信号线之间, 因电磁耦合对相邻的传输线产生不期望的电压干扰噪声[4]。由于信号线本身逻辑电平发生变化, 对其他信号产生影响的信号线称为“攻击线”。受到影响而导致自身逻辑电平发生不正常的信号连线称为“牺牲线”。串扰噪声从攻击对象上以耦合电压或耦合电流的形式, 交叉耦合到牺牲对象上, 表现为在其中一根信号线上有信号通过时, 在PCB板上与之相邻的信号线上就会感应出相关的耦合电压或电流信号。
串扰一般可以分为前向串扰和后向串扰。前向串扰是指攻击源对牺牲对象的接收端产生的第一次干扰, 也称远端干扰, 同样是由于电容和电感的耦合形成的, 但是这两个耦合形成的干扰信号是反相的, 是可以相互抵消的, 因此前向串扰几乎可以忽略。而后向串扰指攻击源对牺牲对象的发送端产生的第一次干扰, 也称为近端干扰, 两个分量是同相的, 不容忽视, 因此一般研究都是后向串扰。
设定网络A12为攻击对象, A13为牺牲对象, 在没有采取任何抑制措施时的干扰线与被干扰线上的信号波形如图2。可以看出在牺牲信号线A13上存在着很大串扰噪声, 最大串扰噪声幅度可达30mv左右。
2.3 电源、地弹噪声
电路中各种芯片和电源平面之间存在着一定大小的寄生参数, 每当电路中有较大的电流涌动时, 如芯片多个输出级同时动作, 就将会有较大的瞬态电流在芯片引脚与PCB板的电源平面中流过, 从而导致电源线上和地线上的电压波动, 这个不期望的波动噪声可能会造成其他元器件的不正常动作。
地平面的分割, 也可能引起数字信号传到模拟接地区域时, 产生接地平面信号回流反弹。同样, 电源平面的分割也可能有类似情况的危害产生。负载容性的增大、阻性的减小、寄生参数的增大、切换速度的加快, 以及同步切换数目的增加, 都有可能导致接地反弹噪声的增加。
3 改善信号完整性问题的方法
由于上述这些信号完整性问题的存在, 就可能会导致本来原理正确的电路, 出现了不正常的信号, 从而使得高速数字电路中的器件不能正常工作。因此为了保证信号在传输后仍能保持其应有的可靠的功能和稳定的性能, 必须在电路设计初期就处理好这些问题。
3.1 抑制反射的方法
改善反射噪声的一般做法是布线拓扑法, 尽量缩短高速传输线的长度, 以减小信号线的传输线效应。常用布线时的拓扑结构有:点到点、菊花链、星形、分支和周期性负载等结构, 如图3所示。
端接技术是高速数字电路处理信号完整性问题最常用的办法, 在信号输入、输出端端接电阻来达到阻抗匹配的目的。端接技术一般分为串联端接技术和并联端接技术。
串联端接是利用使信号源端反射系数为零, 来抑制从负载端反射回来的信号再从信号源端反射回负载端。在尽量靠近驱动信号源端的位置串联一个电阻到传输线中来实现, 所串联电阻阻值加上驱动源的输出阻抗应大于等于传输线的阻抗, 用以匹配信号源的阻抗, 如图4。
并联端接一般是在尽量靠近负载端的位置接上拉或下拉电阻, 以实现电路终端的阻抗匹配问题。并联端接有如图5几种方式, 可用于分布负载, 并能够全部吸收传输波以消除反射, 表1给出了各种端接技术的优缺点。
3.2 串扰和噪声的抑制方法
串扰是由于信号线间的电磁耦合引起的, 减小串扰最行之有效的方法就是增加信号线间的距离, 减小耦合长度。但高速系统设计中, PCB板的密度已经越来越大, 靠增加信号线间的距离改善串扰已不可能了。因此可以通过改变PCB板的绝缘介质参数和绝缘介质的厚度来减小电磁耦合, 从而来达到减小信号线间的串扰的目的[3]。
目前多层PCB板都包括若干个信号层和电源层, 两信号层和电源层的叠放顺序没有特殊规定, 通常是通过叠放顺序来构成标准的微带传输线和带状传输线, 与之相邻的都有一个电源平面, 相应信号层与电源层之间是需要用电介质填充的。电介质层的厚度是影响传输线特性阻抗的重要因素, 电介质层变厚时, 传输线特性阻抗变大, 变薄时, 传输线特性阻抗变小。对于同样电介质层厚度, 带状传输线的串扰要小于微带传输线的串扰。因此在高速电路布线时, 如带状传输线的阻抗控制能够满足要求, 那么使用带状传输线可以比使用微带传输线获得更好的串扰抑制效果。
抑制电源和地弹噪声的方法也很多, 可以通过降低封装回路电感, 在封装内部使用旁路电容, 让电源和地共同分担回路电流, 从而减小电压波动等等, 来降低和改善电源和地弹的噪声。
4 基于Atium Designer的信号完整性分析
Altium Designer是Altium公司的一款最新的EDA设计软件, 提供了完整的集成信号完整性分析工具, 对电路潜在的信号完整性问题, 可以在原理图环境中对选择的节点进行分析, 可以找出初步的阻抗、反射等问题;更全面的分析是在PCB环境下完成的, 不仅能以清晰的波形形式给出各种分析结果, 而且还能为设计者提供一些有效的终端措施, 来帮助选择合适的解决方案。
4.1 信号完整性分析前的准备工作
为了在做信号完整性分析时, 能不出现一些不必要的麻烦, 能够顺利准确地得到分析结果, 必须要事先做好以下几项准备:
(1) PCB设计中每个组件的SI模型类型都必须是正确的, 如果没有SI模型的器件要自己进行添加设置, 对于IC组件来说, 一般要从芯片厂商提供的IBIS文件导入模型I/O管脚特性。
(2) 软件是以集成项目为核心的, 在做SI分析之前, 都要确认所有的文件, 包括原理图文件和PCB文件, 都包含在工程项目文件 (*.PRJPCB) 下, 不能是自由文档, 否则软件是不能给出准确的仿真结果的。
(3) 要想成功分析电路的所有特性, 在对网络进行仿真的时候, 必须要有集成电路的输出引脚作为激励源连接到网络上, 否则电容、电阻和电感这些被动器件是无法给出正确的仿真结果的。
(4) PCB的层堆栈要必须准确无误, 要根据电路板的实际设计情况来设置所有信号层和电源层的厚度, 包括绝缘介质层的材质和厚度等相关参数, 因为这个是对串扰分析会有很大的影响的[7]。
4.2 信号完整性分析
一切准备工作就绪后, 最好先对工程项目进行编译, 确认没有任何错误了, 就可以在PCB编辑器中执行【tools】/【signal integrity】分析命令, 在弹出的分析窗口中, 左侧部分可以看到网络是否通过相应的规则, 选择网络“A12”, 点击右键, 在下拉菜单中选择“Details”命令, 可以看到针对此网络分析的详细信息。
对电路中的关键网络进行信号分析, 选中想要重点分析的网络标签, 如“A12”, 双击导入到窗口右侧待分析列表中, 单击窗口右下角的Reflection Waveforms命令, 进行反射情况分析。下图6是对网络“A12”进行反射分析波形。
在图6的分析波形中可以看到在信号线上存在着很大的反射噪声, 也可以根据需要进行确切的参数测量。在图6信号完整性分析窗口右侧可以选择各种端接策略, 如戴维南端接、下拉电阻端接、二极管端接等, 每种端接方式可以设置不同的端接阻抗, 来减小反射所带来的影响, 图7选择的是串联端接方式, 电阻值分别为20Ω, 55Ω, 90Ω, 设计者可以根据波形分析结果, 根据实际噪声容限的要求[5], 选择合适的阻抗值和合理的端接方式。用同样的方式可以对电路中的关键网络进行串扰分析。
5 结语
高速PCB设计在数字系统设计中占有越来越重要的地位。一个系统是否能具有高性能, 能否长期稳定的工作, 在很大程度上取决于PCB设计的合理性。要使PCB产品缩短上市时间, 降低产品成本, 就要在PCB设计的整个过程中, 充分考虑高速信号的完整性问题, 要综合考虑各方面因素, 合理布局布线, 设计初期都必须经过仿真验证, 在第一时间发现潜在的问题并找到合适的解决方案。
参考文献
[1]王渊峰, 戴旭辉.Altium Designer10电路设计标准教程[M].科学出版社, 2013.
[2]Eric Bogatin.信号完整性分析[M].李玉山, 李丽平, 等译.北京:电子工业出版社, 2008.
[3]陈伟, 黄秋元.高速电路信号完整性分析与设计[M].北京:电子工业出版社, 2009.
[4]高海宾, 辛文, 胡仁喜, 等.Altium Designer10从入门到精通[M].北京:机械工业出版社, 2014.
第三代SAS信号完整性测试分析 篇5
SAS3.0相比目前的SAS技术而言,最突出的特点就是,其数据传输率高达12Gbps,数据带宽最高可达2400MBps.这就意味着信号周期缩短到83.3ps,信号的边沿上升时间提高到了20.83ps。同时由于,在一致性测试的待测电路上加入了去嵌入的要求。
1 测试内容要求
完整的传输过程由发送端传输线和接收端完成。因而通常我们对高速串行信号的完整性测试需要包含对发送端的测试和接收端的测试。在SAS—致性测试中,我们测试的主要对象是SAS驱动器芯片、主机总线适配器、启动器、高密度磁盘驱动器或机箱背板。
更高速的信号意味着设计上的更大挑战和测试的复杂度增加,比如更多的测试设备仪器需要,更复杂化的配置结构,以及更多的测试建立和执行时间需求。由于UNH IOL并未正式推出SAS3.0的测试规范,我们可以参考SAS2.0的规范要求并根据SAS3.0信号的新特点做合适的增减。
按UNH IOL的SAS测试要求,SAS-2信号完整性测试的内容如下:
(1)发送端测试——发送端的测试主要涵盖了带外信号测量、扩频时钟特性测量以及数据信号电气特性测量三个方面。具体测量参数有OOB Tests (带外信号特征测量),TX SSC Modulation Frequency(扩频时钟频率测量),TX SSC modulation deviation and balance (扩频时钟偏差与均衡),TX SSC DFDT(informative)(扩频时钟调制偏差斜率,即dF/dt,此项仅供参考测量),TX physical link rate long term stability (长周期物理链路传输率稳定性),TX common mode RMS and Spectrum (发送端共模电压均方值及频谱特性),TX peak-to-peak voltage (发射信号幅值),TX rise and fall times (发射信号上升及下降时间),TX random jitter(RT) and total jitter(TJ)(发射信号随机抖动和传输抖动)。[2]
(2)传输线S参数测试——此项测试主要测量SAS物理链路上被测件发送和接收通道的差分回波损耗,目标测量参数为SDD11,SCC11,SCD11,SDD22,SCC22,SCD22.
对于SAS3.0,信号发送端的测试依然是被要求的。同时,由于信号具有更高的频率成分,传输过程中受到的影响也会越来越被重视。由于眼图在到达接收端的时候已经接近闭合。因而在测试中,应更关注于传输线质量,尽量避免串扰带来的影响。此时测试的着重点将不再是发送端的测试,而更多的关注于传输通道的信号保真度以及接收端容忍度的要求上,传输线阻抗、S参数(回波损耗)的测量也变得更为重要,从而保证信号在经由发送端发出之后,经过传输通道到达接收端,能够被接收机正确接收并满足误码率的要求。
2 测试仪器要求
信号发送端的测试主要由示波器帮助完成。由于第三代SAS信号速率高达12Gbps,按照SAS-3规范定义的发送端信号20%～80%上升时间要求在20.8ps。根据计算得到,待测信号带宽=0.4/Rise Time(20～80%)=0.4/20.83ps=19.2GHz。按照3%的测量精度要求,我们可以得到量测该信号所需示波器的模拟带宽要求高达30GHz。所幸,安捷伦和泰克公司均已推出可支持SAS-312Gbps测试的高带宽示波器(支持4通道33GHz的安捷伦DSA/DSO93304Q示波器以及支持2通道33GHz的泰克DPO/DSA73304D示波器)。另外,由于SAS3.0信号眼图在接收端时接近闭合,这就要求在测试SAS3.0的12Gbps信号时,接收端设备需要引入合适的均衡算法来将经过传输线损耗而接近闭合的眼图打开,以便进行更好的信号量测与分析,否则就需要新的测试方法。
为了提高测量精度和减少测试方法带来的信号损耗,我们还需要一种可靠的连接方法,以便在最低损耗的情况下将待测机上的SAS接口与示波器信号采集通道相连,这就是一致性测试夹具。SAS接口技术规范也定义了相应的一致性测试测量点的位置。SAS3.0接口连接器的定义在SAS2.1的基础上增加了SFF-8644 HD4x外部连接器,测试夹具的接口类型更加多样化。串行连接SCSI-2.1 (SAS-2.1)标准第5.7.2部分“零长度测试负载”对每种测试电路都进行了定义。
由于信号速率达到12Gbps,针对发送端回波损耗(S参数)的测试我们需要支持频段大于6GHz的矢量网络分析仪。在测量一条传输通道上各处的阻抗值以及在时间域或距离域中对被测器件中所存在的问题,例如对器件特性的不连续性进行检查时,矢量网络分析仪的时域测试功能是非常有用的。在测量传输线系统的宽带响应特性方面,与其他测试技术相比,时域测试技术通过把被测器件特性的不连续性显示为时间或距离的函数而能给出更富有含义的信息,其测试结果通常显示为S参数。由于测试仪器接口需要通过一致性测试治具连接到待测机,这就要求测试仪器需要具有良好的去嵌机制。
在接收端测试上,我们需要支持产生>12Gbps高频率数据信号的信号发生器和时钟恢复模块、良好的抖动加入算法,以及精确的信号采集和误码分析仪器。
3 测试方案
发送端的测试,均可直接将被测件Tx端通过一致性测试治具连接到高带宽时域采样示波器进行测试。我们除了可以参考UNH IOL给出的SAS2.0TX端测试步骤进行量测以外,各大测量仪器供应商也都推出了相应的测试解决方案。对应不同的测试项目,我们需要协同驱动器芯片工程师对驱动器进行相应配置,使其发送指定测试数据包。同时,我们还需要对发送端控制芯片到接口部分的电路设计布线进行S参数的测量或仿真,结合一致性测试治具的传输特性,在示波器段对信号进行去嵌入,以将量测点模拟到真正的发送端(如图1所示ET点位置)。
传输线的阻抗和回波损耗的测试主要是用于评估传输通道上的线缆、连接器以及芯片端的阻抗特性。测试使用时域反射计(TDR),通过注入脉冲,测量从被测件的特性阻抗产生的反射信号,进而计算得到阻抗,同时也可经过FFT得到S参数。另外,我们也可以通过矢量网络分析仪(VNA)直接测量S参数。在测试之前我们要对一致性测试夹具进行校验,从而去除夹具本身带来的测试结果误差。
接收端的测试我们使用误码仪来进行测试,由误码仪自配的信号发生器对待测机发送指定的数据包,设置待测机为自动环回模式,将接收到的数据包从同一测试口发出,通过测试治具将待测机返回的信号接入到误码仪,由误码仪对接收到的数据包和发送的数据包做误码测试,从而得到待测机的误码率结果。必要时,加入适当的抖动,来观测待测机的接收容忍度。
所有的待测项目和参数我们均可以在协议中找到其对应的标准限定范围,从而可以根据量测结果评定待测件SAS信号完整性的良莠及其余量。
4 总结
如今第二代SAS的信号完整性测试技术已经成熟,第三代SAS的测试将更注重于信号传输通道损耗及接收端容忍度测试。其高频率高带宽的数据发送端测试、传输链路性能测试和接收端抖动容限测试都对相应的测试仪器提出了更多更高的要求。
摘要：本文以第二代SAS信号完整性测试方案为基础,针对目前最新的第三代SAS协议,分析了信号完整性测试在其中所面对的挑战,并提出解决方案。
关键词：SAS3.0,信号完整性,测试
参考文献
[1]Working Draft Serial Attached SCSI-3(SAS-3),T10/2212-D,Revision 02a,26 July 2012.
[2]UNH IOL SERIAL ATTACHED SCSI(SAS)CONSORTIUM-Clause 5 SAS-2 6Gbps Physical Layer Test Suite,Version 1.01,August 20,2009.
信号完整性问题 篇6
1 基于IBIS模型的信号完整性分析
信号完整性(Signal Integrity,简称SI)是指在信号线上的信号质量。信号完整性故障会引起任意信号波形的跳变,导致把输入的畸变数据送入锁存,或在畸变的时钟跳变沿上造成在错误的时间捕获数据[1]。信号完整性分析的目的就是保证高速数据传输的可靠性[2]。
1.1 影响信号完整性的主要因素
影响信号完整性的主要因素有信号时延、反射与振铃、串扰、电磁兼容性或者电磁干扰(EMC/EMI)和电源/地噪声(地弹、Delta-I噪声或者同步开关噪声(SSN))等等。
传输时延与信号线的长度、信号传输速度的关系如下
式中C为真空中的光速;εreff为有效相对的介电常数;lp为信号线的长度。
反射就是在传输线上的回波。输入输出阻抗不匹配会引起反射,当信号在源端与负载端之间多次反射,在稳态信号上下产生的电压过冲和下冲现象,就是振铃。串扰是指走线、导线、电缆束、元件以及任意其它易受电磁场干扰的电子元器件之间的不希望有的电磁耦合。地弹指在电路中有大的电流涌动时,会引起地平面反弹噪声。EMI表现为当数字系统加电运作时,会对周围环境辐射电磁波,从而干扰周围环境中的电子设备的正常工作,产生原因是电路工作频率太高以及布局布线不合理[1]。
1.2 IBIS仿真模型及获取验证
IBIS (Input/Output Buffer Information Specification)输入/输出缓冲器信息规范是一种基于V/I曲线的对I/O缓冲器快速准确建模的方法,他提供了一种标准的文件格式来记录如驱动器输出阻抗、上升/下降时间及输出负载等参数,非常适合做振铃(ringing)和串扰(crosstalk)等高频效应的计算与仿真[3]。在进行信号仿真分析之前,必须将设计中所使用到的器件的IBIS模型准备好。一般来说,器件生产厂家和专业EDA厂家提供的IBIS模型可信度较高,但获取的模型必须要进行修改才能使用。
1.3 选择Cadence软件模拟仿真
Cadence公司是全球最大的EDA供应商,在PCB设计行业属于顶级水平,他提供了从芯片设计到封装设计再到板级设计的一体化设计平台。他的主要思想是用好的仿真分析设计来预防问题的发生,尽量在PCB制作前尽量解决可能发生的问题,并将原理图设计、PCB布局布线和高速仿真分析集成于一体,可以解决在设计中存在于各个环节的与电气性能相关的问题[4]。本设计的原理图设计和PCB设计分别采用的是Cadence公司出品的Capture和Allegro,信号完整性仿真也采用Cadence公司的Allegro PCB SI。
2 高速数据采集板中信号完整性的建模仿真分析
2.1 系统构成
在此系统中,选用的主要器件是ATMEL的Dual 8-bit 1 Gsps ADC和ALTERA的EP2S60构成基本电路。其工作流程:FPGA产生控制信号使ADC工作,同时FPGA将晶振的输入CLK倍频为300 MHz,作为ADC的采样时钟CLKI,同一时钟采样IQ两路数据,ADC采用内部1:2复用将数据频率降至一半,然后输出4路8 bit-150 MS·s-1的LVDS逻辑的数据和同步时钟CLKO,而FP-GA专用的LVDS差分逻辑接受通道接受数据,再进行降速处理输出。基本电路框图如图1。
该系统有数百个元器件,数千个引脚,有9种电源网络,数字网络:1.2 V,2.25 V,2.5 V,3.3 V,5 V,DGND,模拟网络:1.2 V,3.3 V,AGND。PCB采用8层设计:4层信号层,2层电源层,2层地层。
2.2 划分系统中的关键信号与非关键信号
在数字电路中信号数量一般较多,对全部信号进行信号完整性分析是不现实的,也是不必要的。故仿真分析前,应将系统中的信号划分为关键信号或者非关键信号。划分的依据主要是器件驱动沿速率快慢、工作频率的高低、信号线长度等条件。对时延敏感的线网,如时钟信号和读写信号;对曲线要求高的线网,如差分信号,即使速率不高,也应视为关键信号;另外,对于非高速信号,如果因为系统复杂而造成布线拓扑结构不好、走线过长,也应作必要的信号完整性仿真分析[5]。
该系统中的高速器件是ADC和FPGA,由他们构成的高速网络就是ADC的差分输出信号、FPGA的输出信号和时钟信号,对这部分网络做信号完整性分析至关重要。
2.3 不同阶段的信号完整性仿真
做仿真之前,先对各个器件建立并分配IBIS模型,主要模型可从互联网上下载,下载的模型需要验证,模型验证是个相当长的过程,验证模型无误后再进行下一步仿真。其中对FPGA的输入AD＿AI3的仿真比较有代表性,由于篇幅有限,这里仅对300 MHz时的AD＿AI3仿真举例分析。
2.3.1 布线前信号完整性仿真
在原理图完成之后,就可以进行布线前信号完整性的仿真,此阶段的仿真分析主要是根据SI模型对信号完整性问题进行一系列的预分析,根据仿真结果选择合适的元器件类型、参数和电路拓扑结构,作为设计电路依据。
此时对AD＿AI3的仿真,是未布线拓扑仿真,仿真波形如图2所示。
2.3.2 布线后信号完整性仿真
布线后信号完整性仿真检查,将允许有计划地打破或改变设计规则。此阶段的仿真考虑了包括串扰在内几乎所有的实际因素。
2.4 通过仿真结果对设计进行修改
经过对AD＿AI3的首次仿真,对比布线前仿真,从布线后的仿真波形可以清楚看出仍然存在延时过大和过冲的问题。延时过大是传输距离过长等因素引起,所以反复重新布线,调整布局;过冲可能是阻抗不匹配,尝试改变终端电阻的阻值,再进行反复仿真对比。
最终反复调整布局,重新布线,以减少时延;并且在信号源端和信号线之间串接了一个阻值为33Ω的电阻,并且调整终端电阻为65Ω之后,这样使源端的输出阻抗与传输线的特征阻抗相匹配,来改善过冲问题。
修改后的仿真结果见图4,可以看出时延问题有较大改观,比较图3,时延改善了近2 ns;与图3相比,过冲也减小了大约150 mV,过冲问题也限制在可以接受的范围内。
比较图2～图4,可见在高速系统中信号完整性仿真是必要的,其仿真结果是可信的。
在实际的仿真过程中还碰到别的许多问题,例如严重的振铃,非单调边沿以及过大的串扰等。通过在驱动端添加不同阻值的串联端接、在负载端添加不同阻值的并联端接、调整端接的位置、修改走线的拓扑结构、调整板层间的介质厚度甚至更换逻辑器件的类型等方法进行反复的修改与仿真验证,最终将信号完整性问题限制在可接受的范围内。
3 结束语
通过使用Cadence软件进行信号完整性的仿真,笔者体会到该软件具有很强的实用性,对于硬件设计人员来说,尤其是对高速PCB的设计来说,是一种不可多得的设计工具。对复杂的高速数字系统而言,基于IBIS模型的信号完整性仿真分析是设计者的得力助手。特别是对于没有设计经验的初级设计者来讲,仿真分析就显得尤为重要。利用仿真结果来修正设计的不足,及时解决电路板信号完整性问题,将避免重复制版,从而可以达到缩短设计周期,节约设计成本的目的。
参考文献
[1]姜雪松，陈绮，许灵军，等．印刷电路板设计[M]．北京：机械工业出版社，2005．
[2]Eric Bogatin．Signal Integrity：Simplified[M]．北京：电子工业出版社，2007．
[3]曾繁泰，孙刚见，李冰，等．EDA工程实践[M]．北京：清华大学出版社，2004．
[4]周润景，袁伟亭．Cadence高速电路板设计与仿真[M]．北京：电子工业出版社，2006．
高速电路设计中的信号完整性研究 篇7
在高速信号系统中的反射很可能是多种原因造成的, 当传输线上的走线不均匀导致阻抗不连续, 或者走线阻抗不匹配, 都会导致两端走线将一部分的电压反射回来, 这个电压还会继续反射从而形成振荡。如何去计算传输线的特性阻抗最主要关注的是精确的计算反射系数和反射电压的。
1.1 表层微带线的特性阻抗
微带线就是我们常说的传输线。其模型如图1所示, 传输线上使用铜厚度、宽度、传输线参考到地的距离以及pcb的板材 (即介电常数) 决定了微带线的特性阻抗。计算公式如下:
1.2 非对称带状线的特性阻抗
高速信号系统中最容易出现的系统反射是由于系统中走线不对称引起的, 当高速信号在以差分信号出现时, 走线不对称引起的问题尤为明显。
非对称带状线模型如图2所示。
信号之间的耦合干扰分为容性感性。这个干扰的形成主要是由于我们的走线并不是理想的走线, 实际应用中走线上分布着大量的电容分量和电感分量。非对称走线的基本分析公式如下:
式中Z0是非堆成走线的特性阻抗 (Ω) , w是传输线的宽度 (inch) , t是铜的厚度 (inch) , h是参杂电介质的厚度 (inch) , c是传输线之间的距离 (inch) r是PCB电介质的相对介电常数。
1.3 反射引起的问题及解决思路
当信号产生反射时, 一般会有如下常见的信号失真问题出现。
(1) 信号震荡, 原本平整的信号, 会出现信号不平整。
(2) 信号出现过冲, 上冲和下冲或者回沟的出现
(3) 多次跨越逻辑电平门限, 导致逻辑功能紊乱。
解决反射最好的办法是是使在设计的时候做好源端匹配和终端匹配, 并且控制走线的长度。同时在设计初期没有把握的情况下可借助IBIS仿真对系统信号在进行模拟优化.
2 串扰
在实际的高速信号系统中, 反射大多数是单个信号走线时常出现的现象, 地平面回路也会有这个问题, 这个对于信号造成的影响相对比较小。信号变化回引起周边的电磁场发生变化, 当信号过于靠近时, 两个信号之间就会发生串扰, 一个信号就会干扰到另一个信号。在高速信号系统中, 当信号速率在Ghz时, 信号的上升和下降沿的时间都在ps级, 此时信号的高频分量非常丰富, 信号线之间的寄生电容和电感很容易形成回路而造成串扰, 而这些串扰会对我们需要的本质信号起到很大的干扰。
串扰引起的系统问题及解决:对于在实际的设计上来说, 完全消除串扰是不可能的, 所以在设计中只需要将串扰抑制在系统允许的范围之内就可以了。
3 减少串扰的措施
(1) 在符合系统设计要求的情况下, 尽量选用低速器件和边沿翻转速度较慢的器件, 从而降低信号变化的频率, 降低串扰的形成
(2) 若布线空间允许, 增加线与线之间的间距, 对于高速信号设计要秉承3W的原则, 即线与线之间至少要有3倍线宽。对于个别信号要求采用埋地空设置隔离带方法来避免信号干扰。
参考文献
[1]乔洪.高速PCB信号完整性分析及应用[D].西南交通大学, 2006.
信号完整性问题 篇8
4G视频传输模块采用LPDDR2内存，从PCB设计角度来讲，要做到严格的时序匹配，以满足信号完整性，需要考虑PCB的叠层、信号走线阻抗、互联拓扑、时延匹配、串扰、电源完整性和时序。因此必须对4G视频传输模块的PCB叠层结构、布线约束等进行正确设计，并在PCB投板前进行仿真，根据仿真结果指导PCB的设计和生产，以达到信号完整性的要求。
本文主要讨论4G视频监控模块的LPDDR2硬件设计和信号完整性分析。
1 4G视频传输模块介绍
如图1所示，4G视频传输模块采用TI公司的多媒体专用System-on-Chip(SoC)芯片TMS320DM6467T;采用TI公司的视频解码芯片TVP5150AM1-EP，支持双路CVBS模拟视频输入或者1路S-VIDEO视频输入;存储器单元采用HYNIX公司的4Gbyte NAND FLASH+2Gbyte LPDDR2的MCP，集成度高，占用面积小，功耗低;电源管理采用ON的BUCK DCDC MC34063,TI的6通道PMU TPS65051提供系统需要的3.6 V,3.3 V,1.8 V等电源;4G通信模块采用华为公司成熟稳定的ME906C[1]。
使用该方案设计的4G视频传输模块相比现有的视频传输模块的优势主要有:集成度高，开发周期短，性能稳定;支持4G LTE网络，无线传输速率高;支持LTE-TDD、LTE-FDD、WCDMA、TD-SCDMA、GSM五模十四频，可以满足中国移动、中国电信、中国联通、日本软银、美国AT&T等国内外运营商的网络覆盖。
1.1多媒体处理器
采用TI公司达芬奇技术的数字多媒体专用SoC处理器TMS320DM6467T，由500 MHz的ARM926EJ-S与1 GHz的C64x+DSP组成，ARM主要负责整个系统的控制，控制TVB5150AM1-EP完成模拟视频的采集、解码并送入DSP，控制4G通信模块完成数据的接收和发送;DSP完成视频信号的编码、压缩等图像处理工作，高达8 000 MI/s的指令数;2个可编程高清视频图像协处理器(HDVICP)适用MPEG2,MPEG4 SP/ASP,VC1,H.264等视频压缩编解码算法;2个150 MHz视频端子接口(VPIF)，支持双路8 bit SD(BT.656)与单路16 bit HD(BT.1120)视频采集和显示通道;一个视频数据转换器(VDCE)，完成YUV422格式的视频转换成YUV420格式，便于进行视频信号的压缩编码处理[2]。
1.2视频采集单元
采用TI公司的高性能增强型视频解码芯片TVP5150AM1-EP，支持2路CVBS或1路S-video接口，内部集成9 bit高精度ADC转换器，将接收到的NTSC,PAL,SE-CAM模拟视频信号转换为ITU-R BT.656送入TMS320DM6467T进行压编码处理，外接14.318 18 MHz的晶体振荡器，为系统提供时钟源，多媒体处理器通过I2C接口实现对TVP5150AM1-EP的控制[3]。
1.3存储器单元
存储器采用HYNIX的4 Gbyte(×16)NAND+2 Gbyte(×32)LPDDR2的MCP，型号是H9TA4GH2GDMCPR,162-ball FBGA封装，集成度高，占用面积小，功耗低。其中LPD-DR2的Layout必须严格按照相关规范设计，并进行仿真等信号完整性分析，确保设计生产出的电路板能满足CPU高速信号传输的需求[4]。
1.4电源管理单元
采用ON的高效率BUCK DCDC MC34063实现DC 12 V转成DC 5 V，将DC 5 V作为TI公司的TPS65051的输入，输出系统需要的3.3 V,1.8 V,1.2 V等电源需求，TPS65051集成2路BUCK DCDC,4路LDO，各路输出电源电压采用精密电阻分压方式实现，无需软件编程，控制灵活，另外就是TPS65051输出的RESET信号还作为TMS320DM6467T的系统上电复位信号，确保了系统顺利上电，软件加载成功[5]。
1.5 4G通信模块
4G通信模块采用华为公司的ME906C LTE M.2接口模块，模块尺寸大小为42 mm×30 mm×2.3 mm，采用3.3 V直流供电，支持频段为LTE TDD的Band38,Band39,Band40,Band41,LTE FDD的Band1,Band3,WCDMA的Band1,Band2,Band5,TD-SCDMA的Band34,Band39,GSM/GPRS/EDGE的900 MHz/1 800 MHz/1 900 MHz，主要满足中国移动的五模要求，也适用中国联通的2G/3G/4G网络和中国电信的4G网络。另外支持GPS/GLONASS，便于在野外使用时的卫星定位。该模块下行/上行速率最大都在LTE FDD模式，支持100 Mbit/s，上行50 Mbit/s,20 Mbit/s带宽的Cat3模式[6]。
2信号完整性分析
4G视频传输模块的信号完整性分析主要是考虑高速信号的阻抗设计，信号回路设计以及LPDDR2的走线长度规则[7,8,9]。
2.1 PCB阻抗分析
由于4G通信模块采用集成的模块，只需要考虑好2G/3G/4G的天线设计，电源供电等方面，重点是考虑TMS320DM6467T的LPDDR2走线，以及LPDDR2的信号完整性分析。LPDDR2的传输线阻抗必须是恒定连续的，单端信号走线按照50Ω设计，比如ADDR,CMD,CNTRL等，而对于差分信号，按照差分100Ω进行设计，比如CLOCK和DQS信号。
PCB的阻抗与走线宽度、铜箔厚度、间距、PCB介质厚度、介电常数等因素有关，在进行Layout前，根据规划的LPDDR2各信号线的走线层数，采用Polar公司的SI9000工具进行阻抗设计，初步得出PCB的表层阻焊油厚度、各层铜箔厚度、介质厚度等信息，交PCB板厂进行确认。
2.2信号回路分析
数字电路信号回流一般是借助于地和电源平面来完成，高速信号和低速信号的回流路径是不同的，低速信号(小于或等于10 MHz)回流是选择阻抗最短路径，一般也就是到信号源最短的路径进行。而在高速信号下，信号的返回路径不再按照阻抗最短路径去回流，而是按照阻抗最小的面积去回流。
低速信号的回流路径是沿着最短路径返回信号源端，高速信号的回流是沿着传输线进行的，因为沿着传输线返回，则信号环路包含的面积最小。在4G视频传输模块主板的PCB中，高速信号的回流路径可能是与信号同层，也可能是相邻层。
如图2所示，S1为同一平面上两条平行信号线的距离，H1,H2为信号线到参考平面的距离。当S1>H1的时候，信号线与参考平面的包含面积最小，所以高速信号回流路径在参考平面上4G视频传输模块PCB设计时，提供回流路径的参考平面对应信号为地。当S1<H1的时候，两条信号线所包含的面积最小，所以高速信号回流路径将在同层相邻的另一根信号线上，提供信号回流规格的信号必须为地。
2.3 LPDDR2走线规则
由于主芯片TMS320DM6467T是0.8 mm pitch的FBGA装，MCP是0.6 mm pitch的BGA封装，采用6层板。1阶孔设计，最小线宽和线距都是4 mil(1 mil=0.002 54 cm)。PCB叠层设计见表1。
按照TMS320DM6467T DDR2走线要求，LPDDR2与TMS320DM6467T的DDR2 Controller之间的器件布局不能超过1 750 mil，否则会导致DDR2信号仿真眼图恶化，降低信号的传输质量，DDR2信号走线区域禁止有其他信号线，并且与其他信号线之间最好有GND或者GND平面隔离。DDR2的CLOCK信号线可以串接最大10Ω的端接电阻，地址、控制以及数据信号可以串接22Ω的端接电阻，可以减小EMI的风险，满足信号完整性和消除信号过冲[10]。
为了获得比较高的数据传输速率，DDR2信号走线必须严格满足以下要求:
1)DDR2的差分时钟信号线之间中心距最大不超过2倍线宽;
2)DDR2的差分时钟信号与地址、控制、数据信号之间中心距为最小4倍线宽;
3)DDR2的DQS信号走线中心与其他信号走线中心之间距离为最小4倍线宽;
4)DDR2的差分时钟与地址、控制信号之间的长度误差不超过±50 mil;
5)DDR2的DQS与DQ信号之间的长度误差不超过±50 mil;
6)DDR2的32 bit DQ分为4 byte，各字节内部走线长度不超过±50 mil。
3 4G视频监控模块的LPDDR2 SI仿真分析
采用Synopsys的HSPICE软件(Windows版)进行仿真计算，使用Synopsys的CustomExplorer软件查看仿真结果，使用文本编辑器UltraEdit进行HSPICE脚本编写。
3.1仿真模型介绍
板级传输线包括package内部走线和PCB走线两部分，输入信号经过pad-铜线-finger-基板走线-ball-PCB走线，到外部的LPDDR2芯片，完成板级传输，如图3所示。
激励源采用TI公司提供的“stimulus＿lpddr2＿3＿1.sp”，内部DIE的IBIS模型由TI公司提供“mif6647x＿1p2v.ibs”,waibu LPDDR2芯片的IBIS模型采用HYNIX提供的“u80m＿wt.ibs”,package参数由TI提供，为RLC参数，PCB模型采用W-element模型，HSPICE根据PCB叠层结果计算出RLC参数[11]。
3.2仿真结果分析
4G视频传输模块的仿真中，主要分析电源部分对信号的影响以及信号走线的眼图。表2和表3分别为理想电源和真实电源情况下仿真结果。
表2～3中不带标识符号的表示低风险，“*”表示中等风险，“**”表示高风险。分别采用5X,6X两种驱动强度进行仿真分析，在快速和慢速两种模型进行各字节的时延分析，发现6X驱动强度在fast模型较为合适，真实电源的仿真结果差于理想电源，特别是Byte0和Byte2两个字节处于高风险等级。Byte0和Byte2的眼图如图4所示。
通过眼图观察，发现信号之间的skew较大，对DDR接收端来说就是有的信号先到，有的信号晚到，需要调整信号的长度，使各字节的信号满足等长要求，调整LPDDR2的电源平面，增加去耦电容，最后各字节的仿真眼图如图5所示，达到LPDDR2走线的设计要求。
4结论
本文详细介绍了基于TMS320DM6467T平台的4G无线视频传输模块，分析了视频传输模块的硬件设计方案，信号完整性设计准则，应用HSPICE软件与IBIS模型，对设计好的PCB进行仿真分析，改善了LPDDR2信号走线上的信号反射和串扰，优化了眼图的形状，确保了PCB走线的设计质量以及LPDDR2信号的传输速度满足要求，提高4G视频传输模块的PCB设计的成功率。设计生产出的PCB电路板，经过软件开发和系统测试，电路板满足设计需求，促使该产品被很快推向市场，取得不错的经济效益。
参考文献
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[4]Hynix.H9TA4GH2GDMCPR series datasheet version 0.1[EB/OL].[2015-06-20].http://www.hkmjd.com/proclass-read-id-1081621.html.
[5]TI.TPS65051 datasheet[EB/OL].[2015-06-20].http://www.alldatasheet.com/view.jsp?Searchword=TPS65051RSMT.
[6]华为公司.HUAWEI ME906C LTE M.2 module hardware guide[EB/OL].[2015-06-20].http://www.4gltemall.com/huaweime906c-4g-lte-m-2-ngff-module.html.
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