A/D数据采集（共9篇）
A/D数据采集 篇1
A/D数据采集是数字信号处理中的重要环节,针对不同任务,数据采集要达到的技术指标也不同。对于瞬态信号、雷达信号和图像信号的数据采集一般都要求速度在2 MB/s~80 MB/s之间。目前流行的数据采集卡一部分是基于ISA总线的,但其最大缺点是传输速率低,不能实现实时传输;另一部分是基于PCI/CPCI总线,其优点在于能够实现设备间的快速访问,而且33 MHz/32 bit的PCI/CPCI总线可以实现132 MB/s的数据传输率。但是PCI/CPCI总线没有同步机制,不能很好地满足需要多个设备同步工作的特定场合。
面向仪器系统的PCI扩展PXI(PCI e Xtensions for Instrumentation)[1]是一种全新的开放性、模块化仪器总线规范。PXI结合了PCI的电气总线特性与Compact PCI的坚固性、模块化及机械封装特性,通过增加用于多板同步的触发总线和参考时钟、用于进行精确定时的星形触发总线以及用于相邻模块间高速通信的局部总线来满足试验和测量用户的要求,适合于试验和测量、自动化系统和数据采集领域。
本数据采集模块的设计思想是利用已有的同类ISA插卡,将ISA插卡移植到CPCI总线上,作为PXI测试系统的一个功能模块,响应零槽控制器发出的触发信号。
1 PXI总线规范介绍
PXI总线是一种由美国国家仪器公司发布的坚固的基于PC的测量和自动化总线。它是以PCI(Peripheral Component Interconnect)及Compact PCI为基础再加上一些PXI特有的信号组合而成的一个总线架构。PXI继承了PCI的电气信号,使得PXI拥有如PCI Bus的极高数据传输能力,因此具有高达132 MB/s~528 MB/s的传输性能,在软件上是完全兼容的。另一方面,PXI采用与Compact PCI一样的机械外型结构,因此同样具有高密度、坚固外壳及高性能连接器的特性。
PXI总线通过增加专门的系统参考时钟、触发总线、星形触发和模块间的局部总线来满足高精度定时、同步和数据通信要求。PXI不仅在保持PCI总线所有优点的前提下增加了这些仪器特性,而且可以比台式PCI计算机多提供3个仪器插槽,使单个PXI总线机箱的仪器模块插槽总数达到7个。
PXI主要电气特性如下:
(1)10 MHz参考时钟
PXI规范定义了一个低歪斜的10 MHz参考时钟。该参考时钟位于背板上,并且分布至每一个外设槽,其特色是由时钟源开始至每一槽的布线长度都是等长的,因此每一外设槽所接受的时钟都是相同相位的,这对多个仪器模块的同步来说是一个很方便的时钟源。
(2)局部总线
PXI局部总线是菊花链总线,它连接每个外围插槽及其相邻槽。某个槽的右侧局部总线连接其相邻槽的左侧局部总线,以此类推。每个本地总线宽度为13 bit,可用于在模块之间传输模拟信号或提供高速边带通信路径,并不会影响PXI的带宽。局部总线信号的分布范围包括从高速TTL信号到42 V的模拟信号。
(3)星形触发
PXI星形触发总线为PXI系统用户提供了超高性能的同步功能。星形触发总线在第一个外围插槽(系统插槽的相邻槽)和其他外围插槽之间实现一个专用触发总线,用户可在第一个插槽安装一个可选的星形触发控制器,为其他外围模块提供非常精确的触发信号。
(4)触发总线
PXI规定了8条灵活的公共触发总线,在背板上从系统槽连接到其余的外设槽,为所有插在PXI背板上的仪器模块提供了一个共享的沟通管道。这个8 bit宽度的总线可以让多个仪器模块之间传送时钟信号、触发信号以及实现特定的传送协议。
2 PXI A/D数据采集模块功能及电路设计
2.1 PXI A/D数据采集模块
本文中的A/D数据采集模块是基于PXI测试系统、应用于地面单元测试的数据采集系统,其主要技术指标包括:数据采集分辨率为12 bit;A/D转换器采样率为100 k Hz;具有8路模拟量输入;通过CPCI总线高速传输数据;触发控制功能由CPLD完成,能够响应PXI总线触发信号。PXI A/D数据采集模块结构图如图1所示。
该数据采集模块主要由三部分构成:A/D采集电路、ISA/CPCI总线转换电路和仪器总线控制电路。
A/D采集电路主要用于完成模拟信号的采集及其到数字信号的转换。
ISA/CPCI总线转换电路的作用是通过一个PCI桥设备将A/D采集电路中的ISA总线和背板的CPCI总线相连,使采集到的数据可以在CPCI总线上得到高速传输。
仪器总线控制电路主要功能:(1)响应触发信号;(2)控制A/D采集电路通道;(3)产生PXI I/O模块控制信号。
2.2 PXI A/D板总线接口电路
2.2.1 PCI桥设备PCI9052
PLX公司生产的PCI9052[2]是一种功能强、使用灵活的PCI总线控制器专用芯片,该芯片符合PCI局部总线规范,可作为PCI总线目标设备(从设备),实现基本的传送要求,且PCI9052的峰值传送速率高达132 MB/s。
通过对PCI桥设备寄存器的设定,可将PCI9052设定为ISA接口模式。在此情形下,通过8 bit或16 bit内存和I/O映射,可使ISA总线直接与CPCI总线相连。
2.2.2 PCI9052的ISA接口模式
PCI9052在ISA模式下的信号连接如图2所示。
ISA端连接如下:由于PXI A/D模块中只涉及对I/O的操作,且为16 bit宽的数据,因此,MEMWR#、MEM-RD#、SBHE#和BALE信号可以不用。LAD[15:0]是16 bi的数据总线。LA[23:2]和ISAA[1:0]共同组成ISA的地址总线,对于16 bit数据线,每次读写2 B,这时ISAA[0]不用,ISAA[1]和LA[23:2]一起进行地址译码。需要注意的是,并不是所有的地址线都要进行地址译码,必须根据板卡上实际I/O端口空间的大小选择译码地址线的数目。
IORD#和IOWR#是ISA总线端的读写信号。LCLK是ISA端时钟信号,按芯片要求外接8 MHz的时钟。LRESET#是PCI9052芯片上电时PCI端复位后所发出的对ISA端进行复位的信号,在ISA模式下该信号输出高有效。
LINTi1和LINTi2是局部总线中断输入信号,本文中对这两个信号进行了上拉处理。NOWS#是无等待标志信号,对此引脚进行了上拉处理以减少等待时钟数。LRDY#是局部准备就绪信号,一般对它进行下拉或接地处理。CHRDY是局部通道准备好信号,一般要进行上拉处理。LHOLD是局部总线请求信号,进行下拉或接地处理。MODE是模式选择信号,由于设计中使用的是ISA非复用模式,因此该引脚接地。
在设计电路板时,严格遵循了CPCI规范。电源和地线要尽可能宽且电源滤波良好,在芯片的每个电源引脚接了0.1μF的滤波电容。由于PCI时钟信号的一半要靠反射波来提升,因此,根据PCI规范要求,设备模块上的PCI时钟信号走线长度保证为2 500 mil(1 mil=0.025 4 mm)。
2.2.3 串行EEPROM的配置
与ISA总线相比,PCI总线支持三个物理空间:存储器地址空间、I/O地址空间和配置空间。配置空间是PCI所特有的一个空间,所有的PCI设备必须提供配置空间。PCI9052芯片的配置寄存器内容是在芯片复位时通过串行EEPROM加载。串行EEPROM存储了PCI9052的配置信息,诸如设备号DID、制造商号VID、子设备号SDID、子制造商号SVID、中断号、设备类型号、局部空间基地址、局部空间描述符、片选响应以及局部响应控制CNTRL等信号。
系统加电时,通过PCI的RST复位,PCI9052首先检测EEPROM是否存在。如果检测到EEPROM首字不是FFFFH,PCI9052将依次读取EEPROM的内容来初始化内部寄存器。PCI BIOS根据配置寄存器的内容进行系统资源分配,使整个PCI系统的资源避免冲突,从而实现PCI总线的即插即用特性。
按照A/D数据采集模块的设计要求,用于解码的ISA地址线为A[9:1],用于对A/D操作的I/O口地址范围是0x300H~0x304H,对应的ISA地址编码是0x300H~0x306H。
各控制端口地址对应的操作如表1所示。
由上可知,PCI9052的ISA端对I/O操作的基地址可设为0x300H。根据PCI9052设计规范,要访问ISA端的0x300H~0x304H I/O端口,局部总线空间1寻址范围必须设为16 B,但实际上只用到3个端口(即0x300H、0x302H、0x304H),故将ISA总线宽度设为16 bit。PCI9052局部地址空间1的各寄存器的初始值如表2所示。
在ISA模式下,串行EEPROM是不能忽略的,且局部空间1必须映射为I/O空间,局部空间0必须映射为内存空间,本数据采集模块只用到了I/O空间。根据规范,没有用到的局部空间相应的寄存器可以全部设置为零。此外,在ISA模式下虽然不存在片选信号,但必须设置它为一个合适的值,使它的值与局部空间1的基地址和范围相匹配;否则,局部地址空间无法响应PCI的控制指令。
根据PCI9052设计规范,配置芯片必须能连续读写,否则系统无法正常工作。本模块采用的是Micro Chip公司的93LC46B,具有连续读写功能,容量1 KB,按64×16 bit配置。
2.3 A/D采集电路
A/D采集电路由模拟多路转换器、精密放大器、A/D转换器及驱动电路等部分构成,其工作结构流程图如图3所示。
模拟多路转换器将采集到的一路模拟信号经放大器放大后,通过A/D变换器转换为数字信号传输给驱动电路。可编程逻辑器(GAL)主要提供一个转换控制信号给A/D转换器。
A/D转换器是A/D采集电路的关键器件,本设计采用美国ADI公司的高性能12位A/D转换芯片AD1674[3]。该芯片内部自带采样保持器(SHA)、10 V基准电压源、时钟源以及可与微处理器总线直接接口的暂存/三态输出缓冲器,12 bit的采样分辨率,采样频率为100k Hz,有全控模式和单一工作模式两种操作模式,支持四种单极或双极电压输入(±5 V、±10 V、0~10 V和0~20 V)。本模块设计采用单一工作模式,单极性电压输入。
2.4 CPLD触发控制电路
2.4.1 CPLD内部逻辑设计
CPLD的主要功能包括:响应由零槽控制器发出的PXI触发信号;产生使能信号,控制数据采集电路通道的开启与闭合;产生I/O板控制信号,并将控制信号传送给I/O板。其内部实现的逻辑电路结构如图4所示。
在零槽控制器上通过软件向触发总线写入触发信号,CPLD响应触发信号后,将输出一使能信号给通道锁存器,从而控制数据采集电路通道的开启与闭合。
当响应触发信号时,通道锁存器锁存通道号,并将通道号传送给多路开关,采集部分从相应通道采集模拟数据;当响应停止触发信号时,通道锁存器将不被使能,多路开关输出处于高阻态,采集部分停止工作。
2.4.2 功能仿真
数据采集模块上的PXI控制器功能仿真波形如图5所示。
从图5中可以看出,当响应触发时,CPLD产生一个低电平有效的CS信号,用于控制多路开关;当模块被触发后,在对A/D采集、转换后的数据进行预处理时,如果出现预设事件发生的情况,例如电压增大超过上限值,CPLD产生相应的控制信号放到局部总线上,供I/O模块使用,以产生控制外部设备(如继电器等)的信号。
该数据采集模块现已通过调试和工程应用,各部分工作正常,可保证以一定的精度采集数据,并将数据放到CPCI总线上,能够响应零槽控制器发出的触发信号,控制多通道采集电路,并与I/O板配合工作。
参考文献
[1]PXI Specification PCI eXtensions for Instrumentation.Revi-sion 2.0 2000.
[2]PLX Technology.PCI 9052 Data Book Version 2.0.
[3]Analog Devices.AD1674 Data Book.
A/D数据采集 篇2
整改通知
具体整改意见如下： 建筑：
一、图纸：
1、A区两座楼和D区一座楼梯段净宽不足1.4m，不符合《商店》第3.1.6条（强）一款（强）的规定。
2、A区、D区楼梯踏步尺寸不符合《建筑楼梯模数协调标准》第2.0.4条规定。
3、D区缺卫生间大样。A区C区上人屋面其疏散距离不应大于27m
4、B区、C区楼梯平台净宽不足1.2m，不符合《住宅设计》4.1.4的规定，其踏步尺寸不符合《建筑楼梯模数协调标准》第2.0.4条规定。
5、B区、C区住户缺洗衣机位置，不符合《住宅设计》3.4.4的规定。
6、B区C区门面房防火分区中的防火墙两侧窗边距不足2m不符合《防火》7.1.3（强）的规定，门面房应有隔墙分隔。
7、B区、C区缺信报箱和晾晒设施，A-D区缺灭火器布置及计算书，A区、D区应有安全疏散计算书。节能：
1、图纸上缺公共、居住各自的节能设计一览表。
2、计算书中所选窗SC0.55市场上购不到，且与门窗表不一致。地面做法与图纸上材料作法不一致，炉渣砼a值取1.0不对，120板厚是否与结构一致，请核查，缺分户墙计算值，缺权衡计算值和节能率百分数值，故公共、居住计算书应分别重算，表应分别填写。
3、缺公共、居住各自的简表和盖有甲方公章的新备案表。结构：
一、计算书及说明：
1、说明取用风载0.35KN/㎡，为当地习惯用30年一遇，应为50年一遇，请调整。
2、计算书中结构周期T1请予以复查调整。
3、不上人屋活载0.5KN/㎡，请考虑高低屋面对施工活载（全国统一技术措施）的影响，如车库屋面，商业用房与住宅高低屋面处。
4、框架填充墙缺砌体施工等级。
5、计算书不完整，缺主要结构性能计算（周期、位移、有效质量系统、有无薄弱层等），请予以补充。
6、计算资料缺各层荷载输入（面荷载、线荷载）及主要荷载取值计算。
二、基础：
1、基础无计算书，请补充并自查。
2、地梁无计算书，请补充并自查。
3、A、D商业用房基础荷载取用折减系数，与其功能及层数不符，请重新校核基础计算荷载，是否含底层墙载，自查基础大小。
4、住宅区底部部分商业用房，基础荷载折减请自查取值是否正确，是否已含地梁传来墙载。
5、基础平面无基础开挖标高，部分施工图说明采用“江西XX地勘报告”，请自查核对。
6、联合基础（11）（12）轴×（J），未见荷载形心及柱间地梁计算配筋。
三、上部结构：
1、与住宅相邻的车库未整体计算，请补充并进行自查。
2、框架柱二肢箍时，箍筋肢距不满足抗震规范6.3.11条，如： A区，KZ-1～6，10～14、16、18； B区，KZ-1～7、9； C区，KZ-1～6、9；
D区，KZ-1～4、9、13、15、24等。
3、D区，KZ-9楼梯间各层仅一个方向有拉结，请核查柱计算长度是否正确。
4、住宅二层KZ-6仅一个方向拉结，建议增设水平拉梁，C区（14）（16）、（20）（22）、（26）（28）、（32）（34）；B区（5）（7）、（13）（15）、（17）（19）、（21）（23）、（29）（31）。
5、全部柱配筋仅计算至地下1米，基础埋深3.0米，基础顶面至地梁柱未计算，请复算，并自查。
6、B区、C区住宅在（1）（3）轴及（36）（38轴设后浇带妥否（仅一个开间分开）？后浇带做法不详。
7、部分梁配筋小于计算：B、C区，二层KL-5，跨中As=12cm2，配3φ22；屋面KL-40，As=8cm2，配2φ22，其余请自查。给排水：
一、请校核市政给水干管供水压力能否满足室内消火栓系统为常高压系统。
二、YL1～8两水立管应与冷凝水排水分开设置。电气： A、B区： 1、1-4单元进户线截面标注平面与系统不一致。
2、未见1-5AL4a箱系统图。
3、图2-5中电表选择有误。
4、导线与开关电流整定值的配合不满足规范JGJ16-2008第7.6.5.2条要求。C、D区：
1、图2中有2只1APD箱，以何为准？
2、平面图中未见1-5AL1a箱。勘察：
1、测孔口黄海高程16个，统计有错。
2、第（2）层土描述不全。
3、结论与建议不明确，不满足GB50021-2001第14.3.2条。
上述整改意见，请建设单位转请设计、勘察单位核对、修改。以设计变更方式整改并报送我公司。
芜湖市盛科建筑工程施工图
审查有限责任公司
A/D数据采集 篇3
在现代电子技术应用领域, A/D转换器是模拟信号转换数字信号的中介, 数据采集系统中, 一般由单片机或其他微控制器对高精度A/D转换器进行控制, 通常采用软件模拟A/D转换器时序的方法, 增加了CPU的负担, 降低了CPU的工作效率, 现场可编程门阵列FPGA (Field Programmable Gate Array) 的高集成度和高速特性, 使之相对于单片机和微控制器更适合用于高速A/D器件的采样控制[1,2,3,4]。另外, 在电磁干扰较大的环境中, 单片机会出现程序跑飞的问题, 在利用看门狗复位的过程中, 对采集的数据流而言, 会存在数据的丢失问题。相对的, 触发沿或电平控制的FPGA, 通过设计可靠的驱动, 系统采集数据更为可靠。
本文是以一个3通道低频小型数据记录仪为研究背景, 设计了以Actel公司FPGA为控制器的系统, 对串行输出A/D转换器ADS8341进行控制, 提高了系统集成度和稳定性。
1 ADS8341功能介绍
ADS8341是Burr Brown公司推出的一款低功耗, 高性能的4通道, 16位A/D转换器, 其串行接口降低了系统开发的成本, SSOP-16的小体积封装适合微型设备使用。
1.1 ADS8341的功能
CH0～CH3:4个通道为模拟输入端, 可以设置为单通道输入方式, 也可以构成CH0-CH1, CH2-CH3, 两组差分输入。
undefined:引脚低电平有效, A/D转换器进入低功耗模式。
Vref:参考电压输入端。
DCLK:系统的外部时钟输入端, 最高输入为2.4 MHz, 此时芯片A/D转换速度达到最大值, 为100 ksa/s。
undefined:A/D转换器的片选端, 低电平有效, 高电平时其他引脚呈高阻态。
DIN:串行数据输入端, 片选信号有效时, 在DCLK的上升沿, 串行数据按位输入A/D。
DOUT:串行数据输出端, 片选信号有效时, 在DCLK的下降沿, 将A/D转换后的数字信号按位输出。
BUSY:片选有效时, A/D转换器输出一个时钟周期高电平信号。
VCC和GND引脚分别为电源和数字接地端。
1.2 ADS8341的控制字及转换时序
ADS8341的控制字如表1所示:
ADS8341的控制字为8位, S为起始标志位, A2, A1, A0控制通道选择, 可以提供单通道或差分输入方式不同通道选择。undefined高电平为单通道输入方式, PD1, PD0为电源控制模式位, 若为“11”, 电源始终处于开启模式。
ADS8341转换的基本时序如图1所示。
由图1可以看出, ADS8341完成一次转换需要24个DCLK时钟, 其中在前8个时钟的上升沿, DIN控制字输入, 控制字输入完成后, 在DCLK的上升沿时刻, BUSY信号输出一个高电平, 在这个时钟的下降沿, 转换数据按位输出。经过一次完整的转换后, 在第25个时钟上升沿, DIN可以再次输入控制字高位, 保证了当DCLK外部时钟取得最高频率2.4 MHz时, A/D转换器的频率达到最高100 ksa/s。
2 基于FPGA的ADS8341控制器设计
本记录仪系统记录采集信号的频率范围500Hz以下, 在系统实际应用中, 对被测信号采用过采样方式, 采样频率为被采集信号频率的5～10倍。系统采用A/D转换器3通道快速循环采样, 近似实现了通道同步采样, 是一种准同步采样的方式。经过72个DCLK周期, 实现了CH0～CH2通道的顺序切换, 当A/D转换器以最大采样频率100 ksa/s工作时, 记录仪系统采样的频率相当于单通道频率的1/3, 通道1与通道3之间同步误差最大为48clk, 如图2所示, 最小误差时间约为undefined (此时采样频率最快) , 满足系统对较低频率信号采集的要求。
系统采用了基于FLASH架构的Actel公司ProASIC3系列A3P100, 使用Libero集成开发环境, FPGA的A/D控制模块主要包含以下功能:
● 时钟控制器
记录仪系统FPGA的外部时钟频率为48 MHz, 对系统时钟20分频得到时钟DCLK即可提供A/D转换器的最大工作时钟。另外通过逻辑控制, 时钟控制器提供几个低于2.4 MHz的时钟频率, 系统可以选择更低的采样频率。
● 不等占空比时钟
本系统设计A/D控制模块中引入clk_div时钟信号, 占空比为2∶3, 做为din的控制电平, 当clk_div信号为低电平时, din输出数据, clk_div信号为高电平, din为低电平。
clk_div # (.duty_factor (duty_factor1) , counter_top (counter1) ) .div_clk1 (.reset (clk1_reset) , .clk_in (clk_in1) , clk_out (clk_out1) ) ; //任意占空比分频时钟模块调用
● 控制字状态机
记录仪上电以后的工作状态为3个通道循环采样, 控制字状态发生器循环生成ch0=“1001_1111”, ch1=“1101_1111”, ch2=“1010_1111”, 并将控制字转换成串行数据从din引脚输出, 实现A/D转换器通道切换。
● 控制字并行转串行模块
控制字ch0, ch1, ch2需要转化成串行数据, 通过din输入至AD, 控制通道选择, 循环输入控制字则循环选择3通道。将状态控制字ch0、ch1、ch2传输至寄存器, 在DCLK时钟下降沿, 提取第7位 (高位) , 此时数据比较稳定, 然后寄存器向左位移。在DCLK时钟上升沿传输至AD, 实现控制目的。
● 信号采集模块
A/D转换器采集数据串行输入FPGA后, 转换成并行数据, 传输至系统的数据总线。根据A/D转换器采样的基本时序可知, 在dout引脚串行输出数据时, din引脚应保持低电平, 为了3个采样通道近似同步数据采集, 在经过24个DCLK时钟周期, 对一个通道数据采集转换输出完成后, 要在DCLK的第25个时钟的上升沿, 进入第二个通道的采集和转换。最终实现记录仪在72个DCLK时钟周期的状态循环时序是A/D模块控制的关键。
3 计算机仿真分析与系统实现
系统FPGA使用Actel公司基于FLASH结构单元的芯片, 进一步的降低了系统的功耗, 缩小了系统的体积, ActelFPGA的集成开发环境Libero集成了仿真工具modelsim。以AD最高采样频率为例试验, 仿真时序波形如图4。
A/D控制模块中, 在“clk_div”高电平时, 实现寄存器“shuru”至寄存器“A”的数据传递, 在“clk_div”低电平实现并行数据到串行数据的转换, 并通过“din”输出, 图4中显示了“din”输出引脚3个控制字状态的变化。
示波器显示din引脚控制字串行输出三组控制字的循环变化, 如图5。
4 结论
系统运用FPGA电平控制多通道A/D转换器不同通道的选通, 相比较单片机而言, 更为稳定可靠, 采集数据流完整, 使用基于FLASH架构的Actel公司FPGA进一步降低了微型数据记录仪系统的功耗, 同时提高了系统在电磁干扰较强环境的稳定性。
参考文献
[1]周朝阳, 许建平, 徐国卿.基于FPGA的多通道串行A/D转换器的控制器设计[J].现代电子技术, 2008 (20) :55-58.
[2]KirianakiN V.Data Acquisition and Signal Processing forSmart Sensors[M].England:John Wiley&Sons Ltd, 2001:51-58.
[3]张东升, 张东来, 秦海亮, 等.基于FPGA的高速采集系统设计与实现[J].电子技术应用, 2006 (5) :76-77.
[4]张耀政, 王文廉, 张志杰.基于单路FIFO的多通道同步采集存储系统的研究[J].电力系统保护与控制, 2010, 38 (8) :101-103.
A/D数据采集 篇4
TLC2543多通道串行A/D转换器及其C51语言单片机应用程序
本文介绍A/D转换器TLC2543的工作原理,叙述了使用该器件做电路设计及编程经验,详细阐述使用该器件设计智能仪表的`电路及附带注释的C51程序.
作 者：梁汉明 韦宁 Liang Hanming Wei Ning 作者单位：广西大学梧州分校计算机科学系,广西,梧州,543002 刊 名：广西大学梧州分校学报 英文刊名：JOURNAL OF GUANGXI UNIVERSITY WUZHOU BRANCH 年，卷(期)：2003 13(3) 分类号：B641 关键词：串行A/D转换器 智能仪表 C51程序A/D数据采集 篇5
在工业控制领域, 为了实现采集和控制功能, 经常会使用到A/D, D/A模块。在实际使用中A/D, D/A模块和主机之间通信方式可以有很多选择, 比如RS 232, RS 422, 网络等接口方式。在该设计中A/D, D/A模块通过CPCI总线与主机通信, 通过A/D接口采集数据, 经过伺服控制软件处理, 输出模拟量驱动执行机构。
从而实现一个闭环的控制。另外通过对DSP软件的修改, 该模块还可以单独实现A/D或者D/A功能[1]。
该设计中A/D, D/A模块具备以下功能:
(1) 提供2路16位A/D, 输入信号范围±5 V, 精度要求小于±16 LSB;
(2) 提供2路16位D/A, 输出信号范围±5 V, 精度要求小于±8 LSB, 受系统复位控制;
(3) 使用TI公司DSP (TMS320VC33) 作为板载处理器, 该DSP主要实现管理A/D和D/A、运行控制算法、与主机通信功能, 并受系统复位控制[2];
(4) DSP与主机采用双口RAM (IDT7133) 实现数据交换功能。
1设计原理
如图1硬件结构框图所示, 该模块采用TI公司高性能CPU器件TMS320VC33为核心。模块通过PCI9052芯片与CPCI总线连接, PCI9052的本地总线的信号连接到双口RAM的一端, 双口RAM的另一端通过电平缓冲器连接DSP。
DSP核心电路包括DSP芯片 TMS320VC33、数据RAM CY7C1041VC33、程序FLASH芯片SST39VF800A组成;DSP的地址、数据、控制总线通过电平缓冲器件连接双口RAM、A/D芯片、D/A芯片、CPLD。DSP通过双口RAM芯片与主控计算机进行数据交换;A/D芯片的初始化以及读写操作也由DSP负责完成;DSP控制D/A芯片输出模拟信号;CPLD内部主要实现组合逻辑功能, 将DSP输入的控制信号译码, 然后输出给双口RAM以及A/D, D/A等功能芯片使用。
双口RAM芯片是实现智能板的重要组成, 由于DSP与主控计算机的地址空间资源是分别进行独立分配的, 无法直接进行互相访问, 在两者之间需要一个数据缓冲, 双口RAM的特点使其可以满足这个要求。
2实现方法
2.1 主要原器件选择
在该设计中采用成熟技术, 选用常用、可靠的控制芯片, 结合一些常用的外围电路和专用电路实现全部的功能。即选择PCI9052作为接口芯片, 利用该芯片实现PCI总线从接口逻辑。
选择TMS320VC33作为板载处理芯片, 该芯片是TI公司推出的专门用于实现浮点运算的高性能DSP, 数据处理能力强, 并且包含丰富的外围电路扩展接口[3,4]。
为了实现模块上的电平转换功能, 选择应用比较广泛SN74ALVC164245DL作为电平转换缓冲芯片。
2.2 PCI9052与双口RAM硬件接口实现
如图3所示PCI9052与双口RAM连接的本地总线信号包括地址、数据、控制信号3个部分。地址总线宽度为12位, 数据总线宽度为16位, 因此寻址空间为2 KB的16 b地址空间。控制信号包括读写控制信号和外设准备完成信号, 当双口RAM将外设准备完成信号拉低后, 主机就可以通过输出读写控制信号对双口RAM进行读写的操作[5]。
2.3 DSP设计核心电路设计
DSP是整个设计核心, DSP核心电路由DSP芯片、FLASH和RAM三个部分组成。DSP通过双口RAM与处理计算机交换数据。
如图3所示, DSP核心电路设计如下所述。DSP的电源包括核心工作电压1.8 V与I/O电压3.3 V两种, 分别由板上电源模块提供。时钟信号由外接晶振提供。复位信号由CPLD提供, 由于DSP的I/O电压为3.3 V, 在与I/O电平标准为+5 V的信号连接时需要进行3.3～5 V之间的电平转换。中断信号同样通过电平转换器件连接到CPLD。地址和数据总线根据实际设计的需要连接功能器件。JTAG接口连接到模块的一个标准的双列14脚直插连接器上。Page0～3信号通过电平转换器件连接到CPLD。
2.4 电源设计
系统电源包括+5 V, 3.3 V, 1.8 V, +15 V, -15 V。
DSP芯片核心电压为1.8 V, I/O电压为3.3 V, 所以需要该板提供3.3 V和1.8 V两个电压源。D/A芯片需要提供+15 V, -15 V两种电源。+5 V电源是由系统提供, 其他的电源均由+5 V电源转换获得。
对于线性稳压来说, 其特点是电路结构简单, 所需元件数量少, 输入/输出压差可以很大, 但其致命弱点就是效率低, 功耗高。DC-DC电路的特点是效率高, 升降压灵活, 缺点是干扰和纹波较大。
对比凌特公司、国家半导体公司、德州仪器公司等的同类型电压转换芯片, 选取德州仪器公司的TPS73HD318模块作为3.3 V和1.8 V电压转换芯片。选用RECOM公REC3-0515DRW完成+5 V和+15 V, -15 V之间电压转换。他们具有90%以上的转换效率、简单的外围电路、更小的封装、2.5%以下的纹波电压等特点。
2.5 复位设计
如图4所示, 复位的输入包括两个部分:MAX1232输出的RESETA和电源芯片TPS73HD318输出的RESETB。MAX1232的输入为手动复位信号输入和看门狗喂狗信号输入。手动复位信号来自复位按钮, 喂狗信号来自CPLD。
复位输出2个信号分别给DSP, D/A使用。
2.6 电平转换设计
由于DSP的接口电平为3.3 V, CPLD和PCI9052接口电平为5 V, 为了将两部分兼容起来, 需要使用电平转换缓冲芯片。如图5所示该器件有两个供电电源、两个方向控制端、两个使能端。通过连接不同的电压源可以为器件的信号引脚提供不同的电平。
2.7 A/D, D/A设计
A/D和D/A芯片通过电平缓冲期间与DSP的地址数据总线连接, 由DSP芯片负责A/D和D/A的初始化以及读写控制。
3CPLD逻辑设计
CPLD片内逻辑实现描述框图见图6。在CPLD内部主要实现了三个的功能, 与DSP总线的逻辑接口、内部的寄存器、控制逻辑。
与DSP总线的接口逻辑实现与DSP逻辑接口, 使DSP对CPLD的内部寄存器可以进行访问。状态寄存器为只读寄存器, 用来读取中断状态、与双口RAM进行通信的标志位等信息;控制寄存器为只写寄存器, 用来控制中断屏蔽、修改通信的标志位。组合逻辑主要用来进行地址译码、读写译码[6,7]。
4DSP软件设计
DSP软件开发主要是在TI提供的集成开发环境CCS下, 充分利用实时操作系统DSP/BIOS的强大功能, 结合自己特定的处理算法, 快速构筑一个满足需求的高效率的软件系统[8]。在设计中, 对DSP的初始化是必须的, 该设计主要应用于实时控制系统中, 其电路的主要功能是用于采集、运算、输出。程序流程图如图7所示, 上电后存储在FLASH内的程序开始运行, DSP开始依次初始化RAM存储器、CPLD内部寄存器、A/D寄存器、D/A寄存器。初始化完成后开始读取A/D输入, 由于A/D转换速度比读取的速度慢, 在读取过程中需要查询A/D转换状态, 等待A/D芯片输出转换完成信号。将读取的数据写入双口RAM的指定位置, 并刷新双口RAM和CPLD内部的标志位, 通知主机读取数据。对A/D数据进行运算, 根据运算结果控制D/A输出, 等待查询D/A转换完成之后, 程序再次跳转至读取A/D。
5结语
将该设计用于某一伺服控制系统, 实现了系统功能, 同时对系统的稳定性和可靠性给予了足够的关注。经长时间考核, 本系统运行稳定可靠。
摘要：A/D和D/A接口在工业控制应用中普遍存在, 这就促使了基于各种接口的A/D, D/A模块的诞生。基于CPCI总线的A/D, D/A模块通过CPCI总线与主机通信, 通过A/D接口采集电压信号, 经过伺服控制软件处理, 输出模拟量驱动执行机构。该模块使用DSP芯片对数据进行实时处理, 通过CPCI总线进行快速的数据传输。在实际应用中得到了可靠性、实时性等方面验证。
关键词：A/D和D/A接口,电压信号,CPCI,伺服控制软件
参考文献
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A/D数据采集 篇6
1.1 A/D (D/A) 转换器的概念
A/D (D/A) 转换器是用于实现模拟量与数字量之间相互转化的终端, A/D转换器也被称作ADC, 是用来将模拟量转化为数字量的器件, D/A转换器也被称作DAC, 是用来将数字量转化为模拟量的器件。
1.2 A/D (D/A) 转换器的技术指标
它的几个重要技术指标分别有分辨率、建立时间和精度这三点。接下来我们就对这些指标依次进行介绍。
(1) A/D (D/A) 转换器的分辨率。
就DAC来说, 分辨率一般是指输入到DAC中的单位数字量的变化而引起的模拟量输出的变化, 它是输出的满刻度值与2n的比值, 二进制位数越多, 其分辨率就越高。通常情况下, 我们是依据对DAC的分辨率的需要, 依据一定的计算方法来选定其DAC的位数的。这就是说, 当满量程为电压20V时, 其分辨率则应为20V/2n, 如果这个DAC为6位的转换器, 那么其分辨率就是20V/26=0.313V=3.13mV, 分辨率就占满量程的3.13%, 用1LSB来表示, 且有6位的D/A, 1LSB=3.13mV=3.13%满量程。[1]
(2) A/D (D/A) 转换器的建立时间。
建立时间是用来描述DAC转换速度的参数, 它是指由输入数字量开始直到输出量能够达到终值误差最低有效位时所消耗的时间。一般情况下, 电流输出时间越短, 建立时间就越长, 实践可知一些快速的DAC, 其建立时间可低于1μs。
(3) A/D (D/A) 转换器的精度。
精度在理想状态是, 其数值是与分辨率基本一致的, 其精度的高低随位数的增加而增加。但由于电源电压、参考电压和电阻等元器件均存在着误差, 这就导致其值与分辨率会略有变化。一般情况下, 位数相同, 则分辨率相同, 然需对于不同的转换器个体, 其精度会有所差别。即相同位数的DAC其精度可能不同。
1.3 A/D (D/A) 转换器的分类
A/D转换器可分为逐次逼近型、快闪型和流水线型等。其转换速度主要由算法、DAC建立时间、比较器端数据输出时间和逻辑电路的工作时间共同影响。接下来, 我们就依次对这几种转换器的作以简述。
(1) 逐次逼近型A/D转换器。
逐次逼近型A/D转换器是一种精度在9～16Bit的模数转换器。它功率的损耗是随着采样速率的改变而改变的, 这使其可以适用于非连续数据采集的电路中或要求低功耗的电路之中。逐次逼近型A/D转换器是通过将输入的模拟信号进行采样, 并将采用的值经比较器与多个经过数模转换器的参考电压分别进行比较, 使得转换得到的数字量在数值上与模拟量逐次逼近, 以得到所要求的数据值。
(2) 快闪型A/D转换器。
快闪型A/D转换器有着传输速度快的优点, 其最快可以达到G赫兹量级, 但随之而来的问题是要加大电路之中比较器的数量, 但在电路中比较器的数量能常是在一定数量范围内的, 因此其比较器的数量要小于所需要的数量, 这就无形间减小了其精度。除此之外, 它还有着成本较高、功耗较大的缺点。
(3) 流水线型A/D转换器。
流水线型A/D转换器是模数转换器转换方案中, 比较好的方案之一, 它综合性能较好, 在达到一定速度的前提下, 还可以保证一定的精度。
2 A/D (D/A) 转换器的应用设计
A/D转换器的设计方案与D/A转换器的设计方案略有不同, 接下来我们以D/A转换器的设计结构和非线性优化设计为例对其设计做以简要叙述。
2.1 D/A转换器的设计结构
通常情况下, D/A转换器的INL和DNL主要是由其内部的非线性度来决定的, 所以要想实现其高精度设计, 就必须从此入手进行分析。DAC的精度的提高, 会导致其面积以2次幂的速度增加, 其最高与最低位的比值也会变得很大, 从面导致其匹配度下降, 对其非线性规律产生影响。所以为了得到较好的精度与匹配度, 我们常使用5位电荷分布的DAC与5位电压分布的DAC级联以构成DAC转换器。
电荷分布的DAC可以通过利用电容来实现其电荷的分布, 在其模块阵列中, 我们会以每一个子电容作为一个单位电容, 进行其2n排列组合, 以构成二进制权重因子, 实现模拟信号向数字信号的转换。而电荷分布的DAC则是由一组电阻加解码器来组成, 以配合电荷分布的DAC对模拟信号的转换。对这两种DAC的级联的总DAC[2], 其输出公式如下:
VOUT=[b12-1+b22-2+…+bn2-n]VREF
2.2 D/A转换器的非线性优化设计
一般情况下, 5位有效的电容子DAC的非线性度是决定整个DAC非线性度的主要因素, 同时它还会对ADC的非线性度产生一定的影响。由于现实的制造工艺使得电容板使用的多晶硅层的厚度及介电常数存在着一定的梯度误差, 这使得其理论数值与实际数值存在着较大的差异, 其误差积累会造成INL的强烈变化。
为此, 我们可以使用版图对称设计, 以此来对其进行一定的控制来减小其随机误差。然而工艺中的随机误差通常是通过增加电容面各来加以控制的, 这就导致在进行非线性控制的同时, 其芯片面积会随之增加。为了解决这个问题, 我们可以通过分析误差分布图, 用一定的方法使每个电容的导通次序可以与梯度误差的积累相互抵消这会大大提高D/A转换器的非线性度。
3结语
通过以上对A/D (D/A) 转换器的相关理论与应用设计的简要介绍, 使我们对模拟信号与数字信号的转换有了一定的了解, 希望可以为初学者们提供一定的参考方向。
参考文献
[1]曹先国, 洪志良, 唐璞山.《一种分辨率为9位的高速CMOS比较器[J]》.复旦学报.1999.
高精度A/D转换器 篇7
1.1 总体思路与方案
总体设计思路如下:系统可以划分为模拟电压发生单元, D/A与运放单元, 比较器单元, 单片机控制部分, 液晶显示按键切换部分。利用DAC904产生模拟信号, 与待测模拟信号进行比较, 将输出结果反馈到单片机, 利用逐次逼近式原理设计A/D转换, 模块框图如图1所示。
1.2 系统方案选择
逐次逼近式A/D转换器结构主要由时钟信号、采样/保持电路、比较器、D/A转换器 (DAC) 、逐次逼近寄存器和逻辑控制单元6部分组成。
首先, 将输出锁存器的最高位置1, 然后将D/A转换器的输出电压信号Ui和输入电压信号K。进行比较。若Ui<Kin, 则输出锁存器的最高位保持1;反之, 则锁存器的最高位设置为0, 确定并保持最高位状态。其次, 把次高位置1, 依上面的方法确定其状态。从高位到低位逐次Vin位比较 (N为A/D位数) , 使Ui逼近输入信号Vin, 直到输出锁存器的最后一位。这时, D/A转换器的输入数据即为模/数转换后的数据, 控制器控制输出寄存器将其输出。
逐次逼近型A/D转换器的特点是转换速度比较快, 价格适中, 精度较高, 因此在单片机系统中被广泛应用。其电路规模属于中等。其优点是速度较高、功耗低, 在低分辩率 (<12位) 时价格便宜, 但高精度 (>12位) 时价格很高。并且由于要求位数太多, 连线太多影响系统的稳定性, 且成本较高。
2 系统的硬件设计与实现
2.1 待测模拟电压单元
普通基准源直接分压输出。采用普通的电阻以及电位器进行分压, 可以通过改变电位器的阻值使电压连续可调, 操作简单易实现。
2.2 模拟信号单元
DAC904是一种12位高速数模转换芯片, 其转换精度高。
2.3 比较器单元
DAC904输出的模拟量作为比较器 (MAX942) 2脚的输入, 0-5V模拟信号作为3脚输入, 最后将比较器的输出反馈到单片机。
2.4 运算放大器单元
通用运放就是最基本的功能的最廉价的运放, 这类运放用途广泛, 使用量最大。当变量全部输出高电平时DAC904输出的模拟量没有达到基准的5v, 使用一片358芯片, 节约了资源, 完成了放大功能。
2.5 控制单元---单片机
Freescale公司的MC9S12XS128单片机。该单片机CPU属于增强型16位CPU, 片内总线时钟最高80 MHz;其片内具有8 KB RAM、128 KB程序闪存、2 KB数据闪存;脉宽调制模块 (PWM) 可设置成4路8位或者2路16位, 逻辑时钟选择频率宽;具有16路12位精度A/D转换器;另外片内还具有增强型捕捉定时器。完全可以胜任大量的数据处理和控制工作。
2.6 显示单元
在A/D转换完毕后, 系统需要对转换结果有一个比较明了的显示方案, 使用液晶显示屏显示转换结果。液晶显示屏 (LCD) 具有轻薄短小, 耗电量低, 无辐射危险, 平面直角显示以及影像稳定不闪烁等优势, 可视面积大, 画面效果好, 分辨率高, 抗干扰能力强和显示形式灵活等优点。只是编程工作量较大, 控制其占用资源较多, 但在本系统中对控制器的资源使用不多, 完全可以使用。
2.7 人机交互界面
通过按键控制液晶屏显示的切换, 每次通过按键来选择显示8或是12位的A/D转换结果, 和存储的数据。设置了一个退出键, 可以从各各功能之间退出以及转换
3 测试数据分析
通过对数据的采集、处理分析。发现8位A/D档时, 准确性较高, 测量结果与待测信号之间误差较小, 基本达到了设计的要求。12位A/D转换档时, 对于较大的信号测量时, 结果较为准确。而在小信号测量时, 所得的结果误差较大, 可以通过如下方案解决。将误差出现较大时的测量值作为阈值电压, 通过比较器比较, 如果大于阈值电压, 即进行后续的A/D转换。如果小于阈值电压, 则将该信号先进行放大后在进行A/D转换, 则可取得较好的结果。
A/D转换技术的应用与发展 篇8
A/D转换是指将模拟输入信号转换成N位二进制数字输出信号的过程.现代数字通信技术迅猛发展, 半导体工艺日益精密, 数字化浪潮推进了A/D转换器不断革新, A/D转换技术在变得越来越复杂的同时, 也正朝着高速度、高精度和低功耗的方向迈进.数字信号处理技术长期以来一直被广泛应用于卫星、测控系统、图像和音频等领域, 其对高速高精度的CMOS工艺的模数转换器的需求日益迫切.通过对各种A/D转换电路的工作原理、电路结构和性能特点等进行了对比分析, 总结了各种电路的应用领域和A/D技术的发展趋势.
1 主要A/D转换技术
A/D转换技术是现实各种模拟信号通向数字世界的桥梁, 为了满足不同应用的需求, 各家芯片公司开发了不同的A/D转换技术, 主要有以下几种:
1.1 积分型A/D
积分型A/D转换技术包括单积分和双积分2种转换方式.
转换原理:单积分A/D转换首先将需要转换的电信号变成一段时间间隔, 然后对时间间隔进行记数, 间接地把模拟量转换成数字量.双积分型转换器结构如图1所示[1], 通过2次积分把输入的模拟电压转换为与平均值成正比关系的时间间隔, 同时利用计数器计数, 从而实现A/D转换.
特点及应用:积分型A/D具有功耗低、成本低、分辨率高 (可达22位) 的优点, 因为其输入端采用了积分器, 对高频噪声和固定的低频干扰 (如50 Hz或60 Hz) 的抑制能力很强, 所以主要应用在嘈杂的工业环境中.但由于其转换速度太慢, 转换精度随转换速率的增加而降低, 转换速率在2位时为100～300 SPS, 对应的转换精度为12位, 因此主要应用于低速高精度的转换领域.
1.2 逐次逼近型ADC
逐次逼近型A/D转换器是由比较器、D/A 转换器、比较寄存器SAR、时钟发生器以及逻辑控制电路组成, 其结构如图2所示[1].
转换原理:逐次逼近型将模拟信号与不同的参考电压进行多次比较, 使转换后的数字量在数值上逐次逼近输入模拟量的对应值, 一个时钟周期内只完成一位转换.
应用:逐渐逼近型原理简单, 便于实现;功耗低;由于其转换速度较高, 可以达到1 MSPS, 不存在延迟问题, 所以应用于中速率的场合;此外它在低于l2位分辨率的情况下, 电路实现上较其他转换方式成本低, 所以实际中广泛使用.但是, 这种AD转换方式的分辨率和采样速率相互矛盾, 分辨率高时采样速率较低, 因此要提高分辨率, 采样速率就会受到限制;此外这种转换方式需要D/A转换电路, 而高精度的D/A转换电路需要较高的电阻或电容匹配网络, 所以在高精度D/A转换领域的应用受到很大限制.
1.3 并行ADC
并行A/D转换器也称为Flash ADC, 是目前速度最快的一种结构.并行转换是一种直接的A/D转换方式, 主要由电阻分压网络、比较器、编码器等组成.一个N位的并行ADC包含2N-1个比较器和2N-1个参考电压值.结构如图3所示[1].
转换原理:每个比较器对输入信号采样并把输入信号与参考电压相比较, 然后每一个比较器产生一位输出, 表明输入信号与参考电压的大小关系.当输入信号高于比较器反向输入端电压时, 比较器会输出高电平1, 反之输出低电平0.该码编码后即可得到对应的数字量.
应用:该转换的主要优点是并行, 所以速率特别快, 目前4位转换精度的转换速率可达10 GSPS以上.但是由于管芯尺寸比较大, 与一般的流水线结构相比, 输入电容和功率损耗分别要高出6倍和2倍, 功耗大、成本高;而且分辨率提高时, 元件数目按照几何级数猛增, 位数越多, 电路越复杂, 越难集成, 还会产生静态误差、闪烁码温度计气泡等不利现象, 因此只适用于速度要求特别高的领域, 如视频A/D转换器等.
1.4 流水线ADC (子区式)
流水线型转换方式是Flash ADC改进的一种转换方式, 如MAX1200.它在一定程度上具有并行转换高速的特点, 又具有逐次逼近型结构简单的特点, 很好地解决了制造困难的问题, 是更为高效和强大的转换方式.一般流水线结构如图4和图5所示[1].
转换原理:流水线型ADC电路由许多级组成, 每一级是由低分辨的A/D转换电路和高分辨率的D/A转换电路、采样保持器及增益为2n的放大电路组成.每一级转换后的数字量都存入位于下方的锁存器中, 待转换结束后经数字错误校正和锁存后送往数据总线输出.
应用:流水线A/D由于对信号进行分级串行处理, 所以它在具有较高转换精度的同时, 能保持较高的转换速率, 一般转换精度在12～16 bits, 转换速率在1～100 Msps, 转换时间一般小于100 ns;而且这种转换方式与其他转换方式相比价格更低, 所需设计时间更少, 难度更小, 功耗低;优化的错误校正环节;克服了并行ADC的缺点, 很少有比较器进入亚稳态, 从根本上消除闪烁码温度计气泡, 减少转换器的误差;因此流水线在很大程度上实现了转换速度、转换精度和分辨率的折衷, 综合了并行转换和逐次逼近转换的优点, 在这3个指标要求相当的场合得到广泛应用.但是流水线也存在一些问题, 如时钟频率不能太大;易于受时钟占空比的影响;存在数据等待时间等问题, 对速率有一定影响;对印制电路板的布线比较敏感, 易于受电路布局的影响, 因此它在一些同步性要求较高及工艺要求较高的场合使用时受到了很大的限制.
1.5 折叠插值ADC
折叠插值转换方式通过预处理电路, 同时得到高位和低位数据, 克服了流水线型分步转换所带来的速度下降, 同时元件的数目大大减少, 其结构图如图6所示[3].一个8位的折叠型转换方式的信号处理示意如图7所示[4].
转换原理:折叠插值型转换方式把输入较大的信号映射到较小的区域内, 并将其转换成数字信号, 这个数据为数字量的低位数据.再找出输入信号被映射的区间, 该区间也以数字量表示, 这个数据为数字量的高位数据.高位和低位数据经过处理, 得到最后的数字信号 .
应用:折叠插值方式中由于数据2次量化同时进行, 类似并行转换, 所以转换速度很快, 一般在250 ksps～50 Msps之间;而且电路规模及功耗比较小, 成本比较低;因此它在高速场合得到广泛应用.但是折叠处理限制了输入信号带宽, 由于其对晶体管跨导和匹配有较高要求, 使得它不利于CMOS实现;折叠插值方式信号频率过高时, 有“气泡”现象产生, 需要额外处理电路;转换精度较低, 一般只用于8位以下的转换器中, 超过8位时, 如要保持较少的比较器数目, 折叠插值变得十分麻烦, 所以这些缺点大大限制了折叠插值方式的CMOS实现和转换精度的提高, 在对功耗和转换精度需求较高的场合较少使用.
1.6 过采样 ∑—△ADC
过采样∑—△ADC由∑—△ADC调制器和数字滤波器构成 (如图8所示[2]) , 调制器是核心部分, 其结构近似于积分型A/D转换器, 由积分器、比较器、1位D/A转换器等组成, 主要提供增量编码即∑—△ADC码;数字抽样滤波器完成对∑—△ADC码的抽样滤波.
转换原理:∑—△ADC 调制器以极高的频率对输入模拟信号进行采样, 并对2个采样的差值以极低的分辨率 (1位) 进行量化, 得到用低位数码表示的数字信号即∑—△ADC码, 这种∑—△ADC码接着送到数字滤波器进行滤波, 经过滤波处理后, 采样率被大大降低, 可得到高分辨率的数字信号.
应用:硬件方面, 该转换方式采用了极低位量化器, 巧妙避免了高位转换器和高精度电阻网络的制造困难;由于Σ—△ADC 码码位低, 使得采样与量化编码可以同时完成, 不再需要采样保持电路, 系统的结构大为简化;与DSP技术兼容, 便于实现系统集成;大部分是数字电路, 对电路匹配要求较低, 易于CMOS实现;在技术指标方面, 该转换方式的转换精度很高, 可达到24位以上;转换速率高、分辨率高;而且价格低廉, 所以过采样方式在目前A/D转换方式中性价比较高, 在很多对精度、分辨率、速度要求比较高的集成电路中得到广泛应用.过采样的缺点在于转换器采样率较低, 不适合处理高频信号;在转换速率相同的条件下, 比积分型和逐次逼近型功耗高;当高速转换时, 还需要高阶调制器, 高速∑—△ADC的价格较高; 所以它一般应用于低频中速的场合.
2 发展趋势
综合国内外现有A/D转换技术资料可看出, A/D转换电路的主要发展趋势是向分辨率越来越高、转换速率越来越高、精度越来越高、功耗越来越低、电压越来越低、趋于单片化和CMOS化、结构越来越简单的方向发展.
2.1 性能高——高分辨率、高速率、高精度
如今速度最快的并行转换方式ADC的采样速度可达10 GSPS, 而2级流水型ADC的产品转换速度也达到了12位/4 MSPS.在速率得到极大提高的同时, 分辨率也有了很大改善, 通过采用过采样∑—△ADC模数转换技术、流水线型转换技术以及折叠插值型转换技术, 极大地提高了转换器的分辨率.现在过采样的∑—△ADC转换方式及精度已经达到了28位以上, 这主要是由于采用新型电路结构方案, 如Σ—△调制技术, 在同样的工艺条件下, 使单片ADC达到更高的分辨率.此外, 还有很多方式可以同时实现分辨率、速率、精度的提高, 比如将2个或多个较低分辨率的闪电型ADC组合起来, 形成流水线ADC, 这种类型的转换器既具有高的分辨率, 又有很高的转换速率;通过采用激光修正技术、自校正技术和统计匹配技术, 使数据转换电路的分辨率和精度得到进一步的提高.从目前来看, 新的技术不断涌现, 综合优化型的A/D转换技术将实现分辨率、速度、精度的同步改善.
2.2 功耗低——低功耗、低电压
当前CMOS工艺的发展为电压和功耗的降低提供了可能性, 通过在电路设计中采用CMOS、BiCMOS工艺, 低工作电压 (3 V/5 V) 及电源休眠工作方式等措施, 可以大大降低转换技术中的功耗损耗, 实现毫瓦级低功耗甚至超低功耗, 同时还可保证转换器电路获得高分辨率、高精度和高转换速率, 很好地解决现有的精度、速度和功耗之间的矛盾, 同时, 集成简化的芯片能实现面积和容积的最小化, 适应现代社会便携化的需求, 生产出性能最好、使用更方便的仪器.
2.3 结构简单——单片化、CMOS化
在器件结构方面, 当前半导体工艺水平不断提高, LSI、VLSI工艺逐渐成熟, 以前采用模块、混合电路生产的高性能转换电路逐渐被单片产品所代替, 芯片的集成度大大提高, 有效地降低了芯片的成本和功耗, 减小了芯片体积, 方便使用和携带, 同时提高了性能可靠性.使用越来越成熟的VLSI技术及Σ—△调制技术, 能够使数字信号处理器及其他标准数字器件与高分辨率ADC、DAC集成于同一块芯片上, 构成更高级的混合信号处理器, 既增强了芯片功能, 使其实现多种转换和处理, 同时也在很大程度上简化了外围电路, 更加方便使用和加工.最近, 人们开始尝试尽可能地将转换器和部分混合信号功能从昂贵、复杂的专业型工艺转入主流的CMOS型工艺, 采用同一种工艺技术来制作模拟和数字电路, 设计集成度更高的电路.从目前来看, 更多新颖的数据转换电路不断出现, 其功能将越来越强, 性能愈加优良, 从而使系统设计工程师的工作变得更加简单, 使用者操作和携带也更加方便.
通过采用单片机和CMOS技术, 首先很大程度地减少了制作难度较大、特性匹配要求较高的部件数量, 如高速比较器、宽带运放、精密电阻等, 使得制作加工过程变得简单方便;此外极大地减少了模拟部件, 尽可能多地采用成熟的数字电路模块 (如∑一△ADC结构) , 使得CMOS化更加容易, 从而尽可能大地提升器件性能.
3 结 论
不同技术相互渗透, 扬长避短, 开发出适合各种应用场合, 能满足不同需求的A/D转换器, 将是模拟/数字转换技术的未来发展趋势;高性能、低功耗、结构简单的新型A/D转换器将是今后数据转换器发展的重点.
摘要：首先分别介绍了当前六大模数转换技术的工作原理、电路结构、性能特点及应用领域, 通过从转换速率、转换精度、分辨率、功耗、价格、面积等指标进行分析, 将物理结构的设计与实际性能结合比较, 总结出各自适合的应用领域.然后, 根据对现有模数转换技术特点的分析及实际应用中对模数转换器性能的要求, 对当前A/D转换技术向着高性能、低功耗、结构简单方向发展的趋势进行了预测.
A/D转换器的原理分析与比较 篇9
A/D转换器是数字化测量和显示仪表的重要组成部分。A/D转换器的转换速度、精度和分辨率,直接影响着测量结果和显示的质量指标。常用的A/D转换器有多斜式、多周期式、循环余数式、脉宽转换式、双斜式等几类。下面就常用的A/D转换器的转换原理和特点进行分析与比较,以利于在A/D转换电路设计中ADC的使用和采用元件组装A/D转换器时,能够选用合适的A/D转换方式。
1 循环余数式转换
循环余数式A/D转换技术一般采用类似于图一所示的线路设计,是一种常见的逐次逼近方法的多周期转换。它利用把可变的参考电压与未知信号进行比较的方法,将输入信号与精密数模转换器(DAC)的输出相比较,此DAC由DAC放大器和二进制阶梯电阻网络组成,通过模数放大器的输出信号,来判断何时数模转换器DAC的输出大于输入电压。转换过程被分解成几个周期,所以一个6位(bit)DAC能通过连续的逐次逼近,有效地产生比它本身大得多的转换位数。
在第一个比较周期中,输入电压与DAC的输出相比较,DAC位开关的每一位都依次被试验,依据比较器输出极性决定每一位的舍取。并将一组二进制转换结果值贮存起来,而输入电压和DAC输出之间的余差电压则被放大且保存在一个电容中。在下一个比较和余数存贮周期中,DAC输出与被放大的余数相比较,产生下一组二进制值和一个更小的余数电压。最后,所有各个位组经综合处理产生一个A-D采样值。每次采样前,插入一个零状态,在此状态中,A-D输入端的任何失调值都可以被存贮在一个电容中,这些失调值在以后可被抵消。
循环余数式A/D转换的主要特点是它的速度可以达到逐次逼近法的速度。完成一次61/2d的转换一般只要2ms,高分辨率的读数速率可达到每秒500次。然而,由于这种技术本身对电源的噪音没有抑制能力,在高灵敏度测量的场合中,这是一个十分不利的因素,即使采取了对多个采样值作平均的措施,以抑制电源频率的影响,但由于采样速率的限制,仍无法消除较高次谐波的影响。
在一般的计量实验室中,虽然不要求特别高的读数速率,然而,这种技术仍然存在着转换非线性的问题。由于二进制权电阻的不匹配,也由于数值的读取是被分解成多个比较周期,其中某些比较包含放大过程,所以存在不连续性。由于微分线性不可能达到后面所述的单周期积分技术所能达到的水平,这种技术不是比较测量的理想技术,而比较测量在计量实验室却是经常使用的。
2 脉宽式转换
这种转换之所以称之为脉宽式转换,是因为模拟输入被一个ADC转换成宽度与其大小成正比的数字脉冲序列。用这些脉冲选通在加/减计数器中形成累加值的高速时钟。
当输入电压为零时,强迫方波电压连续地加向积分器的输入端、积分器输出方波向上和向下通过两个比较器的门坎电平,如图二所示。如果输入信号保持为零,积分器输出斜波对称于比较器的参考电平,并且比较器产生的正负信号具有相同的占空比。如果输入信号不为零,斜波就向上或向下移动,相应的比较器信号的占空比随之不同。当用这些信号把时钟脉冲选通到一个加/减计数器,就获得了加脉冲和减脉冲的测量值。
脉宽式转换设计方案利用一个反馈回路把正和负的参考电压回送到A/D的输入端,强迫积分器处于零平衡。当积分器的输出超过任何一个比较电平时,一个极性相应的参考电压就被施加到反馈通路,当积分输出低于此比较电平,则该参考电压就被切断。在零输入时,反馈是不带直流成份的方波,所以积分器输出为零。当一个信号施加到A/D上,则一个适量的参考电平就被施加到A/D去抵消此信号并重新使积分器处于零平衡。在重新平衡的过程中,积累的计数值就给出了输入信号的大小。可以看出,对于所有的输入信号值,积分器总是动态地处于零平衡。另外,任何漂移的电压都被自动校正,因为漂移会在斜波中引起偏移。
世界上第一台8 1/2d的DMM中就使用了这种A/D技术。这种技术具有非常好的线性,且能非常灵活地选择积分时间,以获得良好的电源频率抑制效果。此外,信号总是被接在A/D的输入端,这点对于一些特殊的应用是很重要的。但这种技术的最大的缺点是在高分辨时的速度较慢,一般来说,一个81/2d的读数可能要花50秒的时间。
3 多斜式积分器
从理论上讲,双斜式A/D转换的精度取决于参考电压精度和对时钟周期的计数能力。双斜积分线路要求时钟、积分器的电阻和电容在转换周期内保持稳定,因为这些元件的长期变化和精度无关,可以根据给定的分辨率和速度要求选择积分时间。值得注意的是,采用积分时间等于电源周期的整倍数,可以获得极好的对电源频率(及其所有谐波)抑制的性能。
使用这种设计在高精度积分器中所遇到的问题是比较器的速度和灵敏度,目前,即使最好的A/D大约是每微秒一个字的水平。这将意味着对于一个满量程的7 1/2d的读数大约需要20秒时间,这个时间太长了。另外,积分电容的漏电流导致非线性和读数速率的误差,因为在积分周期贮存吸收网络中的电荷在参考时间内不被复原,所以就不被计数,这种介质吸收现象使真正的电荷平衡在一个短的测量时间内不能实现。当信号接近零时,比较器可能检到一个噪音脉冲而选择错误极性的参考电压,结果引起积分器输出错误,直至计数器溢出,形成一个大于满刻度的读数,这种现象即使在输入信号真正为零时也会产生。
Datron公司研制了一种多斜、多周期的积分器,如图三所示,用以克服上述各种问题,这种转换器使用两种不同的参考周期,Ref和Ref/16,以克服比较器速度慢的问题,其原理是:首先,快速计数直到接近于零时,转换到一个较低的参考电压值(Ref/16),以一个比较慢的计数速率向零接近。
这种办法以比较低的转换率通过零点,从而允许比较器的带宽较低,由此达到低噪音的效果。在何处积分器转换到Ref/16不是重要问题,只要转换同步于时钟,则系统计数正确。在Ref周期内,系统以16为单位计数,而在Ref/16周期内,系统以1为单位计数。
因为Ref/16周期与Ref周期相比较是非常小的,这方法有效地加速转换16倍,Ref/16周期约占满刻度的千分之一,所以,为了使线性优于满刻度的0.2ppm,就要求Ref/16的精度要优于万分之二,这点用电阻是很容易实现的。
这种设计的特点为:
(1)使用一个偏置斜率以克服在零区的问题。在积分周期的末尾,加入一个非常小的已知信号(正向反馈),其办法是接入一个“错误”的参考电压,用以保证正确的参考电压被接入时积分器能正确地运行并回到零,因为偏置信号的幅度、时间都是已知的,所以此偏置信号的影响是可以计算的。
(2)多周期意味着可使用比较小的积分电容,结果降低了介质吸收效应和改善了线性。
(3)在多周期转换中,信号和参考输入是同时施加,而不是分别施加的,结果提高了转换的速度。
(4)由于每一次转换,正负参考电压使用的次数相等,因而保证参考电压的转换误差是恒定的,并且可以在一个积分周期消除。
(5)一个动态的零系统取代了较通用的取样保持型的零线路,后者在过载时可能会处于饱和状态,从而降低过载恢复的速度。这种动态系统也克服了动态漂移。
当A/D不转换输入信号时就进入复位。这种复位技术使缓慢漂移的积分器的输出保持在零附近,其方法是施加小量的-Ref/250,然后施加+Ref/250,使积分器输出为零。因此,这个复位周期很短(50 sec),而且在每个测量周期至少有一个复位周期,这样就可以避免中断校零过程。
-Ref/256和+Ref/256的施加方法如图四所示,其结果使积分器输出的每个斜波都通过零点,并利用+Ref/256的最后一个零位过程的时间为预先确定的常数个时钟周期。复位周期然后被重复,以维持积分器的输出在零附近。可以看到,即使积分器在复位与复位周期之间可能有漂移,但在每个复位周期的结束时,积分器输出是精确地处于相同的位置上。根据读数速率和分辨率的要求,这种A/D能够构成单周期或者多周期转换。多周期提供了极大的灵活性以选择各种有用的积分周期。使用比较小的积分电容,利用斜波多次上升和下降获得比较长的积分周期,有效地避免了积分器的饱和。
这种多周期设计的基本特点是除了最后一个周期外,所有周期内的被测信号是连续不断地施加的,而各种参考电压与被测信号同时加入,如图五所示。换言之,这种工作方式有效地减少了读数的时间。
单周期的转换图解清楚地说明这种转换技术的基本特点。当接到一个读数转换命令,最后一个复位周期在50微秒延迟时间内结束,信号就被加到输入端,如图六所示。积分器输出斜波上升,经过一段固定的时间以后,信号仍然施加着的时候,一个正向偏置被反馈到参考输入端;接着在一个固定延迟时间里,零信号同时加入到参考输入端和被测信号输入端,其目的是为了保证系统不会同时把两个参考电压切换进积累器,在此周期中,向参考输入端加入-Ref。最后积分器输出经过零点,这代表了一个“粗”的转换周期的结束。积分器自身又构成了最后阶段的更精确或者说更精细的转换结构。
为了避免切换的瞬态误差,首先把零加入到信号和参考的输入端,跟着把+Ref/16加到参考输入端,施加的时间为固定值。使用这样的参考电压极性是为了保证不管被测信号极性如何,总是使用+Ref/256参考电压产生最后一个斜波,克服比较器响应期间的任何的不对称。经过又一个“死”时间后,+Ref/16被加向参考输入。这是转换的最后一部分,并且它和动态自动稳零周期的结束阶段是一样的。换句话讲,积分器的输出精确地回到了它开始的地方后结束。
负极性信号的转换次序与上述正极性信号转换次序略有不同,但是,是对于每次转换,每一种参考电压都被平衡,而任何很小的比较器的延迟时间误差和由于最后一个斜波引起的电荷注入效应都被动态稳零自动消除。
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