FPGA系统测试方法论文（共6篇）
FPGA系统测试方法论文 篇1
0 引言
动态测试技术是以捕捉和处理各种动态信息为目的的一门综合技术,它在当代科学技术中地位十分重要,在航天航空、仪器仪表、交通运输、军事、医疗等研究中均应用广泛。常用的测试方法有遥测与存储测试,与无线电遥测仪相比,存储测试仪结构更为简单、无需发送天线、体积小、功耗低。存储测试技术是对被测对象没有影响或影响在允许范围的条件下,在被测体内放置微型数据采集存储测试仪,现场实时完成信号的快速采集和存储,事后回收,由计算机处理和再现测试信息同时保证测试仪器完好的一种动态测试技术[1]。由于存储测试对测试结果影响较小,测试数据准确可靠,已经渐渐成为测试动态参数的重要手段。
1 系统整体设计
测试信号通过传感器输入测试电路中进行处理并存储,随后通过接口电路输入到计算机中。测试参数限于一定范围,测试通道数为4通道,最大采样频率为1 MHz,最大存储容量为512 kW。本设计选用Altera公司推出的Cyclone II系列的EP2C5T144I8芯片。该芯片具有4608个逻辑单元,26块M4K RAM块,13个嵌入式乘法器,2个锁相环,用户I/O引脚数目有89,可以满足设计要求,并且有一定余量,方便以后功能的扩展。AD转换器选用AD公司推出的AD7492,而存储器选用NanoAmp公司推出的N08L163WC2A,容量为512 k×16 bit。系统的整体框图如图1。
FPGA控制模块实现对整个系统的逻辑控制,主要包括:AD控制、存储器的读写、时钟产生、负延迟计数及触发模块等。其中时钟模块为系统各芯片提供工作时钟,并产生适合不同环境的采样时钟信号。负延迟模块是为确保记录信号的完整性,不致于把触发信号以前的数据丢失。本设计负延迟为8 kW,负延迟计数器记满(512-8) kW后停止计数,采样结束。触发模块主要是对系统由一个环境进入另一个环境的方式进行控制。触发方式包括外触发、计数触发、比较触发。计数触发是对采样点数进行计数,采样点数等于预设的计数点数时,就会产生触发信号。比较触发是采样值与预设值作比较,当采样值大于或小于预设值时就会产生触发信号[2]。
2 采样策略的研究
2.1 变频采样的状态设计
在一些测试中,例如弹丸在全弹道运动过程中的加速度变化、石油开采过程中射孔时的压力变化,被测信号的频率变化很大,因此仅由信号的最高上限截止频率确定采样频率是不合理的,信号的采样频率应该是可变的。因此,需要对被测信号进行采样规律设计,即设计一定的采样策略,综合考虑模糊误差、测量时间、存储容量等因素,从而达到最优的测试效果[3]。张文栋教授结合存储测试理论与应用对动态测试的信号存储过程提出了四种采样策略,包括均匀采样策略、自动分段均匀采样策略、编程分段自适应均匀采样策略以及自适应采样策略,这四种采样策略均适合瞬态速变信号的存储记录[4]。
根据被测信号频率变化很大的特点,设计如图2所示的状态图,实现对此类信号的变频采样。测试系统分环境对信号采样记录,每个环境的采样频率可以在采样前进行设置,本系统设计为三个环境,即采样频率最多变化三次。
在存储测试开始之前,通过软件编程将采集存储过程分为几个阶段,根据被测信号的变化,每一个阶段的采样频率、存储点数、采样开始时间会作自适应的调整。首先接通电源使电路处于复位态,此时数字电源VDD为通电、模拟电源VEE为断电状态,系统中只有FPGA控制模块工作;然后对电路编程设定各个环境的采样频率,给电路上电,电路进入等待触发态,此时VDD、VEE通电,存储器、AD转换器启动,开始采样,地址计数器开始工作;触发信号TRI1到来后,进入f1采样态,系统按编程设定的采样频率f1开始采样,负延迟计数器开始工作;2环境触发后,系统按照设定的采样频率f2进行采样,此时处于f2采样态;3环境触发后,系统按采样频率f3采样,处于f3采样态;当负延迟计数器计满设定值时,地址计数器和负延迟计数器均停止工作,VEE断电,系统进入等待读出态;在读出数据态,地址同步推进,直到读完所有的数据。
2.2 变频采样的模块设计
采样频率决定了采样信号的质量和数量,采样频率太高,会使采得的信号数量剧增,占用大量的存储单元,采样频率太低的话,会使模拟信号的某些信息丢失,恢复出的信号会出现失真。为了达到最佳效果,必须根据信号的特点选择合适的采样频率[5]。图3为设计的采样时钟选择模块。
设计可选采样频率有八种,如图3中1 MHz～1 kHz,都是由FPGA的时钟模块分频而来,可根据实际情况修改。S1、S2为环境选择信号;P0～P2、P3～P5、P6～P8三组信号分别是三个环境的采样频率控制字,在测试前根据环境采样频率的需要来编程设定;模块mux8为8选1数据选择器,根据输入的三个控制字来选择对应的采样频率输出。系统上电后,环境选择信号S1、S2为"00",模块mux3将1环境的采样频率控制字P0、P1、P2输入到模块mux8中,系统自动以1环境的采样频率进行采样;2环境的触发信号到来时,S1、S2由"00"跳变为"10",2环境的采样频率控制字P3～P5送到mux8中,以2环境的采样频率进行采样;当3环境的触发信号来临,S1、S2由"10"跳变为"11",3环境的采样频率控制字P6～P8被选中,系统以3环境的采样频率采样。
3 实验验证
该实验对标准信号发生器输出的正弦波信号进行采集和存储,采样策略选择为三环境采样,1环境采样频率为1 MHz,2环境为100 kHz,3环境为50 kHz,外触发进入1环境,计数触发进入2环境,计数值128 kW,计数触发进入3环境,计数值32 kW。系统采样完毕后,连接到计算机通过上位机软件读取数据,实验波形如图4。
设置为计数128 kW进入2环境,计数32 kW进入3环境,而系统负延迟为8 kW,分为4个通道,因此1、2环境的分界点为(128+8)*1024/4=34816点,2、3环境的分界点为(128+8+32)*1024/4=43008点,实验波形与计算值相符。如表1所示:
通过上表可以看出,系统变频采样模块的设计满足系统的要求,并且系统是完全按照设定的采样策略进行采样的。
4 结束语
介绍了一种用FPGA实现的动态测试存储测试系统。通过实验验证,表明系统能对信号进行不失真采样存储。证实了所设计的采样策略对多种变化规律的信号采集具有通用性,实现了对信号的变频采样,扩展了系统的应用范围。
摘要：针对某些特殊的测试试验要求测试系统高性能、微体积、低功耗,在存储测试理论基础上,进行了动态存储测试系统的FPGA设计。介绍了该系统的组成,对控制模块进行了详细设计。针对测试环境的多样性设计了采样策略,能对频率多变的信号进行实时记录。通过实验验证了设计的正确性,证实了所设计的采样策略对多种变化规律的信号采集具有通用性,扩展了系统的应用范围。
关键词：FPGA,存储测试,采样策略,变频采样
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FPGA系统测试方法论文 篇2
摘要：介绍了数据采集系统通道间串扰的成因。根据JJF1048-1995《数据采集系统校准规范》分别对直流信号对直流通道、交流信号对直流通道以及交流信号对交流通道的串扰能力进行测试、计算和评价，对实验结果进行了分析和总结。研究结果表明了对数据采集系统通道间串扰评价的重要性。
关键词：数据采集系统;通道间串扰;评价方法
引言
多路数据采集系统(模块)能够通过不同的传感器将相应的测量信号转为电信号[1]，从而实现对温度、电信号、压力、位移等参数的测量和处理，是连接模拟世界和数字世界的桥梁。所以，对数据采集系统的定期校准是必不可少的。目前，国内对数据采集系统的检测项目一般包括电压、电流等信号的示值误差。随着工业设备的不断升级和改造，数据采集系统的采集通道数量也在不断增加，这将不可避免地引起通道间串扰。例如在功率测量过程中，电流和电压通道之间产生的串扰会影响功率计算的准确性[2]。
所以，在一定的情况下，有必要对数据采集系统的通道间串扰能力进行评价。现行的JJF1048-1995《数据采集系统校准规范》[3]对数据采集系统的通道间串扰提供了校准依据。它描述了利用直流电压源作为干扰信号源，对相邻通道的读数进行测量的方法，并以串扰抑制比SCRR作为评价结果。然而，数据采集系统的应用范围并非局限于直流信号，例如，传统功率测量就需要采集50Hz/60Hz的交流信号。所以，在数据采集系统通道串扰项目的校准中，仅仅考虑直流信号对直流通道产生的串扰是不全面的。本文首先介绍通道间串扰产生的原因和影响，再扩展JJF1048-1995中的要求，对不同信号产生的通道间串扰进行测量和计算，并对结果进行分析和总结。
1通道间串扰产生的原因
数据采集系统通常采用多路模拟开关按照一定的时序对各个通道进行循环采集，再通过时分复用的方式进行量化。然而，由于集成化程度的不断提高，与多路模拟开关输入端相连接的相邻导线或引脚之间必然存在寄生电容。电容具有通交流阻直流、通高频阻低频的特点，所以对于交流信号，必定会通过寄生电容对相邻通道产生干扰。而对于直流信号，在模拟开关的循环切换过程中，切换动作会引起一定时间内的电压抖动。由于该抖动为交流信号，所以也会通过寄生电容影响相邻通道[4]。
2通道间串扰的影响
大型设备由于接入数据采集系统的信号数量和类型较多，更容易产生通道间串扰，如焓差试验台中的直流电压和电阻信号，风洞试验中的交流电压和直流电压等。由于寄生电容的作用，干扰信号会与采样信号发生叠加，从而产生不必要的.噪声，这在一定程度上影响采样信号的准确性。这种情况在干扰源频率较高时尤为明显。另外，对于直流信号而言，由多路模拟开关的切换产生的电压抖动虽然会在短时间内恢复，但在高采样频率条件下，如果受到串扰的信号没有在A/D转换器采样之前恢复，势必会影响采样而造成转换误差[5]，降低数据采集系统的准确度。
3通道间串扰的评价
3.1测试方法参照JJF1048-1995，采用如图1的接线方法，就数据采集系统直流信号对直流通道、交流信号对直流通道和交流信号对交流通道的通道串扰能力进行实验。将通道CHn与多功能校准器相连接，将相邻通道CHn+1与1kΩ标准电阻R0相连接。此外，干扰通道选取最大量程，相邻的采样通道选取最小量程，参照JJF1048-1995中第12节的要求进行试验。
3.2直流信号对直流通道的串扰能力干扰信号源采用多功能校准器输出标准直流电压，干扰通道和采样通道都按照各自量程切换为直流电压测量模式。测量结果如表1所示。
3.3交流信号对直流通道的串扰能力干扰信号源采用多功能校准器输出不同频率的标准交流电压，干扰通道和采样通道都按照各自量程分别切换为交流电压测量模式和直流电压测量模式。这里参考JJF1048-1995中12.6节公式(29)的形式进行评价。交流电压信号“零位”幅值选取为0.1V，按照式(1)计算通道间串扰抑制比SCRR。
3.4交流信号对交流通道的串扰能力干扰信号源采用多功能校准器输出不同频率的标准交流电压，干扰通道和采样通道都按照各自量程分别切换为交流电压测量模式。根据式(1)计算串扰抑制比SCRR，结果如表3所示。
4结果分析
理想情况下，干扰通道和采样通道的信号互不干扰。然而，由于数据采集系统本身设计的局限性以及导线分布的影响，通道间串扰不可避免。通过对比，直流通道对直流信号的串扰抑制能力最强，因为在这种情况下，串扰主要原因是模拟多路开关切换造成的电压抖动，而电压抖动本身能量较小，持续时间也较短，所以通道串扰能力最小。直流通道对交流信号的串扰抑制能力其次，虽然交流信号本身能够通过寄生电容对相邻通道产生影响，但由于直流通道本身对交流信号具有抑制能力，所以该情况下的通道串扰增大得并不明显。
最后，交流通道对交流信号的串扰抑制能力最差，这是因为采样通道本身采集的就是交流信号，所以会接收大部分的干扰信号，从而严重降低串扰抑制能力，此时的串扰噪声较大。而在干扰源同为交流电压信号的情况下，随着频率的增加，通道串扰抑制比降低，这说明高频信号更容易对相邻通道产生串扰。所以在高频场合使用的数据采集系统应该视情况对通道间串扰进行评价和检测。
5结语
FPGA系统测试方法论文 篇3
PCM (Pulse Code Modulation) 是一种有效成熟的数字化的编码系统, 广泛应用于航空、航天、地面遥测站、移动遥测试验等国防领域中[1,2,3]。数据综合器是弹上遥测设备的数据综合设备, 不同型号导弹根据测试参数数量的不同配置不同数量的数据综合器, 分布在导弹的弹头、弹体及弹尾。数据综合器控制弹上各种采编器、中间变换器。各采编器采集到的参数经中间变换器变换后发送到内部数据总线上, 数据综合器在时序的配合下, 接收这些数据并按照预先约定的帧结构进行编帧, 之后以综合数据流的形式输出给遥测发射机进行调制和功率变换。由于应用场合的特殊性, 数据综合器通常不具有通用性。不同的数据综合器通常具有不同的码型、码率、帧格式、接口。研制一种码率、码型、帧格式、位宽等可以柔性调整的通用数据综合器测试仪, 可以在保证测量效果的前提下, 实现不同产品复用一台测试仪, 从而提高可靠性, 降低研发成本, 加快遥测系统研制配套周期[4,5]。
1 系统总体结构
测试系统硬件采用总线背板与模块化插卡方法, 如图1所示, 主要由背板总线模块、主控模块、综合数据流测试模块、模拟源模块及电源模块组成。上位机使用Lab Windows/CVI编写, 该软件是建立监控检测系统, 自动化测试环境与数据采集系统的理想开发环境。
测控计算机配置各模块的相关参数, 包括码型、码率、帧同步码、帧长, 并对测试仪解码后上传的数据进行分析、处理及显示处理结果;主控模块是整个测试仪的核心控制模块, 上位机下传的数据和命令以及其他模块上传数据都受主控模块的控制;背板总线是主控模块与各功能模块之间的通信桥梁, 电源模块也通过背板总线向测试仪内部各模块供电;综合数据流测试模块接收不同的待测数据流并进行解码, 然后上传到上位机进行后续处理, 是实现通用测试功能的核心;综合数据流模拟源模块由上位机配置数据流参数, 输出不同的数据流, 用作系统自检, 同时可作为其他外部设备的标准源。
2 主控模块
主控模块是联系测控计算机与测试仪的关键节点。与上位机之间的通信通过USB接口实现, 与其他各模块之间则通过高速LVDS总线进行通信。主控模块电路方案如图2所示, 通过USB接口电路接收上位机下发的命令和数据, 由FPGA进行数据格式变换后, 在120 MHz时钟控制下, 通过LVDS模块DS92LV18进行串化后发送至背板总线, 总线上的其他模块按地址接收数据并响应。综合数据流测试模块对接收到的数据流进行解码后, 将数据通过背板总线发送到主控模块, 主控模块把接收到的数据经DS92LV18解串、FIFO缓存, 通过USB接口上传给上位机。
3 背板总线模块
背板总线模块是测试仪内部各模块间的桥梁, 包括电源总线和信号总线两部分。电源模块通过电源总线为测试仪内部供电;信号总线完成系统内部各模块之间的通信任务。其中信号总线选用低压差分信号技术LVDS总线, 该总线具有低功耗、低误码率、低串扰和低辐射的优点, 且可以高达数千Mbps的速度传送串行数据。
背板总线模块模块硬件原理如图3所示, 由4对总线插槽和3个2×2模拟交叉开关组成。4个插槽分别对应电源模块、主控模块、综合数据流测试模块和数据流模拟源模块。插槽、槽上的功能模块以及插槽间的高速2×2模拟交叉开关共同形成自适应的LVDS环网总线, 作为测试仪内部信号传输总线。
4 综合数据流测试模块
综合数据流测试模块是实现系统功能的核心单元, 主要由阻抗匹配及电平转换接口、位同步器、码型变换、帧同步器及参数识别和逻辑控制模块组成。其原理图如图4所示。
本设计中, 除输入端的阻抗匹配及电平转换接口电路和输出端的LVDS接口电路, 其他功能均通过一片PFGA实现, 电路简洁, 方便升级更新。LVDS控制器实现对上位机命令参数的接收、解码数据的上传以及位同步和帧同步状态的上传。位同步模块、码元变换模块以及帧同步模块配合实现对不同数据流的解码, 完成通用测试的核心功能。
要实现对不同码速率的数据流的解码, 就要求系统可以快速准确地生成对应的恢复时钟, 完成位同步。码同步模块采用DDS+鉴相器的方案实现同步时钟的提取[6]。原理框图如图5所示。
使用64位的累加器保证DDS分频精度和分辨率, 频率控制字K由式 (1) 计算得到。
其中fR为输入参考时钟频率, fo为待测数据流的码速率。当接收到参数K时, DDS可快速生成与待测数据流码速率相同的时钟。之后还需完成时钟与信号的对齐, 这直接关系到系统的误码率及信噪比。当输入信号出现跳变时, 读取DDS中累加器的sum值、即时相位, 可得到时钟与信号的准确关系, 根据超前量或滞后量, 对sum进行加K或减K操作, 加K即使下一个同步时钟提前一个参考时钟周期, 减K即使下一个同步时钟滞后一个参考时钟周期。同时使用抖动容限值L, 当超前或滞后超过L时, 直接对同步时钟进行复位。此种时钟同步方案完成同步仅需1个时钟周期, 不仅满足不同码速率的数据流的测试需求, 而且进入同步状态快速稳定。
待测数据流码型不尽相同, 码型变换模块根据码型参数对其进行运算转换为NRZ-L码。完成码型变换之后, 帧同步器将码型变换后的数据信号流中提取字同步和帧同步信号, 产生帧同步和字同步保护信号, 从而完成数据分离并获得正确的数据格式。帧同步信号频率由位同步信号分频即可方便得出, 然而每帧的开头和末尾不能由此得到, 为实现帧同步, 在数字信息流中插入一些特殊码组作为每帧的头尾标记, 接收端根据这些特殊码组的位置实现帧同步。
本系统要求通用性, 因而帧格式是可编程的, 在工作时, 上位机通过USB接口进行参数配置, 包括帧同步码组、帧同步误差容限、帧同步保护系数和帧同步检码系数等, 下位机将这些参数存入寄存器, 串行数据经移位寄存器移位后锁存, 锁存后的数据与本地同步码组送入相关检测器进行检测。相关检测器直接关系到帧同步器的速度和精度。一个N位长的数字相关器, U={u1, u2, …, uN}是同步码组, R={r1, r2, …, rN}是数字相关器任意时刻接收的数据流通过移位寄存器的内容, R与U进行异或运算, 得到ri与ui不一致的个数W。W与相关检测门限ε比较, 若W>ε, 则认为没有检出同步码, 容错判决输出;若W≤ε, 则同步码被检出。
5 模拟源模块
模拟源产生需要的数据流, 实现综合数据流测试模块的自检和其他遥测设备的检测, 由时钟产生、信号发生和码型变换3个核心部分组成。时钟产生根据上位机配置的码率和帧格式信息产生对应的码频、字频和帧频信号;信号发生部分在字频信号控制下从数据ROM中读出需要的特定波形数据, 与同步码组按指定格式进行编帧;码型变换部分按照上位机下发的参数将NRZ-L码变换成NRZ-L/M/S、Bi-φL/M/S。原理图如图6所示。
6 结束语
使用Lab Windows/CVI编写了对应的上位机软件, 主界面如图7所示, 通过该软件对下位机进行参数配置、解码数据的读取以及数据的后续处理。模拟源可生成1~10 Mb/s码速率的PCM数据流, 帧格式按IRIG-106标准可编程[7], 可输出正弦波、方波、三角波、锯齿波、随机数和固定值6种波形数据, 编码格式NRZ-L/M/S、Bi-φL/M/S 6种可选, 单端、差分可选。综合数据流可实现上述可编程PCM码流的解调。
摘要：遥测系统中, 使用大量、种类繁多的数据综合设备将不同种类、不同通道的有用信息综合、编码为PCM流。为满足种类繁多的数据综合设备的测试需求, 研制了基于FPGA的通用PCM测试系统, 实现对具有不同码型、码速率、帧结构以及接口等的数据综合设备的功能测试。系统功能强大, 使用灵活方便。
关键词：FPGA,PCM,解码,IRIG-106
参考文献
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FPGA系统测试方法论文 篇4
【关键词】相控阵雷达;天线;多任务;测试系统;设计方法
近场天线测试系统作为相控阵雷达天线性能测试的主要手段，该系统随着相控阵天线技术的完善，其测试效率也不断提升。基于应用需求，近场天线测试系统实现多任务测试是发展的主要趋势，目前该系统也已经被广泛的推广应用。
一、相控阵雷达天线概述
相控阵雷达包括有源电子扫描阵列雷达、无源电子扫描阵列雷达，其主要是通过改变天线表面的阵列波束合成形式，进而改变波束扫描方向的雷达。此类型的雷达天线的侦测范围较为广泛，利用电子扫描，能够快速的改变波束方向，精准的测量目标信号。
二、近场天线测试系统建设功能需求分析
近场天线测试系统设计，需要做好软件需求分析，此系统功能需求如下：1）要能够满足全测试周期可配置，以及软件通用化需求。此功能需求的实现，责任需要构建众多数据源输入接口，配置通信协议以及软件界面等，面向各类相控阵天线测试，进而达到通用化需求目标。2）实现多任务测试。相控阵雷达天线的不断发展，使得传统的单任务测试方法，已经难以满足天线测试需求，基于此进行多任务测试方法设计，在测试探头单独扫描条件下，采取高密度测试方法，即多个频率与波束等，实现高效测试。
三、相控阵雷达天线近场多任务测试系统设计方法
多任务测试系统主要是利用软件，进行测试参数预设，包括测试频率、波束角度、扫描架运用范围等。利用数据处理软件，进行分解转换测试，计算各采样点数据，获取天线方向图性能参数，最后显示图像。3.1架构设计方法相控阵雷达天线近场多任务测试系统架构设计，其是基于构件化设计思想，利用软件构成元素，由标准接口负责提供特定服务，以支持系统开发。系统架构中的构件库，主要分为数据采集类、三维扫描控制补偿类、方向图与数据处理类，构件存在形式为COM、dll等，使用构件管理工具，则能够进行动态加载与管理，进而在系统开发过程中，进行构件注册与复制，实现版本控制。利用GetTypes静态方法，来获取Assembly内的构件类型，判断构件类型，看其是否为构件接口所派生的，若是则运用Activator动态方法，即CreateInstan函数，来获取构件，实现动态加载[1]。3.2多任务设计方法相控阵雷达天线近场多任务测试系统设计时，需要进行多任务设计。相控阵天线的各波束状态，主要是天线波控分系统控制，天线接收波控指令包，由波控分系统进行分解处理，对天线上的波束扫描进行控制。近场天线多任务测试设计，其核心思想是实现天线实时扫面测试，同时控制天线频率与波束等的切换，进而实现实时同步切换。多任务测试系统运行的过程中会产生大量的数据，因此为了避免数据访问冲突，则采取创建多线程的方法，进行数据处理，将其分为数据处理与显示型、接收机测试型、伺服控制型线程。线程创建后，将会独立运行，各线程将会在其自身的时间段内，使用CPU，实现轮流执行与并发执行。3.3系统接口设计方法相控阵雷达天线近场多任务测试系统功能实现，数据源要与数据服务层实现交互，同时还需要确保数据服务层和客户端实现交互。天线近场测试系统主要是利用数据源插件，来封装底层API驱动或者通讯协议，基于标准函数，形成动态链接库，以实现测试的实时性。系统数据服务层的功能为插件容器，当系统运行时能够实现快速配置查找，动态的将插件放入系统构架中，或者从构架中取出，实现系统功能配置。利用TCP网络通信，实现数据服务层和客户端的信息交互，用户可以登录账号，通过身份验证后，完成界面文件下载，由客户端负责发送TCP连接请求，基于通讯协议，进而实现交互。3.4控制器设计相控阵雷达天线近场多任务测试系统控制器设计，主要包括雷控信号仿真电路、GPIB接口电路、信号转换电路与电源等。系统运行前，控制器通过GPIB接口电路，来接收系统中心的指令，记录测试所需要的频率码与波位码等，将其传送给雷控信号仿真电路，基于定时协议，实现解码与缓存。开始测试后，信号电路接收外触发信号，基于各测试点，将雷控与定时信号传送给天线，实现波位切换，同时而仿真电路能够和雷控信号、定时信号协调发出信号。最后协调控制天线测试所需要的各种信号，实现多任务测试[2]。3.3结束语相控阵雷达天线近场多任务测试系统设计，需要合理设计系统架构，以及多任务测试功能、接口设计等，以确保系统能够实现多任务测试与可拓展性，提高天线测试的效率。
参考文献
FPGA系统测试方法论文 篇5
ADC是模数变换器的缩写 (Analog to Digital Converter) 。这类器件的主要功能是将连续的模拟信号变为离散的数字信号的器件。它是构成几乎所有的数字系统的重要组成部分。
越来越多的混合信号IC集成了ADC。从而ADC的指标测量在IC性能验证和生产测试中逐渐成了一个重要的问题。一些高端的测试机虽然集成了基于FFT的ADC性能测试模块, 但由于测试成本的限制, 大部分的中低端器件很少能在真正的产品化中采用。而对于高端器件来说, 测试机自带FFT模块的性能往往又不能胜任。这不仅仅受测试机采样频率的限制, 也是由于从load board到测试机FFT模块的连接距离过长, 连接件和电缆对于ADC的性能指标影响不可忽略。
因此, 一种实用的器件测量方案不仅应该解决测试的实用性问题, 同时如果能够兼顾到silicon validation阶段的指标测量, 将是更佳的。对于该测试方案成本的要求, 主要是测试时间应该尽可能短。
2 基于FPGA的ADC测试系统方案
提出一个基于现场可编程逻辑门阵列 (FPGA) 的ADC测试方案。如图1所示:由FPGA输出一个正弦波的数字信号。由数模转换器 (Digital/Analog Converter) 转换为模拟正弦信号, 经过带通滤波, 输入到被测器件。再通过前文提到的被测试器件的数字旁路输出, 回到FPGA。由FPGA经过数字信号处理, 判决后将结果输出到测试机。
2.1 数字正弦信号
数字正弦波由FPGA产生。其原理是一个数字控制振荡器 (NCO) 。由数字电路构成的NCO一般采用正弦波查找表 (Sine Wave LUT) 和坐标旋转数字计算 (CORDIC) 两种方法。
2.2 数模转换器
该器件的作用是将数字的正弦信号变换为模拟的连续信号。对于该器件的性能要求主要是分辨率和建立时间。
2.3 带通滤波器
带通滤波器的作用是滤除正弦信号频点以外的其他频率分量, 同时也可作为被测试A/D采样前的抗混叠滤波器。
2.4 数字信号输出
这是指被测器件ADC的旁路输出, 一般采用同步接口。
2.5 测试结果输出
FPGA将A/D采样的时域数字信号进行处理, 根据设定的判决标准将判决结果输出。数字信号处理主要是FFT和直方图计算。
3 ADC的主要参数
3.1 动态参数:
3.1.1 总谐波失真 (Total harmonic distor-tion, THD) :
指信号的失真成分。在ADC的测量中, 它对应于在奈奎斯特极限内的所有谐波分量有效值之和与信号基频有效值之间的比值。
3.1.2 信纳比 (Signal-to-noise and distortion, SINAD) :
指信号有效值与噪声加失真有效值之间的比值。噪声加失真就是除了信号基频外的奈奎斯特极限内的所有频谱。
3.1.3 有效位数 (Effective number of bits, ENOB) :
该指标表征在一定的采样率下, 恒定频率输入信号ADC的性能, 即实际的动态性能。
3.1.4 信噪比 (Signal-to-noise ratio, SNR) :
指信号的有效值和噪声有效值之间的比值。噪声就是指除了信号基频和谐波分量外的奈奎斯特极限内的其他频谱。
3.1.5 无杂散动态范围 (Spurious Free Dy-namic range, SFDR) :
在ADC指标中, SFDR指信号基波的有效值与除基波外最大的噪声或谐波失真有效值之比。
3.2 静态参数:
3.2.1 微分非线性 (Differential Non-Lin-earity, DNL) :
ADC的数字输出在整个取值范围内应随输入线性变化。DNL定义为实际值与理想值的偏差。
3.2.2 积分非线性 (Integral Non-Linearity, DNL) :
指微分非线性在一次测量中的累积值。
4 ADC参数的计算与实现:
4.1 动态参数
对于ADC的各项动态参数, 在利用FFT得到信号频谱后可以方便的求得。不同参数的计算如下:
其中AHD2至AHDn为fS/2以内的各次谐波失真的有效值。AFin为输入信号的有效值。
其中AFin为输入信号的有效值。而ANoise+HD为噪声和谐波失真的有效值总和, 即频谱上所有频率分量幅度的和减去信号频率上幅度的值。即:
和SINAD相比, SNR值的log函数内分母不是噪声和谐波失真的总和, 而仅仅是噪声,
其中ASpur_MAX为最大毛刺噪声的有效值。最大毛刺通常会是二次谐波失真分量, 但也不是一定如此。
4.2 静态参数
微分非线性 (DNL) 采用直方图 (Histogram) 的方法来计算。原理是利用实际的正弦波在各比特位的概率分布与理想值之比来计算出DNL。
其中AP (nth code) 是实际的出现第n个码的概率, 而IP (nth code) 是理想值。
而IP (nth code) 的计算方法如下:
其中FSR是ADC的满幅度量程, N是ADC的分辨率。
而INL的计算如下:
直方图测量需要充足的样点数才能保证测试结果的可靠性。样点数量与DNL的误差以及测试置信度之间的关系如下:
其中Zα/2为正态分布的置信度区间的半径。β为DNL的误差。
结束语
FPGA系统测试方法论文 篇6
随着微型 化智能化 设备的不 断发展 , 单纯的单 片机设备 已经不能 满足目前 对高性能 的测试与 试验设备 的要求 。 引信交联 信息具有 高频性 、瞬时性等 特点 ,对多路引 信交联信 息的测试 对设备的 实时性 、信息处理 能力要求 高 , 本文设计 实现了一 种基于FPGA+ARM结构的引 信交联信 息测试设 备 , 实现了准 确 、 快速的多 路引信交 联信息的 处理 ,具有交联 信息发送 、信息接收 反馈功能 , 以及精度 高 、操作简单 、功能可选 等众多优 点 ,同时具有 广阔的功 能拓展空 间 。
1测试设备总体结构
系统总体 设计围绕 测试设备 的功能实 现和各部 分的技术 要求展开 ,结合某型 电子引信 通信协议 和与系统 交联信息的特征,同时考虑测试设备 后续的功能扩展性 , 本文对实 现测试设 备的关键 电路进行 总体设计 。 测试系统 总体上可 以划分成 硬件和软 件两部分 ,硬件系统 由高性能ARM处理器[1]和外围的 接口电路 组成 , 以ARM为架构的 嵌入式核 心电路模 块实现对 数据信号 的处理和 对操作界 面的支持 ,FPGA[2]可编程逻 辑电路完 成数据的 编码 、调制和发 送 ,驱动反馈 模块完成12路特定时 序的交联 信号的驱 动放大 ,满足信息 测试要求 。 总体结构 如图1所示 。
软件系统以Linux内核环境下开发的 应用程序 为主 , 其软硬件功能均大大高于单片机系统,满足设计需求。
2硬件电路设计
系统硬件 电路采用Altium Designer10软件进行 设计实现 ,ARM核心板按8层印制板 布线 ,FPGA及外围接 口电路按6层印制布线。 主要核心电路[2,3]是FPGA+ARM外围架构 电路和电 源管理电 路 。
2.1FPGA+ARM架构设计
设计的FPGA+ARM的硬件架构封装结构图如图2所示, 封装电路图展示了ARM核心处理器和FPGA外设之间的信号和布线关系。 通过以ARM处理器为核心,FPGA可编程逻辑为外设的模式构建该硬件系统。为了实现设备的相关 功能 , 该FPGA+ARM结构包含 了 :FPGA电路结构、FPGA IO电平转换电路结构、FPGA调试电路结构。
2.1.1FPGA电路结构
FPGA电路结构 中 , FPGA的FPGA_INT端和ARM处理器相 连 , 实现对FPGA外设的识 别和初始 化 。 同时将FPGA与ARM的EMIFA端口相连 , 该端口为EMIF端口的一 类 , 即外部存 储接口 , 实现核心 板与不同 类型的存 储器连接 。 将该接口 与FPGA相连 ,使FPGA充当一个 协同处理 器 、 高速数据 处理器和 高速数据 传输口 , 这里主要 用于实现FPGA与ARM平台的数 据交联 。
2.1.2IO电平转换模块
将FPGA与IO电平转换 模块连接 。 直接从FPGA输入输出 的信号电 压只有3.3 V, 需要经过 该电路进 行转换为5 V后方可与 外部电路 进行对接 ,该电路也 是输出缓 冲电路 。 设计该缓 冲电路作 为可编程 逻辑电路 与信号驱 动和反馈 电路的桥 梁 。 FPGA数据经过 缓冲后发 送给信号 驱动电路 ,同时也可 以接收来 自反馈电 路的反馈 数据再发 送给FPGA设备 。
2.1.3FPGA调试模块
该电路主 要设计有 两种功能 , 第一 ,FPGA模式选择 ;第二 ,FPGA的JTAG调试 。 模式选择 主要通过M0和M1两个端口 , 在实际电 路中通过 跳线帽短 接的方式 进行模式 的选择 。 JTAG作为FPGA设备的在 线编程和 调试接口 ,设计用来 对设备进 行现场编 程和设备 调试 。
2.2电源管理电路设计
系统结构 中涉及到ARM芯片 、FPGA芯片 、 液晶屏 、 触摸屏 、 信号驱动 等多种直 流电压的 供电 , 而设备由ARM核心板输 出的供电 电压为直 流24 V , 远远大于 相应模块 的供电上 限 。 设计本电 路的核心 目的就是 将直流24 V经DC-DC转换后为相关芯片和器件供电 。 同时 , 由于工作 对象是引 信及其系 统 ,电路还应 具有系统 复位功能 和驱动保 护功能 。 设计的电 压转换电 路如图3所示 。
电压转换 电路设计 中使用DC/DC转换器(LTC3736EUF元件 ) , 用于控制 电压的输 出 , 通过这个 元件可以 将5 V的电压转 化成1 . 2 V的电压 , 以使其电 压值满足 设计需求 。 同时设计 了复位重 置电路 ,当设计系 统出现宕 机等意外 情况时可 以通过该 电路对整 个系统重 新上电 , 使所有元 件初始化 后重新启 动 。
3软件结构设计
3.1软件总体结构
软件系统 总体结构[4]设计一方 面体现在 系统主程 序的设计 上 , 系统的主 程序流程 图如图4所示 , 设计的主 程序主要 包括实现 信号的输 入 /输出 、数字调制 解调 、 编码发送和 反馈接收 等功能 , 实现了基 于Linux操作系统 下的ARM与FPGA接口驱动 、LCD液晶驱动 、 网口驱动 、 串口驱动 、 触摸屏驱 动和Ubifs文件系统 管理 ; 另一方面 体现在嵌 入式系统 人机界面 设计和FPGA数据处理 程序设计 。
3.2人机交互程序设计
人机交互 程序使用QTouch组态软件 实现 。 在软件的 设计中重 点考虑应 用程序的 简洁 、美观和实 用性 。 根据主程 序流程图 , 设备功能 主要分为 模拟引信 、 引信装定 和装定检 测三大功 能 ,因此设计 应用程序 时针对三 大功能设 置相应的 操作界面 和选择界 面设计以 及数据交 换机制设 计 。
3.3FPGA数据处理程序设计
FPGA主要实现 信号的调 制与编码[5], 然后将处 理完毕的 数据发送 给接收端 。
调制信号 为二进制 序列时的 数字频带 调制称为 二进制数 字调制 。 在对引信 装定编码 信号进行 调制和解 调时 , 通过FPGA采用的是 二进制振 幅键控方 式 (ASK) 来实现 ,数据处理 程序流程 框图如图5所示 。 图5(a)为信号装 定程序设 计流程图 , 它显示了FPGA设备如何 将获得的 装定参数 经过调制 编码发送 到引信体 中 ,并通过反 馈检测 ,检测其装 定的正确 性 。 图5(b)为模拟引 信接收程 序流程图 ,它反映了 模拟引信 如何接收 来自装定 控制柜的 装定信息 ,并将该信 息实时显 示 。
4实验验证
电路设计 完成后 。 经过实验 室多次实 验 , 对该系统 的实际功 能进行了 严格测试 。 电路的测 试与波形 图如图6所示 。
由图6可见, 信号表示一位数据的波形 时间为11 ms左右 , 时间短脉 冲多频率 高 , 这给信号 的处理和 接收都带 来了很大 麻烦 。 因此基于FPGA的高速处 理能力设 计实现了ARM+FPGA结构的引 信交联信 息的检测 系统 。 实验结果 表明该电 路设计完 全符合设 计要求 。 通过高性 能示波器 捕捉到的 波形显示 ,该电路发 送和接收 的信号波 形与理论 信号波形 完全一致 ,成功实现 了对瞬时 高频信号 的收发和 处理 ,验证了该 电路具有 对引信信 息交联信 号的检测 与处理能 力 。
5结语