1553B数据处理（共7篇）
1553B数据处理 篇1
0引言
目前, 中航工业试飞中心开发的基于C/S, B/S架构体系的飞行试验数据网络处理系统 (FTDPS) 已经解决了海量试飞数据的分布式存储及计算问题[1], 并在重点型号任务的试飞过程中发挥着重要作用。该系统可以处理PCM数据和FCS数据[2], 1553B数据仍然采用单机版处理。随着飞行试验中参试飞机飞行时间、测试参数的不断增加, 总线数据量剧增, 同时试飞工程师的参数处理需求更加多样, 采用现行1553B数据处理方法给每位试飞工程师拷贝数据、处理数据、发送结果等过程耗时达到数小时, 已经严重影响数据处理效率和型号试飞进度。针对这一问题, 本文开发了基于分布式网络的1553B数据处理软件, 使得课题人员在FTDPS的平台上可以根据任务所需个性化定制处理参数、处理时间段及飞行架次等课目。工程实践表明, 本软件极大地提高飞行试验数据的处理效率, 满足了多用户并行处理需求, 保证了型号试飞任务进度。
1 ORACLE数据库设计
单机版的1553B数据处理系统由ICD信息数据库[3]和处理软件2部分组成。将1553B数据处理系统以分布式中间件的形式嵌入到FTDPS系统中, 首要的工作就是在FTDPS的数据库中设计并增加新的ICD信息的ORA- CLE数据库, 完成1553B数据处理系统数据库的网络化升级, 文献[4]已经将ORACLE数据库设计完成, 数据库总体设计如图1所示, 为本文实现与FTDPS的输入输出接口工作, 开发1553B数据处理中间件做好了准备工作。
2 1553B数据处理中间件设计
2.1软件接口设计
开发FTDPS的数据处理中间件, 本软件首先应保证总线参数名称的一致性, 其次要满足系统标准的输入输出接口要求[5]。
2.1.1参数名一致性
参数名称必须能够写入FTDPS数据库的TESTIN-SIDEPARAINFO表中, 测试系统名称为Mini700, 测试数据属性为1553B。参数名称是数据库表的主键, 要求具有惟一性的特点;为了方便用户在浏览器端选择要处理的参数, 参数命名也要符合总线参数特点, 易于用户识别。因此在ICD文件中, 选择总线信号名的规范名称作为数据库中的参数名, 例如A/M1IR/00-00-00, 可以满足参数名称惟一性和易于专业人员识别的需求, 如图2所示。
2.1.2软件接口统一
作为FTDPS的中间件, 标准接口有2个要求:
(1) 软件必须为可执行文件.exe, 带有一个命令行参数, 命令行参数为一个接口文件的名称;
(2) 命令行参数所指的接口文件必须是文本文件格式。所以软件接口统一的工作实质是把原处理程序改写为CONSOLE APPLICATION控制台应用程序, 完成读取图3所示的接口文件, 然后按照FTDPS的输出格式输出。本文以Delphi7.0为软件开发工具[6], 控制台程序关键代码如下:
2.2系统调用软件流程
1553B数据处理软件以分布式中间件的形式嵌入到FTDPS系统中, 按照已约定好的内部接口和整个数据处理系统之间协调通信, 有效快速地进行数据处理, 并准确地将结果信息返回给数据处理系统。客户端计算机需要安装分布式计算Active控件, 主要完成的功能为向系统发出计算请求、与1553B数据处理中间件之间进行信息通信、监控计算过程的状态、接收系统返回的数据。FTDPS系统调用1553B数据处理中间件流程如下:
(1) 客户端计算机 (B端) 首先向调度服务器发出数据处理申请, 同时生成B端接口文件, 调度服务器指定某台分布式计算服务器进行计算;
(2) 计算服务器调用1553B数据处理中间件, 访问存储在磁盘阵列上的原始总线数据文件进行解析计算, 同时将状态信息输出到控制台, 客户端Active X控件通过接口协议捕获并以界面的形式显示给用户。并输出标准格式的文件;
(3) 计算结束后, 结果文件通过Socket方式回传到用户客户端的Active X控件安装目录下。
图4展示了1553B数据处理中间件在FTDPS中的调用流程。图5是客户端Active X控件显示的软件运行状态示意图。其中*.eng文件为LST工程量文件;*.cod为文本文件, 用户可以直接打开2种文件类型进行分析。*.inf文件是FTDPS的接口文件, *.sta文件为本次计算过程的状态文件。
2.3软件设计
根据FTDPS系统调用1553B数据处理中间件的流程, 设计软件的算法如下:
(1) 获取接口文件名称后, 解析接口文件协议, 获取软件要处理的参数、时间段信息, 以及结果文件存放位置等信息;
(2) 访问ORACLE数据库中的ICD数据库, 把所有参数相关的信息读取到结构体数组中;
(3) 读取总线数据文件的时间信息;
(4) 读取处理时间段内总线数据文件中的消息块信息, 与数据库中读取的关键字逐一进行判断, 若相等则表示找到数据中此参数的信息。然后根据MIL-STD-1553B (GJB289A) 数据总线标准[7]中的总线消息收发标准进行计算、解析;同时将数据的时间等计算状态信息输出至控制台;
(5) 根据接口文件协议, 将结果文件传送到服务器指定的存放位置。
算法流程图如图6所示。
3结论
飞行试验数据网络处理系统 (FTDPS) 在型号试飞中发挥着重要作用, 1553B数据处理中间件又是该系统中极为关键的子软件。1553B数据处理软件采用基于Web的分布式中间件技术, 将数据处理软件做成标准化的分布式中间件, 通过标准的接口协议成功地嵌入到FTDPS系统中。本文开发的软件作为FTDPS的1553B数据处理软件, 已经用于某型号4架飞机的飞行试验总线数据处理, 运行情况良好, 数据处理效率满足了海量试飞数据处理的需求, 保障了试飞数据及时高效的处理。
摘要：为了解决当前1553B数据处理单机软件制约海量数据情况下多课题并行处理效率的现状, 在此采用基于Web的分布式中间件技术, 将1553B数据处理软件开发成基于分布式网络的标准数据处理中间件。为保持参数名的惟一性, 以ICD文件中的消息规范名为数据库中的参数名称, 并且编写了该软件与飞行试验数据网络处理系统 (FTDPS) 的标准数据接口文件, 根据分布式中间件的调用流程设计了相应的算法, 最终实现100%1553B数据的网络化并行处理, 极大地提高了总线数据处理效率。
关键词：1553B数据,接口文件,分布式网络,数据处理软件
参考文献
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1553B数据处理 篇2
MIL-STD-1553B标准是美国军方专门为航空设备制定的,用于设备间传输数据的协议。1553B数据总线是符合美军标MIL-STD-1553B标准规定传输协议数据传输总线的总称。1553B数据总线具有设备之间连接简单灵活,双向输出,实时传输,噪声容限高和通信高可靠等特点,自20世纪90年代以来,国际上广泛应用在当代的运输机、民用客机以及军用飞机上,在航天系统也得到了广泛应用[1]。1553B数据总线用电缆是符合美军标MIL-STD-1553B数据总线的性能要求,可在恶劣的环境中提供高可靠性传输,特别适用于航空、电子等领域苛刻环境下的信号传输。1553B数据总线用电缆的使用频率在1MHz左右,具有电气性能可靠、耐高低温、耐老化、抗辐照、抗腐蚀、阻燃、外径小、重量轻和卓越的机械韧性等特点。通信电缆从结构上一般可分为同轴电缆、屏蔽双绞电缆和复合电缆等[2]。1553B数据总线用电缆属于屏蔽双绞对称电缆,其通常采用XETFE(交联乙烯—四氧乙烯)绝缘及护套,缆芯由两根对称的绝缘线芯绞合而成,外面编织一层屏蔽层,最后挤出护套予以保护,结构如图1所示。
无论是对称电缆还是同轴电缆,特性阻抗都是重要传输参数之一。当电缆的特性阻抗与线路负载阻抗不匹配时,负载无法完全吸收电缆传输的全部能量,这部分能量会返回线路,形成反射波而引起能量损耗的增加。同时,反射波还将引起信号的失真,并加剧回路间的干扰。仅当终端的负载阻抗与线路的特性阻抗完全相等时,反射波为零,能量全部被负载吸收,这样的线路称为匹配线路。通信电缆的设计理论都是基于均匀匹配线路,因此准确检测一根成品电缆的特性阻抗非常重要。当电缆无限长,特性阻抗是电磁波沿着无反射情况下的均匀回路传输时所遇到的阻抗,是电缆电导率、电容以及阻值组合后的综合特性[3]。线路终端阻值匹配时,特性阻抗是线路内任一点的电压U和电流I的比值,其计算公式为:
图2示出了1553B数据总线用电缆的阻抗—频率特性曲线,可见,电缆阻抗受频率的影响较大,随着频率上升,阻抗下降。
2 阻抗测试方法
虽然目前针对1553B数据总线用电缆阻抗的测试方法有多种(主要是适用于对称电缆的特性阻抗测试方法),包括单端开、短路阻抗测试法,电容和电感测试法,传输速率测试法,终端匹配测试法等,但每种测试方法都没有从根本上给出十分严格的适用范围或定义,且都存在不同的测试误差。下面将对不同阻抗测试方法的基本原理和适用范围进行介绍和对比,以期找到适用于1553B数据总线用电缆阻抗的测试方法。
2.1 单端开、短路阻抗测试法
单端开、短路阻抗测试法简称开、短路法,带平衡变量器的单端开、短路阻抗测试法是特性阻抗的基准测试法,其测试原理是特性阻抗是开路和短路测量值乘积的集合平均值:
式中Zc为复数特性阻抗,假定线对是均匀的或与结构无关;Zoc为开路时的复数阻抗;Zsc为短路时的复数阻抗。
单端开、短路阻抗测试法是通过网络分析仪(连同S参数单元)或其他阻抗仪表取得测试数据。网络分析仪S参数单元从入射信号中分离出反射信号,其关键元件为反射桥。平衡变量器应具有适当的频率单位和阻抗(从50Ω到100Ω,对应于50Ω设备和100Ω线对),且与被测线对有相同的平衡度,以利于平衡状态下对称线对的测量。三种终端状态(开路、短路和标称阻抗负载)分别用于不同的开路、短路或终端测量[4]。采用单端开、短路阻抗法测试时,平衡变量器在不接电缆线对进行开路、短路和终端三步校准后,网络分析仪可直接测量出电缆线对的复反射系数(即S参数),并按照下式计算出被测复数阻抗(开路、短路):
式中Zmeas为被测复数阻抗(开路、短路),ZR为在校准时所用的基准阻抗(电阻),S11为被测复数反射系数。将测量得到的开路及短路状态下得复数阻抗通过式(2)计算得出最终检测结果。
在单端开、短路阻抗测试法中试样准备时,为使端部效应最小,试样线对的护套剥除长度≤40mm,屏蔽剥除长度≤25 mm,芯线绝缘剥除长度≤8mm,线对松开扭绞长度≤13mm,试样长度应在100m以上。此外,只有当试样端两个方向测试结果均通过时,才认为试样检验合格。
单端开、短路阻抗测试法是对称通信电缆特性阻抗基准测试方法(详见标准YD/T 1019—2001附录B和YD/T 838.1附录A),其它方法设备原理校准时均以此方法为基准,其充分考虑到特性阻抗是一种矢量,通过校准电阻及测试复反射系数,直接计算得到开路或短路下的复数阻抗。单端开、短路阻抗测试法直接测量复反射系数,可以直接反映出电缆内部阻抗均匀情况及线路匹配情况,当对称电缆存在影响阻抗的结构缺陷时,测量得到的复反射系数有明显突变,同时该方法没有简化高频下较小的实数部分,使检测结果无论在高频或低频情况下都同样准确,更适合1553B数据总线这类使用频率不是很高(1 MHz)的对称电缆。
2.2 电容和电感测试法
电容和电感测试法的测试原理是在高频(频率大于30kHz)时,ωL远大于R,ωC远大于G,因此特性阻抗的计算公式(1)可简化为:
由于测试频率越高,上式的计算结果越接近真实值,而相对其他常用对称电缆超过100 MHz的使用频率,1553B数据总线用电缆的使用频率仅为1 MHz,因此使用基于简化公式的电容和电感测试法测试1553B数据总线用电缆阻抗时准确度不高,不推荐选用。
2.3 传输速率测试法
传输速率测试法也称为相移法或谐振法,按照GB/T 17737.1—2000《射频电缆第1部分:总规范———总则、定义、要求和实验方法》中规定的,先采用电容表或电容电桥来测出试样总电容C,再利用网络分析仪测得电缆谐振频率差Δf,最后计算出特性阻抗[5]。采用的电容表或电容电桥应符合GB/T17737.1—2000中11.3条的规定。测量电气长度的试验电路应符合GB/T 17737.1—2000中11.10条的规定。样品长度应符合GJB 973A—2004《柔软和半硬射频电缆通用规范》中的4.7.8条的规定[6]。通常采用传输速率法测试时,先测量电缆在200 MHz频率下相位变化360°所对应得的频率变化Δf′,反推电缆在1 MHz频率下的相位变化量Δf,再计算电缆在1 MHz频率下的电气传输速度v,通过测量电缆的总电容C,计算电缆在1 MHz下特性阻抗Z0,Z0=333 563/(vC),以及平均特性阻抗Z∞,Z∞=1 000/(ΔfC)。
通常情况下对称通信线路在频率大于30kHz时,电磁波传输速度大约为2×108m/s,由公式v=fλ可计算出,在电缆中传输的1 MHz频率电磁波的波长大约为200m左右,而一般阻抗测试时的试样电缆长度仅为100m。相位变化量即相移常数,表示电磁波传输单位长度上的相移,而交流信号每经过一个波长λ,其相移为2π,当试样电缆长度小于波长λ时,试样电缆上无完整波长的电磁波,矢量网络分析仪无法准确分辨完整波长λ,造成时延差测试结果不停跳动且变化很大,无法得到准确结果。因此,传输速率法测试频率必须在200MHz及以上(此时波长λ远小于试样长度,得到结果较为准确)。采用传输速率法测量使用频率在1 MHz的1553B数据总线用电缆阻抗时,电缆相位变化量或电气传输速度不能由试验直接测量得出,只能人为推算,这可能出现偏差,同时被测电缆因自身结构也会导致在1~200MHz频段的相位变化量或电气传输速度不成线性关系,从而造成测量误差较大。因此,不建议作为1553B数据总线用电缆阻抗的测试方法。
2.4 终端匹配测试法
终端匹配测试法也称为平衡变量器(BALUN)的单端阻抗匹配阻抗法,该测试方法基本与单端开、短路阻抗测试法相同,主要采用基于频域扫描法的前向S11(或后向S22)反射测试,仅在测试时在电缆末端连接一个精密匹配负载,使其可直接测得阻抗值,但这也引入了可能因电缆末端失配而导致的阻抗波动。因此,与单端开、短路阻抗测试法相比,该方法测试结果的波动较大,权威性较差,不推荐选用此方法测试1553B数据总线用电缆的阻抗。
3 阻抗测试实例
根据上述对多种1553B数据总线用电缆阻抗的测试方法(单端开、短路阻抗测试法,电容和电感测试法,传输速率测试法,终端匹配测试法)基本原理和适用范围介绍和对比,我们认为单端开、短路阻抗测试法较为适合1553B数据总线用电缆阻抗的测试。为了进一步了解该测试方法的合理性,我们采用单端开、短路阻抗测试法和较常用的传输速率测试法进行了1553B数据总线用电缆的阻抗对比测试。
分别采用单端开、短路阻抗测试法和传输速率测试法对同一根1553B数据总线用试样电缆进行DC~3.4 MHz的多频点阻抗测试,测试设备为网络分析仪,测试结果如图3a)所示,可见:a.在DC~3.4 MHz频段内单端开、短路阻抗测试法测得的电缆阻抗曲线波动较小,波动区间在74~79Ω之间,且随频率的增加,特性阻抗有逐渐减小的趋势。这是由于频率越低,电缆导体直流电阻R和旁路电导G的值越大,且在某些频率下特性阻抗表现为容性(电容为主),某些频率下表现为感性(电感为主),而形成较小的波动;随着频率的增加,R、G值对整个特性阻抗产生的影响越来越小,电缆电感L逐渐降低(但降低幅度很小),电缆电容C不随频率变化,使得电缆整体特性阻抗随频率升高略有下降并在某一值上下波动,因此单端开、短路阻抗测试法测得的电缆阻抗曲线非常符合特性阻抗理论值分布趋势。b.在整个测试频率下,传输速率测试法测得的电缆阻抗曲线波动较大,波动区间在84~72Ω,且曲线突变点较多,总体呈现随频率增加而下降的趋势。
造成图3a)中传输速率测试法阻抗曲线波动较大、突变点较多的原因有可能是电缆内部阻抗不均匀或测试结果不准确。为了确认是否是电缆本身质量问题,我们分别采用单端开、短路阻抗测试法和传输速率测试法再次对上述同一根1553B数据总线用试样电缆进行DC~300 MHz的多频点阻抗测试,测试结果如图3b)所示,可见,除去前端低频时特性阻抗测试结果,随着频率升高两种测试方法的阻抗测试结果差异越来越小,尤其在频率高于200 MHz时阻抗测试结果基本相同。这表明电缆本身不存在阻抗不均匀的问题,而是传输速率法在低频下检测结果不准确。传输速率法在低频(小于100 MHz)下的测试结果由于相位变化量或电气传输速度计算不准,检测结果不如开、短路法准确。在测试200MHz及以上频率时,两种方法的检测结果同样准确。因此,与传输速率测试法相比,单端开、短路阻抗测试法在低频下得到的结果与特性阻抗的理论值非常接近,较为准确,更适合1553B数据总线用电缆这类使用频率不是很高(1MHz)的对称电缆阻抗测试。
4 结论
本文通过对不同阻抗测试方法基本原理的分析,以及对不同阻抗测试方法测试结果的对比,认为对于对称结构且使用频率相对较低(1 MHz左右)的1553B数据总线电缆,单端开、短路测试方法尤为适用,测试过程较为简单,能够精确测量其特性阻抗,相对其他测试方法权威性更强。除此之外,由于单端开、短路法可直接测量复反射系数,因此其还能准确反映电缆结构缺陷,特别在电缆存在绝缘介质缺陷或导体断路、虚接时,复反射系数在缺陷处将会发生突变,使检测结果发生较大变化。
摘要：对于1553B数据总线用电缆,特性阻抗是重要技术指标之一。在规定的测试频率下,采用不同的特性阻抗测试方法,测试结果存在着一定的差异性。为满足单机设计要求,需要精准掌握1553B数据总线用电缆真实阻抗值,但目前国内尚无相关标准明确规定1553B数据总线电缆适用的特性阻抗测试方法。通过对不同测试方法 原理的剖析、测试结果的数据对比分析,确定了单端开、短路阻抗测试方法能够应用于1553B数据总线用电缆特性阻抗参数的准确测试。
1553B数据处理 篇3
用于车辆、舰船、飞机等机动平台上的电子设备越来越多,并且越来越复杂。将电子设备加以有效的综合,使之达到资源和功能共享已成为必然趋势。电子综合的支撑技术是联网技术,而机动平台上的联网技术不同于一般的局域网技术,它特别强调网络的可靠性和实时性。1553B总线是在20世纪70年代末为适应飞机的发展,由美国提出的飞机内部的电子系统联网标准;其后由于它的高可靠性和灵活性而在其他机动平台上得到了广泛应用。国内上世纪80年代中期已开始接触这类技术,目前它的研究与应用范围正在迅速扩大。
1553B总线标准由美国军方制定。支持该标准的协议芯片有DDC公司的BU-6517X,BU-615XX系列;HOLT公司的HI-61XX系列;UTMC公司的BCRTM等。这些芯片都集成了BC,RT,BM的功能,但是这些芯片都由美国公司生产,价格非常昂贵。为了能低成本地使用这种可靠性非常好的数据总线,采用FPGA设计并实现远程端点的数据链路层协议,通过外接一个总线收发器完成1553B远程端点协议芯片功能。
在电子设计领域,可编程逻辑器件的广泛应用为数字系统的设计带来极大的灵活性,1片FPGA芯片可代替上百个IC电路。Altera公司开发的Cyclone系列FPGA芯片价格便宜,功能强大,而且配套的开发软件Quartus Ⅱ更是集成了时序仿真、编译、综合、优化等功能,这为实现1553B总线远程节点通信协议提供了有利条件。文中所实现的1553B总线远程端点数据链路层协议采用VerilogHDL语言编写;采用ModelSim仿真;采用Quartus Ⅱ编译、综合、优化,并在Altera 的EP1C6系列FPGA上实现。
1 1553B总线及其接口功能
1553B的全称是:飞机内部时分制指令/响应式多路传输数据总线。它对物理层,如:传输介质、屏蔽条件、耦合方式、阻抗匹配以及输入输入兼容性等都做了严格规范。1553B总线是以串行数据脉冲的形式进行传输的,其数据用双相曼彻斯特码的形式来表示,其传输速率为1 Mb/s。1553B数据总线上连接有3种类型的节点:
(1) 总线控制器(BC):控制总线上的数据传输;
(2) 远程终端(RT):响应BC命令,执行相关操作;
(3) 总线监视器(BM):有选择地接收数据总线上的信息并保存。
飞机上的每个子系统可以通过1553B总线连接到任何一个系统中并与其通信。
在总线上传输字有3种类型:命令字、状态字和数据字。每种字的字长为20位,有效信息位为16位,每个字的前三位为同步字头,最后一位为奇偶校验位。有效信息(16位)及奇偶校验位在总线上以曼彻斯特码的形式进行编码,每位占的时间为1 μs。同步字头占3位,或先正后负(命令字、状态字)或先负后正(数据字),正、负电平各占1.5 μs,即占同步头位场的50%。由于系统类型的不同,可辨别出命令字和状态字,命令字由总线控制器发出,而状态字由远程终端RT发出。
作为1553B总线的远程端点,应完成以下功能:
(1) 将总线上的串行信息流转换成微控制器可以处理的并行信息或者与之相反;
(2) 接收或者发送信息时,能够识别或生成标准的1553B信息字;
(3) 完成与微控制器之间的信息交换,包括1553B信息地址的分配、命令字的译码或返回状态字、发送数据字等。
1553B远程端点数据链路层协议需要完成上述的1553B远程端点的大部分功能,包括同步头添加与检测,曼彻斯特码编解码,命令字译码与接收数据字,状态字反馈与收发数据字,数据缓冲以及与微控制器之间的接口等。整个数据链路层协议内部采用寄存器控制的方式进行操作,上层微控制器通过读写实现程序的寄存器,以完成对协议的控制,而内部操作也是根据相关寄存器的状态来进行的,因此设计时,首先定义相关寄存器,根据数据线的宽度,所有寄存器都定义为16位。
(1) 控制寄存器:
它完成内部时钟、总线端口选择、节点状态设定、状态字保留位、节点ID以及全局复位等状态的设置和操作。
(2) 错误寄存器(ER):
当通信协议中出现了奇偶校验错误,数据不连续错误,接收数据个数错误,接收FIFO错误,发送FIFO错误时就会置位其相关位,上层微控制器通过读取ER就知道错误的类型。
(3) 状态寄存器(SR):
SR中反映了当前数据链路层协议的状态,包括接收数据状态、接收FIFO长度、发送FIFO长度、接收错误状态、中断信号状态nINT和nINTD。
(4) 接收命令字寄存器(RCR):
RCR用于保存当前接收到的命令字。
(5) 发送矢量字寄存器(SVWR):
该寄存器用于存放总线控制器要求的矢量字,这个矢量字由微控制器写入。
(6) 接收同步字寄存器(SYNDR):
用于存放接收到的带数据字同步命令中的数据字。
(7) 自测结果寄存器(STRR):
STRR用于存放上次自测的结果。为了方便地址分配,设计中把发送和接收FIFO都作为一个16位寄存器来对待。
21553B远程端点数据链路层协议的FPGA实现的总体设计
1553B远程端点数据链路层协议的FPGA实现一共分为4个模块:序列解析模块、命令解析模块、发送模块和上层交互模块。整个协议实现采用时序驱动的方式进行,时钟频率为8 MHz,下面就按照数据进入的顺序介绍整个协议的FPGA实现过程。
2.1 序列解析模块
这个模块接收从收发器接收的信号序列,先后进行同步头检测,曼码解码,奇偶校验,ID检测等步骤,最后给命令解析模块一个只包含命令信息的16位数据,以及其字特性。其实现流程如图1所示。
序列解析模块首先对进入的总线序列进行同步头检测,如果有效,则进行曼彻斯特码解码。曼彻斯特码解码是在同步头检测有效时同步开始的,它在同步头检测有效后每隔1 000 μs对序列采样一次,并把采样值作为解码值,同时判断在采样时序列是否发生了跳变,如果发生,则说明序列满足曼彻斯特码编码,否则认定序列存在编码错误,停止解码并置位错误寄存器,而第一次采样是在同步头检测有效后250 ns。解码完成后进行奇偶校验,接收模块对有效序列进行奇偶校验,如果奇偶校验错误,则丢弃这个序列,同时置位消息差错位;如果奇偶校验正确,则进入ID检测部分。奇偶校验在VerilogHDL中通过位异或就可以实现。
当奇偶校验正确以后,接收模块就根据从同步头检测得到的字类型进行不同操作。对于数据字,接收模块收到序列后就检测等待数据字寄存器的值,如果不为零,则把这个数据放入到接收缓冲器中,如果等待数据字寄存器的值为1,则首先把寄存器清零,然后把中断请求信号置位,最后把状态寄存器的值放入发送缓冲器中,并通知发送模块发送以及复位等待数据字寄存器,否则把等待数据字寄存器的值减1,等待下一个字的到来。如果等待数据字寄存器值为零,则认为传输错误,丢弃这个数据字。对于命令字,接收模块进行ID验证,检查所收到的命令是否是总线控制器发给本节点的。它提取所收到的16位有效信息序列中的高5位,与本节点的ID比较,如果不相同,则丢弃这个序列,等待下一个序列的到来;如果相同,则表示这个序列是总线控制器发给本节点的命令,保存命令,启动命令解析模块。
2.2 命令解析模块
命令解析模块完成对收到的命令字进行解析,对收到的数据进行存储的工作。命令解析模块是整个协议的核心,它负责把总线控制器传给本节点的命令翻译成本节点的操作,并执行相关动作。其工作流程如图2所示。
假设命令字存放在寄存器CMDREG[15:0]中,则命令解析模块首先检测CMDREG[9:5],如果CMDREG[9:5]不为全1或者全0,就表示总线控制器给节点的是数据传输命令;命令解析模块则继续检测CMDREG[10]位,如果为1,则表示总线控制器要求本节点发送数据,同时用CMDREG[4:0]指定了需要发送的数据长度;命令解析模块在收到这个命令后就把相关的数据和状态寄存器的值装入发送缓冲器中,并通知发送模块进行发送。如果CMDREG[10]位为0,则表示总线控制器要求本节点接收数据,同时也用CMDREG[4:0]指定了接收数据的长度,而用CMDREG[9:5]指定了数据接收子节点的ID,命令解析模块在收到这个命令以后就把CMDREG[4:0]装入等待数据字寄存器中,等待后继数据字的到来。如果CMDREG[9:5]为全1或者全0,则表示总线控制器传输的控制命令字,并通过CMDREG[4:0]指定了相应的命令方式代码。对于命令方式代码,命令解析模块根据1553B总线标准对不同方式代码进行相关的寄存器置位操作。
2.3 发送模块
命令解析完成后都需要进行状态反馈或者数据发送,而完成这个功能的是发送模块,发送模块负责把命令解析模块和接收模块装载到发送缓冲器中的数据发送到总线上去,如图3所示,它包括读取数据,产生反相字,曼彻斯特码编码,添加同步头,2 MHz时钟数据发送等几个部分,同时由于发送缓冲器中数据有可能多于2个字节,因此还可能需要循环进行这个操作。下面就根据发送的具体流程设计每个部分。首先是发送缓冲器部分,当接收到发送命令后,发送模块就第一次读取发送缓冲器的前两个字节,因为这两个字节肯定是状态字,然后把这两个字节贴上状态字标签,继续传给后继单元,待完成以后就把接收发送缓冲器的发送数据长度寄存器减1,并把发送缓冲器中的数据向前移动2个字节。如果发送数据长度寄存器不为零,则继续等待下一次的发送。
2.4 上层交互模块
最后一个模块是上层交互模块,这个模块负责与上层微控制器进行信息交互,它负责把微控制器写入的数据放入相应的寄存器中,或者按上层微控制器的命令回传相关的数据。上层交互模块主要包括边沿信号与电平信号转换、地址解码和读写寄存器。因为协议实现模块中采用的是边沿信号触发,而上层微控制器给FPGA的信号是电平信号,要顺利地完成通信,就需要进行转换,这里通过锁存器和计数器来完成。地址解码就是把收到的地址解码成相应寄存器的地址,然后写入收到的数据或者把寄存器中的数据读出放入到数据总线上。
3 仿真及FPGA实现
为了确保设计的可行性,必须对设计进行时序仿真。整个协议VerilogHDL实现程序在Altera公司的FPGA开发软件Quartus Ⅱ中编写、编译、综合。整个程序的仿真在Modelsim 6.0中进行,其仿真过程如下:
(1) 接收数据。总线控制器发送给实现程序两个数据:0x1234和0x5678,上层微控制器在实现程序接收数据后通过上层交互模块把数据读出,其中第一个数据包含了接收数据长度,通过图4可以看出整个过程顺利进行,完成了预定目标。
(2) 发送数据。总线控制器间隔地发送给实现程序两个发送数据的命令,让实现程序反馈相关的数据,这些数据是通过上层交互模块提前写入到实现程序中的,其仿真过程如图5。通过图5也可以看出在实现程序接收到命令到发送出数据的延时时间大约为4 μs,完全符合1553B总线对远程端点反馈信号延时的规定。
(3) 一般命令。总线控制器发送给实现程序一般的方式代码命令,代码分别为:00011,10010,01111和00001,其仿真过程如图6所示。可见,实现程序正确地反馈了相关信息,符合设计要求。
该设计在仿真正确以后,通过Quartus Ⅱ优化、综合,最后在Altera公司的Cyclone系列FPGA上进行了具体的实现,并与Freescale公司的16位单片机MC9S12XDP512一起组成了1553B远程端点,通过1553B收发器联入到了1553B总线系统中,成功地完成了远程端点的协议。这说明采用FPGA实现程序设计的1553B远程端点通信协议完全正确,达到了预期的目的。
4 总结及设计通用性
用于1553B远程端点数据链路层协议的FPGA实现程序采用自顶向下和自下向上相结合的方式进行设计,用VerilogHDL语言编写;用Modelsim和Quartus Ⅱ进行仿真和综合。在最后,针对特定器件做了再一次的优化,缩短了设计周期,提高了系统性能,并且大大提高了芯片资源的利用率。
该设计具有较高的通用性,与外部的接口采用标准的通信接口方式进行。它对于上层微控制器来说就是一个内存单元,上层微控制器通过对相关地址的读写即可完成对整个通信协议的控制,应用非常简便,还可以封装成模块,嵌入到Nios Ⅱ等处理器中,成为其内部的一个控制器。
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1553B数据处理 篇4
1553B总线数据传输方式有两种:单消息模式和循环缓冲模式。单消息模式一次最多可以传输32个字(64字节),当传输数据大于32个字时采用循环缓冲模式[3]。一般情况下,利用FPGA控制实现1553B总线RT端单消息模式数据通信时,数据打包所需的缓存放在FPGA内部或外部RAM中,待数据打包完成后,再将整包数据写入1553B的子地址,同时置矢量字,等待BC端取走[4]。
GNOS掩星探测仪是一种通过测量GNSS信号受中性大气影响后产生的附加延迟量来反演大气折射率、温度、湿度、压力等大气物理参数剖面和电离层电子密度剖面、电子总含量(TEC)等信息的星载仪器,其遥测数据长度为32个字(64字节),通过1553B总线传输给卫星。作为1553B总线的远程终端(RT),GNOS掩星探测仪利用FPGA控制BU-65170实现1553B总线数据传输,采取单消息传输模式[5]。由于遥测数据的打包时间较长,需要4 s,而卫星平台的轮询周期为16s,如果GNOS掩星探测仪在遥测数据打包期间不置矢量字,则卫星平台轮询时不能取到数据的概率为25%,而如果在打包期间置矢量字,则取到的数据有可能不完整[6]。为此,研究一种利用BU-65170芯片内部RAM实现双缓冲的数据传输方案,以期实现GNOS掩星探测仪遥测数据的可靠传输,且避免使用外部RAM,简化系统硬件设计,提高系统的可靠性。
1 GNOS掩星探测仪工作原理
GNOS掩星探测仪由天线和主机两大部分组成。主机包含射频单元、基带处理单元、监控接口单元三个部分。GNOS掩星探测仪原理如图1所示。
天线信号进入GNOS掩星探测仪主机,主机主要实现射频信号下变频、基带信号处理、数据解算以及与卫星之间的数据交互等。与卫星平台的数据交互由监控接口单元实现。监控接口单元的功能采用FPGA及其外围电路完成。监控接口FPGA主要实现GNOS掩星探测仪基带处理单元的工作状态监测与控制、科学数据缓冲下传、辅助定位数据处理下传、遥测数据处理下传,广播数据及上注指令处理或转发等功能。科学数据下传至卫星平台采用RS-422总线,遥测数据与辅助定位数据下传、上注指令与广播数据的传输采用1553B总线。
2 硬件电路设计
GNOS掩星探测仪的遥测数据由两部分组成,一部分由基带处理单元产生,另一部分由监控接口FPGA自主采集生成。FPGA将这两部分遥测数据组合打包完成后通过1553B总线发送给卫星平台。遥测数据传输的硬件电路原理如图2所示。监控接口FPGA选用高可靠反熔丝FPGA实现,型号为A54SX72A,1553B总线RT端的接口控制芯片选用BU-65170,利用BU-65170内部RAM的两个地址空间段构成双缓冲,避免使用外部RAM,简化了系统硬件设计,提高了系统的可靠性。
BU-65170工作在RT模式、16位数据传输、非零等待、缓冲存储模式,其外围信号的配置如下[2]:
(1)TRANSPARENT/BUFFERED引脚接低电平,ZERO_WAIT引脚接高电平,使其工作在非零等待缓冲模式;
(2)16/8引脚接高电平,配置其数据总线有效宽度为16bits;
(3)POLARITY_SEL引脚接高电平,在16bits缓冲模式下,该引脚接高电平,则读操作时,RD/WR引脚高电平有效,写操作时RD/WR引脚低电平有效;
(4)FPGA不需要采取复用的地址/数据总线,因此ADDR_LAT引脚接高电平。
基带处理单元产生的遥测数据采用同步传输方式发送给监控接口FPGA,RFS为同步信号,RCK为时钟信号,RXD为数据信号。PPS为秒脉冲信号,作为基带处理单元发送遥测数据的触发信号。
基带处理单元通过同步传输方式发送遥测数据的传输时序如图3所示。RFS为单周期的高电平脉冲,与数据的最高位对齐。RXD数据以16位为单位进行传输,高位在前,低位在后,且在RCK时钟上升沿同步刷新。时钟信号RCK的频率为1MHz,由基带处理单元连续输出,监控接口FPGA作为接收端,在时钟信号RCK的下降沿锁存数据。
3 软件设计
3.1 基带处理单元与监控接口FPGA的遥测数据传输协议
GNOS掩星探测仪的遥测数据长度为64字节,其中基带处理单元产生的遥测数据为48字节,由三个子包组成,每个子包为16字节。基带处理单元的遥测数据每16 s发送一次,采取分时发送方式,每次发送一个子包,子包之间的传输间隔为2 s,三个子包的包标识分别为“0x EB90”、“0x09D7”、“0x7625”。发送子包时,先发送子包标识,再发送子包数据。传输协议如图4所示。
3.2 软件实现
3.2.1 基带处理单元遥测数据接收
监控接口FPGA检测到秒脉冲信号的上升沿后,进入遥测数据接收状态。接收到子包包头后,准备接收子包遥测数据。在下一个同步信号RFS到来后,在时钟RCK的下降沿锁存数据,将收到的数据暂存在寄存器中,收到16个字节数据后,即结束本次遥测数据接收,返回空闲状态。遥测数据接收状态转换如图5所示。
为了增强监控接口FPGA接收数据的可靠性,采取如下措施:
(1)如果在接收数据的过程中接收到新的秒脉冲信号,则重新开始接收遥测数据,之前接收的数据无效。
(2)以秒脉冲上升沿为计时起点,如果超过0.5 s还未完成16字节数据的接收,则认为本次接收的数据无效,返回空闲状态。
3.2.2 双缓冲数据传输
如果将64字节遥测数据都缓存在FPGA内部,由于A54SX72A的资源紧张,FPGA占用资源率超出了100%,无法正常运行。而如果将64字节遥测数据缓存在外部RAM,需要增加外部RAM器件和对RAM的读写访问控制逻辑,增加了系统设计的难度,同时带来系统功耗和面积的增加,降低了系统的可靠性。
因此,监控接口FPGA每接收到一个16字节子包,将其写入1553B接口芯片内部RAM的对应区域中。在1553B接口芯片BU-65170的内部RAM区开辟A、B两个缓冲区,A、B两个缓冲区中的数据交替更新。监控接口FPGA更新A缓冲区的遥测数据时,让卫星从B缓冲区获取遥测数据,反之亦然。
上电后,监控接口FPGA首先将BU-65170的内部RAM区的两个缓冲区都初始化为0,并将A缓冲区作为卫星平台取遥测数据的子地址,置矢量字,以便卫星平台第一次轮询时能取到遥测数据。
后续的工作流程如图6所示,可分为两种情况:
(1)以卫星平台取走遥测数据的时刻为计时起点,到第14 s时,如果基带处理单元的三个遥测数据子包都已接收完毕并写入1553B的A缓冲区中,则监控接口FPGA将自主采集产生的遥测数据也写入A缓冲区的相应地址中,并将A缓冲区作为卫星平台取遥测数据的子地址,反之亦然。然后置矢量字,确保卫星平台下次(16 s间隔时间到的时刻)能取到遥测数据。
(2)如果到第14 s时,基带处理单元的三个遥测数据子包正在更新A缓冲区,但尚未更新完毕,则监控接口FPGA将自主采集产生的遥测数据写入B缓冲区的相应地址中,并将B缓冲区作为卫星平台取遥测数据的子地址,反之亦然。然后置矢量字,确保卫星平台下次(16 s间隔时间到的时刻)能取到遥测数据。
如果基带处理单元由于故障未能发送遥测数据给监控接口FPGA,则参照上述第二种情况处理,这样监控接口FPGA自主采集生成的遥测数据下传不会因为基带处理单元故障而受影响。
4 试验验证
利用GNOS掩星探测仪的地检测试设备模拟卫星平台,接收GNOS掩星探测仪的科学数据,并发送给上位机,上位机软件对科学数据进行实时存储、处理和显示。地检测试设备还模拟卫星平台定时轮询1553B总线的RT终端,获取GNOS掩星探测仪的辅助定位数据、遥测数据。轮询遥测数据的周期与卫星平台一致,设为16 s。上位机接收遥测数据实时运行的显示界面如图7所示。
GNOS掩星探测仪的遥测数据包中有一个数据为TIC计数,占用4个字节,其含义为GNOS掩星探测仪上电加载程序后连续运行时间,单位为s。为了验证1553B总线数据传输是否稳定可靠,利用GNOS掩星探测仪老炼试验的一组数据来分析TIC计数,该组数据持续将近7天。图8为TIC计数的曲线,图9为TIC计数的前后两个相邻数据的差值曲线。
图8中曲线出现的拐点为GNOS掩星探测仪定时重加载的时刻,定时时间为24 h。即,每隔24 h,GNOS掩星探测仪重新加载程序开始运行,因此其TIC计数也相应从0开始累计。
从图9可以看出,除了重加载时刻之外,TIC计数的前后两个相邻数值的差都为16,与卫星轮询的周期一致。
上述试验可以证明,采取双缓冲传输设计后,GNOS掩星探测仪的1553B总线数据能实现可靠无误传输。
此外,GNOS掩星探测仪已经过高低温循环试验、热真空试验及整星电测、整星各项环模试验等考核,在所有这些试验考核过程中,1553B总线都实现了数据的稳定可靠传输。
5 结论
本文提出一种利用1553B总线接口芯片BU-65170内部RAM的两段地址空间作为GNOS掩星探测仪遥测数据双缓冲的方案。与传统方案相比,此方案避免了使用外部RAM,简化了系统硬件设计,提高了系统的可靠性。对双缓冲的遥测数据交替更新访问,经试验验证,结果表明该双缓冲传输方案能实现1553B总线数据地可靠无误传输。
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1553B总线用单/双耦合器 篇5
1553B总线是MIL-STD-1553B的简称,其全称是飞机内部时分制指令响应式多路传输数据总线。1553B总线最初是在20世纪70年代末为适应飞机的发展由美国提出的飞机内部电子系统联网标准,其后广泛地应用于飞机综合航电系统、外挂物管理与集成系统,并逐步扩展到飞行控制等系统及坦克、舰船、航天等领域。后来由于其传输速率高,设备之间连接简单灵活,噪声容限高,通信效率高而且可靠,为美军标所采用,将其作为机载设备相互通信的总线标准。
1553B总线系统广泛应用在美国的军/民用装备中和太空站、卫星发射器和接收器中,如F-18、F-22、C-17飞机和阿波罗飞船上。使用1553B总线需要有与其配套的,符合其标准的,用作信号传输、隔离、阻抗匹配用的耦合器,通过耦合器把终端耦合到总线上去。国内航空航天部门正在推广与1553B总线标准类似的标准,因而符合这一标准的军用总线耦合器的需求也非常迫切。
在航空电子系统中,通过1553B总线可连接多达32个子系统(或称终端),完成各子系统的通信和数据交换,实现各子系统的集中控制和显示。我们研制的单/双耦合器在实际使用中可与总线电缆、78 Ω主线终端适配器和3 kΩ短截线终端适配器一起组成数据总线。1553B总线系统连接示意图如图1所示,由2个单耦合器、2个双耦合器、2个主线终端适配器、1个短截线终端适配器及若干总线电缆以及5个子系统构成。在实际使用中可以根据需要增加单耦合器或双耦合器数量,以便增加可以挂接的子系统数量,从而增加连接的灵活性,可以在多种场合应用。同时,单/双耦合器还具有体积小、质量轻的特点,市场前景十分广阔。
2 单/双耦合器的设计原理
总线控制器(BC)到远程终端(RT)采用双绞屏蔽线传输。当RT离总线很近时(≤0.3 m),可直接通过隔离变压器(和串入隔离电阻)与总线相接;当RT离总线较远时(最多不超过6.1 m),要在隔离变压器与总线之间插入耦合变压器,如图2所示。
一般来说,1553B系统总线所采用的耦合方式有两种:a.变压器耦合,即RT通过短截线及耦合变压器连接到主电缆上;b.直接耦合,即用短截线直接连接总线主电缆和RT。由于直接耦合不利于RT故障隔离,会因为一个RT故障而造成整个总线网络的瘫痪,所以一般不推荐直接耦合方式。我们研制的单/双耦合器采用变压器耦合方式,单/双耦合器的设计原理如图3和图4所示。单耦合器是由1个耦合变压器和2个隔离电阻组成,双耦合器是由2个单耦合器并联而成。从图3可以看出,在单耦合器发送端,信号由发送设备经输入/输出端口1进入,经耦合器变压后进入总线;在单耦合器接收端,总线上的信号经耦合变压器耦合后由输入/输出端口1输出到接收设备,完成一个完整的信号通信过程,双耦合器原理也是一样。
图3和图4中的隔离电阻的主要作用是在某个RT发生故障时,起到隔离作用,避免因某个RT故障而导致整个系统崩溃。从图3和图4可以很容易地看出耦合变压器是整个耦合器最核心的器件,将直接影响信号传输的误码率及抗干扰能力,进而影响信号质量和传输效率。磁芯材料的选择会直接影响耦合变压器的性能参数。磁芯的磁导率较高将有助于改善传输损耗、反射损耗和相移特性;磁导率一定时,磁芯材料损耗越大,传输损耗越大,但同时匹配性和相移性越好。因此,选择磁芯材料时要考虑这两个相关的因素。
图5是包括磁滞、涡流损耗及电容影响的耦合变压器的电路模型。其中R1和R2分别是初级和次级导线电阻,C1和C2分别是初级和次级导线分布电容,L1和L2分别是变压器初级和次级绕组的电感,Ci是变压器初级和次级线圈之间的杂散电容,这些参数将决定耦合变压器的阻抗。根据阻抗、匝数比以及温度范围的要求,对磁芯材料、漆包线材料及初、次级线圈的匝数进行选择。同时,由于这种耦合变压器的工作频率在1 MHz,属高频变压器,所以线圈要紧密缠绕,线圈间的耦合紧密,才能降低漏磁,有利于改善耦合变压器的高频特性。耦合变压器中磁芯材料的性能在-55～+150 ℃应变化较小,高频参数稳定;漆包芯线应满足耐温等级高,直流电阻低,高频性能好的要求;初、次级线圈匝数主要由规定的匝数比和阻抗特性确定。
3 单/双耦合器的实验结果
我们设计的单/双耦合器如图6所示。外壳采用HALF结构,材料为铍青铜,可起到整体屏蔽作用;内部电路板采用印制电路板,耦合变压器和隔离电阻焊接在电路板上;外壳与电缆的屏蔽层焊接在一起,保证屏蔽及连接的可靠性;外壳和电缆外面套上热缩管加以密封。我们采用了国外标准EN 2591规范和国内相关规定相结合的测试方法对所设计的单/双耦合器进行了测试。
3.1 输入阻抗测试
按图7所示连接测试输入阻抗。在总线端采用阻抗测试仪进行扫频测试,扫频信号为1.0 V(有效值)的正弦波信号,频率范围为75.0 kHz～1.0 MHz,测试结果可直接从阻抗测试仪读出。
3.2 共模抑制比测试
按图8所示连接测试共模抑制比。从总线端输入频率为1.0 MHz,幅度为0.3 V(有效值)的信号,在短截线端用示波器读取两个导线对地电压Vs1,Vs2。应在2个短截线端分别测试双耦合器的2个共模抑制比,按下式计算共模抑制比T。
3.3 波形完整性测试
按图9所示连接测试波形完整性。在短截线端输入频率为250.0 kHz、峰-峰值为27 V的方波,上升和下降时间小于100.0 ns,在总线端对输出波形进行测试。波形完整性测试的相关参数定义如图10所示。波形的平顶降落D=(Vd/Vout)×100%。
我们设计的单/双耦合器的主要性能测试结果参见表1。从表中可以看出,单耦合器的输入阻抗场大于3 kΩ,双耦合器的输入阻抗都大于1.5 kΩ;单/双耦合器的共模抑制比都大于45 dB;在波形完整性方面,单/双耦合器的过冲和振铃都小于1 V,平顶降落都小于5%。这些性能都优于GJB 289A-1997规定的要求,满足了设计要求。
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1553B数据处理 篇6
MIL-STD-1553B总线全称为“飞行器内部时分命令/响应式多路数据总线”.时分制多路传输是一种信息传输方式,在此方式中,一个通信系统对来自几个信号源的、带有各不相同的信号,在时间上错开采样,以形成一个组合的脉冲序列;指令/响应是指仅当总线控制器指令远程终端去接收或发送数据时,远程终端才能接收或发送数据.该标准只有3种终端概念模式:总线控制器(BC)、总线监控器(MT)及远程终端 (RT);BC是总线系统中组织信息传输的终端.MT主要对总线和总线上传输的信息进行监控和记录,RT主要完成命令、数据接收,数据发送和状态响应等功能.
1 组成及功能
网络接口模块设计和以往产品有很大区别,没有使用专职CPU处理器,依靠宿主机处理器工作,是非智能网络通信单元,组成如图1所示.
接口板在硬件上采用一体化设计方法,将BC、RT/ MT的功能集成在一起,可根据需要设置和编程,实现不同的功能.具有以下的功能:(1)支持BC/RT/ MT通信模式;(2)双余度总线自动切换;(3)总线采用耦合变压器传送方式;(4)设置占用内存、中断资源;(5)自测试.
2 硬件设计
网络接口模块的1553B协议芯片采用DDC公司的BU-61580.该芯片是DDC公司所生产的1553B协议芯片中满足需要的体积最小、功能最强的芯片.该芯片具有BC、RT、MT 3种功能,有利于实现接口电路的一体化设计.
网络接口模块主要包括:宿主机接口电路、BC功能电路、RT/MT功能电路、自测试电路、译码电路、编码电路、总线切换电路、收发电路.
2.1 宿主机接口电路
宿主机接口电路的主要任务是完成与主机之间各种信号转换,包括:主机存储器地址映像、控制信号译码及中断请求信号选择3个部分.
(1)主机存储器地址映像
接口板采用主机存储器地址映像(Memorry mapped I/O)I/O方式工作.即接口板上的每一个I/O端口均占用主机的一个存储器单元的地址.在设计中,采用比较器、DIP开关及电阻排实现地址空间的选择.用DIP开关设置接口板所要占用的地址空间的高5位,只有当微机高位地址与用户所设置的地址相同时,才能产生板选信号,允许访问接口板上的各个I/O端口.如图2所示.
(2)控制信号译码电路
在设计中,控制信号译码电路由1片GAL16V8(U31)芯片及1片74LS74芯片实现.其作用是产生访问BU-61580所需的全部控制信号,如图3所示.图3中各信号的说明见表1.
2.2 BC功能控制电路
BU-61580工作在BC模式下,工作状态不同,其控制信号的接法不同,在本设计中,采用在16位缓冲零等待或非零等待工作方式,控制引脚的连接如图4所示.
地址线与计算机的低位地址线直接相连,但由于BU-61580只能按16位字访问,所以宿主机的最低位地址线A0不用;16位数据线则通过2片74LS245与宿主机的16位数据线连接.只有当宿主机访问BU-61580时,该2片74LS245被导通,允许访问.
BC读/写操作控制过程
由于采用了非零等待工作方式,而BU-61580发生冲突时所需等待的时间又大于ISA总线规范所规定的最长等待时间,因此宿主机不能像访问一般存储器那样访问BU-61580,而必须按规定的过程访问,才能保证访问的正确性.读/写过程逻辑如图5所示.
BU-61580的写RAM过程由READY1、SEL5801、CS1、SET1信号控制,在设计中,采用以下逻辑控制过程进行写操作.
(1)READY1信号为高时,可以进行下一步,否则等待;
(2)按地址写BU-61580寄存器或存储器,产生SEL5801信号,使CS1信号为低有效;
(3)判READY1信号,只有READY1信号为高时,才可进行下一步,否则等待;
(4)在读操作时,读固定地址,产生245OE信号,将BU-61580的数据读入宿主机;
(5)访问固定地址,产生SET1信号,使CS1信号为高,完成一次读/写操作过程.
2.3 RT/MT功能控制电路
BU-61580工作在RT/MT模式下,工作状态不同,控制信号的接法不同,在本设计中,BU-61580工作在16位缓冲零等待或非零等待方式,故控制引脚的连接如图6所示.
BU-61580工作方式为RT时,必须外接RT地址及其奇偶校验位,系统标志SSFLAG也可由外部输入,在本设计中,采用一位DIP开关来确定SS-FLAG输入信号的高低.
BU-61580的地址线与宿主机的低位地址线直接相连,但由于BU-61580只能按16位字访问,所以计算机的最低位地址线A0不用.
BU-61580的16位数据线则通过2片74LS245与PC机的16位数据线连接.只有当宿主机访问BU-61580时,该2片74LS245被导通.
RT/MT读/写操作控制过程
由于采用了非零等待工作方式,而BU-61580发生冲突时所需等待的时间又大于ISA所规定的最长等待时间,因此计算机不能像访问一般存储器那样访问BU-61580(RT/ MT),而必须按规定的过程访问,才能保证访问的正确性.读/写过程逻辑如图7所示.
BU-61580的写RAM过程由READY2、SEL5802、CS2、SET2信号控制,在设计中,采用以下逻辑控制过程进行写操作.
(1)READY2信号为高时,才可进行下一步,否则等待;
(2)按地址写BU-61580寄存器或存储器,产生SEL5802信号,使CS2信号为低有效;
(3)判READY2信号,只有READY2信号为高时,才可进行第4步,否则等待;
(4)在读操作时,读固定地址,产生245OE信号,将BU-61580的数据读入宿主机;
(5)访问固定地址,产生SET2信号,使CS2信号为高,完成一次读操作过程.
(6)访问固定地址,产生SET2信号,使CS2信号为高,完成一次写操作过程.
3 软件设计
3.1 设计思想
网络接口板是基于工控机的ISA总线模块,采用一体化设计,支持多种工作方式:BC工作方式、RT工作方式、MT工作方式,由软件设置工作方式.由于网络接口板上没有处理器,是非智能通信接口板,其依靠宿主机(工控机)工作,传输层、驱动层在宿主机上运行,由宿主机驱动.
网络接口板通信共分5层,即:应用层、驱动层、传输层、链路层及物理层.如图8所示.其中应用层、驱动层、传输层由宿主机完成,链路层及物理层由网络接口板完成.
应用层:是子系统或设备之间的一种通信规约,子系统使用该规约来形成消息,完成信息的传递.
驱动层:是应用程序和传输程序桥梁,为应用层提供了发送、接收功能.
传输层:根据总线表组织点对点间的消息传送.
链路层:按照MIL-STD-1553B协议规约实现数据传送.
物理层:是各个节点之间的物理连接.
3.2 内存划分
网络接口板上的存储器用于存放接收/发送数据和接口板的工作数据,存储器的接收/发送数据区是接口板与宿主机之间数据交换的接口,宿主机通过对存储器不同区域的操作控制,完成接收/发送数据功能,在设计中,BC共使用了65个message block,每个message block在stack 中占用4个字.如表2所示.
RT使用64个data block来作为32个子地址存放接收和发送数据的地方.接收数据的地址从0x400开始,例如子地址0地址为0x400,子地址1地址为0x420等依此类推.发送数据的地址从0xa00开始,例如子地址0地址为0xa00,子地址1地址为0xa20,等依此类推.
0x0efc字(BIT0～BIT15)设置为RT1的16个子地址是否有新数据的标志,0x0efd字设置为16个子地址是否有新数据的标志,对应关系定义为:字的BIT0为子地址0的新数据的标志,字的BIT1为子地址1的新数据的标志等依此类推.
3.3 软件流程
网络接口板在BC方式下工作时,成为总线控制器,数据的传输由它来控制.在系统加电或复位后,由宿主机进行初始化,当有数据发送时,按照总线数据表启动发送;当需要数据接收时,首先发送“方式命令”查询RT(被测试系统)是否有新数据;如果有新数据,按照总线数据表启动发送;发送命令让RT传输数据.如图9 所示.
4 结 束 语
本文论述了基于BU-61580芯片1553B网络接口模块的设计方法,设计简洁,研制费用低,具有通用性,有一定的应用价值.
摘要：1553B标准以其可靠的稳定性,广泛应用于航空系统.介绍了一种符合1553B标准的网络接口模块,模块采用BU-61580芯片设计,描述了网络接口模块的功能、组成,从宿主机接口电路、BC功能电路、RT/MT功能电路3个方面详细叙述了硬件的设计,从内存管理、软件流程2个方面论述了软件设计方法.
关键词：总线控制器,总线监控器,远程终端
参考文献
[1](美)Barry B Brey.intel系列微处理器结构、编程和接口技术大全[M].陈谊.北京:机械工业出版社,1998:57-59.
[2]王晓军,徐志宏.微机原理与接口技术[M].北京:北京邮电大学出版社,2001:75-81.
[3]熊可宜,刘学功,魏群.微型机软、硬件及连网技术[M].北京:海洋出版社,1992:63-67.
[4]Madron T W.局域网新技术与标准[M].熊伟华.北京:电子工业出版社,1995:22-26.
1553B数据处理 篇7
航空1553B总线是航空电子系统使用的标准互联总线,是一种集中控制的时分制指令/响应的多路传输串行数据总线,由于1553B总线具有确定的传输延迟、可靠的传输能力,以及较强的容错能力等特点,因此被广泛用于航空、航天、舰载以及车载领域的综合电子信息系统[1]。
在航空电子系统中,航空1553B总线主要完成信息传输、资源共享、任务协调和容错重构等功能,是系统的核心部件之一。1553B总线协议处理芯片作为1553B总线的核心,目前主要采用专用芯片进行设计,主要型号包括DDC公司ACE系列总线通信终端接口控制器BU-61580、BU-61590和BU-65620,UTMC公司的UT1553B,INTEL公司的M82553等。但随着微电子技术的飞速发展,IP复用技术(Intellectual Property)被广泛应用于电子信息系统中,基于IP技术设计符合GJB289A-97规范的1553B总线IP核,不仅有利于总线接口单元和功能模块集成,降低总线通信的复杂性,提高通信的可靠性;而且有利于系统的小型化和低功耗设计,适应当前电子信息系统发展的需求。
二、1553B总线概述
1553B总线采用时分方式共享总线,总线上挂接总线控制器(BC)和远程终端(RT),以及总线监视器(MT),其中BC负责分配、协调各通信成员通信时隙,发挥集中控制作用,各RT在BC的指令下实现信息传输。
在航电系统中,1553总线一般采用双余度总线型拓扑结构,同时具备A总线和B总线两组,所有子系统或处理单元通过总线接口单元挂接到在总线上。
1553B总线以序列脉冲码调制方式传输信号,编码方式采用曼彻斯特II双极码。1553总线传输的消息包含命令字、数据字和状态字三种类型,每个字占20比特位,包含3位同步头、16位有效信息位和1位奇偶校验位[2]。
1553总线各通信单元之间基于消息帧传输数据,GJB289A-97定义了10种消息传输格式[2],包括:控制器向远程终端的传输、远程终端向控制器的传输、远程终端到远程终端的传输、带数据字的方式指令(接收)、带数据字的方式指令(发送)、不带数据字的方式指令、控制器向各远程终端广播、远程终端向远程终端广播、带数据字的方式指令、不带数据字的方式指令。
本文的1553B IP按照GJB289A-97总线协议规范设计,实现物理层和链路层功能,主要包括:1)可配置为总线控制器(BC)、远程终端(RT)或总线监视器(MT)三种类型;2)支持RT地址软件配置,双冗余总线自动识别和切换;3)总线传输速率1Mb/s,完整实现总线协议规定的三种消息字和10种消息格式处理;4)为应用层提供中断机制和异步总线操作接口;5)提供消息时间标签信息,便于分析总线消息。
三、1553B IP设计与实现
1553B IP主要由总线接收单元、总线发送单元、总线协议处理单元、时标单元和CPU接口单元构成。总线接口单元、总线发送单元主要实现物理层功能,包括曼彻斯特编解码、位同步、校验、消息字组织和提取。链路层功能由总线协议处理单元实现,完成总线仲裁、消息格式处理、状态自动回传等。CPU接口单元主要实现与应用层处理器通信。1553B IP核结构如图1所示。
3.1总线发送单元
总线发送单元主要实现发送消息缓存、A/B总线选择、曼彻斯特编码和串行发送功能。1553B总线以序列脉冲编码调制方式传输数据信息,数据编码采用曼彻斯特双极性码,编码规则为:每个码元中间有一个跳变,“1”是由1到0的负跳变,“0”是由0到1的正跳变。
在总线发送单元设计中,先对缓冲器的16比特数据进行奇校验;然后对数据和奇校验进行曼彻斯特编码;最后根据消息字类型(命令字、数据字和状态字)添加3比特同步头,组成20比特的1553B消息字,以1Mb/s速率按先高后低顺序发送到总线上。消息发送过程如图2所示。
3.2总线接收单元
总线接收单元主要实现A/B总线数据采样、曼彻斯特解码、位同步、校验、消息缓存和A/B总线仲裁功能,处理流程如图3所示。在总线接收单元中,以24MHz时钟分别对A/B总线数据进行采样,每个采样数据从低比特端存入移位寄存器,以备同步头判决、曼彻斯特解码和奇校验使用。根据图2所示同步头特点,并结合GJB289A-97规范允许100ns误差,进行同步头判决,并可判断消息字的类型,然后对同步头后的数据进行曼彻斯特解码和奇校验检测;如果解码错误或校验错误,则丢弃并置错误标志位;如果数据正确则将数据存放接收缓存器中,并输出接收数据标志和A/B总线标识给总线协议处理单元。
3.3总线协议处理单元
总线协议处理单元是1553B IP的核心,主要实现1553B协议规定的10种消息格式处理,实现BC到RT、RT到BC和RT到RT的消息传输。CPU可将总线协议处理单元配置为BC、RT或MT类型,在RT类型时,可以配置该节点的RT地址。
总线协议处理单元作为RT工作时,从总线接收单元接收来自BC的命令字,在BC控制下实现数据的接收和发送。如果接收的命令字正确并且RT地址匹配,则按照协议规定的消息格式和响应时间间隔响应。如果接收到BC或其它RT发送到本RT的数据,则将数据存入接收缓冲区,并产生中断通知CPU读取数据;如果本RT向BC或其它RT发送数据,则从发送缓冲区中读取数据通过总线发送单元发送到A/B总线标识指定的总线上。
总线协议处理单元作为BC工作时,从CPU接口单元接收CPU的命令,通过总线发送单元发送到总线;并接收RT响应的数据字和状态字,按照协议规定的消息格式和响应时间判断RT响应的正确性,在发生响应异常时向CPU发送中断信号,以便CPU进行进一步处理,如切换总线发送等。在收到RT响应的正确数据后,存入缓冲区,并产生中断通知CPU读取。
总线协议处理单元作为MT工作时,通过总线接收单元接收总线上的所有数据消息,根据命令字、数据字和状态字格式进行解析,按照协议规定的消息格式判断消息正确性,在收到异常消息或正确消息时,从时标单元读取时间信息和接收到1553消息一起发送给CPU处理。
3.4时标单元
时标单元主要实现计时功能,工作时钟为24MHz,精度为1us。该单元为总线在RT、BC和BM方式下提供时间,以便计算消息到达的绝对时间和相对时间。
3.5 CPU接口单元
CPU接口单元主要实现1553B IP与CPU之间的数据交互功能,为CPU配置1553B IP参数和获取总线数据提供传输通道。CPU接口单元采用异步总线通信方式进行设计,接口信号包括片选信号CS、写使能WE、读使能RD、地址总线ADDR和数据总线DATA,在CS、WE、RD信号的控制下,实现指定地址的数据读写操作。
四、1553B IP核验证与分析
首先用Model Sim SE 6.3对本文设计的1553B IP核进行RTL仿真,仿真通过后,再基于XC4VLX25芯片使用synplify9.2综合工具对其进行综合,综合后的门电路资源使用情况如表1所示。
最后,将1553 IP集成到XC4VLX25芯片,并与DSP2812、总线收发器HI-1573、变压器PM DB2725构成1553节点,与在计算机端的两通道CONDOR 1553卡构成具有3个节点的总线验证环境,对1553B IP进行测试验证。测试验证主要包括协议测试、噪声抑制测试和电气性能测试等,验证结果表明,在BC、RT和MT三种方式下,1553B IP均能满足GJB289A-97规范要求。
五、结束语
本文重点论述了1553B IP的功能结构和各模块单元的设计与实现,并在XC4VLX25芯片上综合实现。通过构建总线测试验证环境,开展了大量测试验证试验,试验结果表明本文设计的1553B IP核工作稳定可靠,可为综合电子信息系统提供总线通信服务。
参考文献
[1]支超有.机载数据总线技术及其应用:国防工业出版社,2009
[2]GJB289A-97数字式时分制指令/响应型多路传输数据总线,1997