封装生产线（精选9篇）
封装生产线 篇1
0 引言
半导体制造工艺过程包含前道和后道两个部分。半导体前道制造工艺是复杂的工艺流程控制,动则几百步的流程,流程之间,流程与设备、批次、工艺相互影响,是半导体前道的主要特点,且是世界公认的最复杂的制造过程之一。半导体后道工艺流程比较简单,但是由于多品种,小批量,加上分批、合批等必须步骤,所以导致复杂。半导体后道封装工序流程是同时具备流程型和离散型的混合型复杂制造过程。后道主要是对半导体芯片进行封装,目前国内半导体厂家多是后道封装生产商,所以笔者通过对国内几家半导体生产企业的封装生产线进行调研后,探讨半导体后道封装工艺流程和自动化设备的应用情况,也包含一些业务流程。
1 半导体后道封装工艺流程
半导体后道封装工艺流程主要经过划片、装片、键合、塑封、去飞边、电镀、激光打印、测试、包装和装箱工序段,如图一所示。
1.1 磨片
也叫背面磨薄,芯片在装配前必须磨薄,磨片时需要在片上喷撒上离子水,硅片被磨薄到200到500μm的厚度,较薄的硅片更容易划成小片并改善散热。更薄的芯片也减小了最终集成电路管壳的外形尺寸和重量。设备自动化程度高,在半导体封装企业中现已采用自动化设备,并和划片工序在一个机器进行生产。
1.2 分片
也叫划片,划片使用金刚石刀刃的划片锯把每个芯片从硅片切割下来。在划片前,将硅片从片架上取下来并放到一个固定在刚性框架的贴膜上。该贴膜保持硅片的完整性,直到下一道装片工序将所有硅片小片(芯片)取下来。实际当划片工序完成时,整个硅片看上去还是一整块,硅片被喷离子水的圆锯,然后用25μm厚的金刚石刀,在x和y方向分别划片。锯通常沿着划片线切透90%~100%。
1.3 装片
也叫装架,划片后,硅片(这时的硅片是在硅片架上)被放到盒子(不是磨片工序的硅片盒)中,移动到装片工作区,自动贴片机从硅片上自动地一次取下一片芯片,装到引线框架上,引线框架由一台自动引线框架机自动传送,引线框架机将成捆的已经做好的引线框架送到自动贴片机,自动贴片机根据有无墨点(现在大部分订单给出废芯片的坐标)提供的硅片分布图数据来选出硅片上的芯片进行贴片。要在人工的监视下进行,有液晶屏实时显示装片情况。一般使用环氧树脂粘贴、共晶焊粘贴和玻璃焊料粘贴。
引线框架(片架)是向下游厂家订制的。由于其规格业界已形成统一的标准,所以除了一些特殊的新型芯片外一般不需要单独订购,所以引线框架的供应不会影响生产进度。但是如果是新型号的芯片,由于生产工艺需要重新定制和订购相关原材料,所以生成周期会变长。
1.4 键合
将芯片表面的铝压点和引线框架上或是基座上电极内端(有时也称为引线柱)进行电气连接。键合线是铜或是±5μm。键合线是铜Au或是铝Al。通常引线直径在25μm到75μm之间。引线的标准直径是25,用在压点间距是70的芯片上。一般采用热压键合、超声键合和热超声球键合。由于芯片的每个管脚都需要逐个键合,一个芯片至少两个管脚,有一些芯片管脚在300个以上,加工设备要在人工的监视下进行,所以这个工序是系统的瓶颈之一。键合是生产线上设备最多的工序。
1.5 塑封(塑料封装)
封装方式分成三种,传统封装、塑料封装和陶瓷封装。塑料封装方式在全世界芯片生产过程中占到封装的95%,使用环氧树脂集合物将已完成引线键合的芯片和引线框架完全包封起来。具体过程是将完成引线键合的芯片和引线框架预热,然后将其置于压模机的封装模(模具)上,压膜机启动后关闭上下模,将半融化的树脂挤入模中,待树脂填充硬化后,开模取出成品。塑料封装已成为业界主流。塑封能够防止湿气入侵,起到支撑导线、散热和便于焊装的目的。关键是模具的问题。针对不同封装方式和尺寸需要选择不同的模具。模具虽然也是专用设备,但是价钱适中,并不制约生产线的瓶颈。
塑封以后一直到装箱之前工艺顺序不是固定的,根据设备情况和各种芯片的加工工艺路线而定,每种设备所能完成的工序也不相同。例如:生产双边直插阵列DIP、单边直插阵列SIP封装方式的设备,就是一起处理去飞边、打弯、测试、包装工序,还有将测试和包装工序合并在一起的一体机。
1.6 去废边
也叫剪切与成型,或是去飞边。一旦塑封完成后,除了有从集成电路的管壳中伸出的为了装配到电路板上所必要的管脚,管壳周围还有多余的材料,例如不需要的连接材料及其部分突出树脂需要去飞边的步骤。去飞边工序就是从管壳周围去除这些多余的材料。
1.7 电镀
管脚成型后,接着施加上一层很薄的管脚涂层,以防止腐蚀和氧化,只要是电镀沉淀技术,通常焊料是锡。
1.8 打弯
也叫管脚成型,铸模成型后的集成电路条带被放到管脚去边成型工具中,管脚加工成必要的形状,用于表面贴片(SMT)封装的L型脚和J型管脚,还有用于直插式的管脚。
1.9 激光打印
根据订制的图案印在芯片上。
1.1 0 测试
测试设备昂贵,也是影响产能的主要因素。工序段工艺描述:包括电气性能和外观检测。
电气性能测试:集成电路的测试要在自动测试设备(ATE)上进行单芯片测试。在测试过程中迅速将每个集成电路插入测试仪的电气连接小孔中,小孔中有弹性的针,被称为弹簧针,使得芯片的管脚通过接触这些针实现电学测试。
外观检测:检测人员使用显微镜观察每个封装好的芯片,是否有缺角等外观瑕疵。
1.1 1 包装
将芯片包装成三种类型,料条(也叫套管)、料盘(也叫托盘)和卷盘(也叫卷筒)。料条主要是针对直插型的封装,料盘和卷盘只要针对贴片型的封装。设备自动化状况:设备自动化程度高。针对一些封装类型,包装与测试有时是在一个设备上完成的。
1.1 2 人工装箱
工序段工艺描述:按着一定数量装到小包装的箱子里,例如2000片放到一个小包装中,在箱子外边打印上条码和芯片信息,然后再将小包装根据订单装到大包装中,便于发货运输,并且要在大包装外边打印上所有小包装的条码信息和发货地址。
2 结束语
通过对半导体后道生产线工艺流程的分析探讨,可以得出国内半导体生产企业已经大量采用自动化设备。但是仍然存在制约生产率提高的瓶颈,未来半导体生产企业不断通过软硬件升级将会解决这些问题。
摘要：本文介绍了半导体生产线后道封装流程,并对相关设备的自动化程度进行分析。
关键词：半导体,封装生产线,自动化设备
参考文献
[1]王戟,王兵,李瑞东.半导体后段制造自动化[J].半导体行业,2008,(4):53-55.
[2]翁寿松.几种新的封装工艺[J].电子与封装.2007,7(2):1-3.
[3]徐宝兴.封装新动向[J].现代表面贴装资讯,2009,(6):38-40.
[4]胡鸿韬,江志斌,张怀.半导体生产线动态在制品水平控制方法[J].计算机集成制造系统,2008,14(9):1759-1765.
[5]李茂,王安麟.半导体封装测试厂库存控制系统的研究[J].电子与封装,2006,6(5):12-18.
[6]郭雁冰,周军德。半导体封装行业ERP与MES融合初探[J].中国集成电路,2010,(6):66-69.
花色苷封装应用的研究 篇2
【关键词】花色苷 封装 消化
【中图分类号】G42【文献标识码】A 【文章编号】2095-3089（2016）05-0255-02
在水果和蔬菜中，花色苷是天然色素和抗氧化成分，其主要来源是黑胡萝卜、紫甘蓝、红萝卜、蓝莓、黑醋栗、紫薯和葡萄皮渣。人们采用不同的方法从中提取花色苷，为了稳定花色苷的性质，已经采用各种方法对花色苷进行封装。本文从花色苷的生物学特性和花色苷在人体内的吸收方式进行分析总结，以期为花色苷在实际应用中发挥最大功效做参考。
一、花色苷简介
酚类物质是天然存在的次生代谢产物，分布于整个植物王国。作为非营养、生物活性、促健康和预防疾病物质，存在于水果、蔬菜、坚果、种子、树叶、花、树皮和饮料中。通过大量的人体试验已经表明，大多数酚类化合物能抵抗一些慢性疾病，如心血管疾病、神经性衰退和预防癌症等。酚类化合物可以分为16大类，黄酮类是最重要的。近年来，由于黄酮类化合物对人类健康潜在的有利影响，已经吸引了广泛的研究兴趣。
花色苷属于多酚类，总称为类黄酮。花色苷的不同变型结构，具有不同的功能和颜色，主要是取代基（羟基和甲氧基）个数的不同。酰化和非酰化的糖苷基连接到花色素的C3形成花色苷。糖取代基包括半乳糖、葡萄糖、阿拉伯糖、木糖、接骨木二糖和芸香糖，而酰基包括乙酰基、丙二酰和香豆酸。据推论黄烊盐阳离子（2-苯基苯并吡喃衍生物）的共振结构负责颜色的强度。此外，色素的强度和颜色也受环境pH值和共色作用的影响。
二、花色苷的封装和消化吸收
一些因素如pH值、温度、光照、辅因子、金属离子、酶、氧、抗坏血酸、糖及其降解产物能使花色苷降解和食品变色腐化[1]。因此，目前对如何保持花色苷的生物活性提出迫切需求。有报道，使用封装的办法可以避免花色苷的降解。最近，模拟封装的花色苷在消化过程中的释放特性的研究也已经进行。
封装是可以保留具有生物活性化合物的理化性质和促健康的一种技术。一般来说，生物活性物质封装主要有两个原因。一是封装可抵御环境的影响，防止活性的损失或化合物的降解；二是能够控制其在目标吸附区的释放。此外，封装也解决相关的运输、装卸、掩盖不良味道、生物活性物质的稀释和两种或两种以上活性物质的划分等问题。微胶囊具有生物活性、稳定性和食品着色剂三种功能。花青素微胶囊的几种方法已被报道，包括喷雾干燥、乳化、离子凝胶和热凝胶。此外，钱明雪等[2]对蓝莓花青素微胶囊化的壁材种类进行了筛选，以2%海藻酸钠的效果最好。高薇薇等[3]以麦芽糊精和阿拉伯胶为复合壁材的微胶囊化效果最佳。经检测，微胶囊芯材山楂果原花青素提取物的主要活性成分未发生改变，产品颗粒结构完整，芯材完全被包裹。经热、光、氧稳定性实验证实，微胶囊化大大提高了原花青素提取物的稳定性。
不同文献均显示，花色苷仅能提供预防，而不是治疗的用处。花青素为小分子物质，在上消化道就会被吸收，很难到达大肠发挥其功效。因此，对花青素进行微胶囊化，以保证花青素能够顺利到达肠道，发挥其功效[4]。将花色苷封装在海藻酸钙中通过共焦激光扫描显微镜的图像可以发现，在不同的pH值下，封装的花色苷表现出与游离花色苷一样的生物活性。McGhie和Walton回顾了花色苷对动物和人类新陈代谢的研究和报道，一些花色苷能在胃肠道中被完全吸收。摄入的花色苷约23～32%是通过胃腔被吸收，胃肠消化后到达结肠，总酚被消化的量在28%到85%之间。大多数模拟消化实验的文献中描述胃消化阶段后紧随肠道阶段。但有少数例外，Kamonpatana等人调查唾液消化对花色苷的影响，模拟5分钟唾液消化阶段，结果发现β-糖苷酶和口腔中的微生物群也会影响花青素种类的稳定性。此外，Picariello等人报道，使用含胃蛋白酶的胃液模拟胃消化有助于更好地理解蛋白质-多酚在消化过程中可能产生的相互作用，包括可能被掩盖的抗氧化能力。
一般来说，富含花色苷食品的消化都显示了胃消化后花色苷浓度增加，紧随其后的是在肠道阶段损失。花色苷的减少伴随着酚醛含量和抗氧化活性的增加，类似于热影响。这一趋势在自然封装的花色苷中也能观察到。封装并不妨碍花色苷的释放，还能对花色苷在肠道中的吸收提供某种形式的保护。Oidtmann等人比较了三个封装系统得出的结论是，在模拟胃消化中，封装系统使最终花色苷的释放提升了23%。在维持抗氧化活性方面，蛋白质的壁材料比富含碳水化合物的壁材料更有效。综上所述，食品花色苷的封装，必须满足人类日常饮食的消费量，才能发挥其生物特性，达到应用目的。
三、展望
体外释放的研究表明，封装作为稳定花色苷功能的传递方法，可以满足人类的饮食平均摄入量。花色苷微胶囊化的应用目前仅限于动物实验研究。然而，最近的报告趋向于食品工业中，提高食品和饮料中独特的营养和抗氧化剂的作用。需要进一步提供花色苷微胶囊生物活性化合物在消化道的处理性能、储存稳定性和抗氧化活性的分析，所增补的花色苷微胶囊食品的物理性质也很重要。例如，通过饮料的整体性能，花色苷的降解再重新组成，可能会产生比封装更大的影响。最近报道的胶囊提取物的消化率和释放性能，主要集中于浆果类水果。需要补充使用不同包装材料的存储稳定性和吸附作用的数据。在体外释放研究出的结果，还需要通过体内数据进行验证，以达到安全应用的目的。
参考文献：
[1]侯锐，陈琦，王利等.花青素及其生物活性的研究进展[J].现代生物医学进展， 2015，15（28）：5590-5593.
[2]钱明雪，潘利华，樊基胜等.蓝莓花青素微胶囊的包埋工艺[J].食品研究与开发，2014，34（25）：166-169.
[3]高薇薇，张泽生，钱俊等.山楂果原花青素的微胶囊化研究[J].食品发酵工业， 2010，36（1）：68-72.
[4]娄秋艳，孙汉巨，王象等.黑米花青素微胶囊制备的工艺研究[J].2015， 6（6）：1999-2005.
作者简介：
封装生产线 篇3
随着集成电路(IC-Integrated circuits)产业的飞速发展,借助计算机辅助制造系统CAM(Computer Aided Manufacturing)进行现代化生产管理已十分必要和迫切。然而过去我国自主开发的IC-CAM系统仅限于芯片制造即前部工序的管理,而且生产管理的报表样式都是事先定制好的,不易变动。实际中的封装、测试等后部工序通常是劳动力密集化的工作,生产管理、信息的采集和分析更加繁琐,用户需要的报表样式也更加灵活。因此,集成电路生产后部工序管理系统的设计开发势在必行。本文设计和实现了一个集成电路封装工艺生产管理系统,该系统针对封装工艺生产的实际需求进行研发,根据封装生产的实体模型进行数据库建模和界面开发,按照封装工艺的生产流程及职能划分功能模块,明确工作人员的职责,划分其工作范围。系统设计中既考虑到有利于提高封装工艺的生产管理水平,也要尽量减轻操作人员的劳动强度,从而达到提高工作效率,降低生产成本的目标。尤其是本系统的自由设计报表功能充分满足了用户对报表样式的个性化需求。整个系统采用客户机/服务器模式结构,利用Oracle数据库系统和PowerBuilder实现。
1 封装工艺生产管理实体模型分析
实体模型分析的目的是明确用户的信息需求,确定系统开发目标,建立数据模型,是整个系统开发设计的最关键阶段。通过分析封装工艺生产的业务环境及应用环境,根据用户的基本需求,对封装生产的项目管理流程、数据流程信息进行整理分析,构造出生产管理的初始数据模型,开发出初步的输入输出界面。投入试用后,根据用户反馈信息不断加以完善。
1.1 项目管理流程分析
进行项目管理流程分析时,一个实际的生产项目总是以用户的需求作为最初的拉动信号。分析业务流程,了解生产活动的具体处理过程,并将整个过程分解成若干独立活动项目,再经过反复修改得到与用户需求信息一致的封装生产活动项目管理流程图。主要步骤如图1所示,该图清晰地反映了整个封装生产活动的主要过程,是整个系统设计的基础。
1.2 封装生产活动的数据流程
数据是管理系统的载体,是处理封装生产活动流程的主要对象,是实现系统功能的基础,也是数据库设计的主要依据,因此分析和整理项目管理流程分析中的数据以及数据维护的过程至关重要。
在数据模型设计时,首先要将生产流程过程中涉及到的数据载体(如报表、台帐、生产流程卡等)进行汇总,然后将这些资料加以整理和分析,从数据流动过程来考查实际的生产活动管理模式,理顺其中的相互关系。数据流程分析主要包括对信息的流动、传递、处理、存储等分析。通过分析数据流程,建立数据流程图DFD(logical data flow diagram),并描述数据流动、存储、处理的逻辑关系,准确地反映封装生产的管理流程(见图2)。
2 封装工艺生产管理系统设计
2.1 系统功能结构设计
本系统要实现对集成电路封装工艺生产线的全面、实时的管理。根据系统分析的需求和实际的生产流程,在数据流程分析的基础上将其划分为如图3所示的7个子系统。
2.2 数据库逻辑结构设计
在系统实现过程中,以数据流程图为基础,将生产业务所涉及的各种数据信息汇总,存放在数据库中集中管理。生产管理系统数据信息库既要保存所有数据信息,也要反映数据信息本身相互间的关系。
对系统分析得出的所有相关数据进行分类、组织,形成实体、属性及实体间的联系。建立集成电路封装工艺生产的关系模型并完成关系模型到数据库表的映射,通过规范化设计消除冗余数据和冗余联系,并经过优化得到合理的表结构。
2.3 界面设计
美观清晰等是界面设计的一个重要原则。由于PowerBuilder本身的控件难以满足图形界面多样化的要求,系统实现时,通过调用Windows动态链接库user32.dll和gdi32.dll设计出了具有自绘功能的控件来实现较复杂的图形界面设计(见图4)。
3 自定义报表设计技术
报表的样式因生产工艺的不同有很大的差别。传统的系统报表都是根据用户的要求预先定制设计的,这大大限制了用户调整报表样式的自由度。本系统引入了自定义报表生成功能,将固定(传统样式报表)和自定义(活动)的报表功能相结合,大量常用报表采用固定输出格式(如图5);一旦用户需要生产新形式的报表,也可以通过自定义报表模板来设计个性化的输出报表。自定义个性化报表的生成可以通过自动与手动两种方式设计。
3.1 自动报表设计
自动报表设计功能使用户能够按照默认的报表格式显示需要的数据信息。
PowerBuilder的数据窗口对象属性提供了线条,矩形框,文本框,字体设置等功能。在此需要两个数据表共同实现(Report1和Report2,两个表通过唯一的ReportID关联)自动报表功能。Report2存储报表样式(包括控件的类别,坐标参数,文本的字体参数及要显示的数据字段的名称)。Report1存储需要在报表中显示的数据信息所在的数据窗口名称。Report2存储有默认的报表样式及用户选择的数据字段名称。浏览报表时,首先从Report2中读取默认报表样式参数以及用户要显示的数据字段名称,从Report1中读取数据窗口名称,然后根据这两个参数动态改变报表输出界面的数据窗口对象,这样自动生成的报表便是按照默认的报表样式显示用户需要的数据。
3.2 手动报表设计
手动报表设计功能使用户可以通过手动操作任意修改报表的格式(如编辑页头,页尾,标签文本字体,数据字段位置等)。
手动报表设计与自动报表设计的实现原理类似,也是通过Report1表和Report2表共同实现,报表的手动操作在一个数据窗口dw_grid中完成。这里将数据窗口分为四个区域:页头,细节,总计区,页尾。用户编辑报表样式时将调用dw_grid的数据窗口属性,并通过dw_grid的update()方法将用户自定义的报表样式参数存储在Report2。生成报表时,首先从Report2中读取已编辑并保存的报表样式参数和要显示的字段名称,从Report1中读取数据信息所属的数据窗口名称,然后动态改变手动报表输出界面的数据窗口对象,按照已划定的四个区域逐一显示。这样生成的报表能够完全满足用户的个性化需求。图6为自定义报表设计界面。
4 结束语
本文自主设计和实现的集成电路后部工艺生产管理系统实现了集成电路封装工艺由顾客订单到最终产品的全生产过程实时管理,可以实现IC生产前部及后部工序的全程无纸化管理,首次在ICCAM系统中引入了自定义报表设计功能,以方便用户可生成个性化报表。
整个系统采用客户机/服务器体系结构,模块划分和数据库设计完全符合国内IC制造实际情况,对客户机的要求低。目前,系统性能经过反复测试优化,充分考虑了IC生产数据流量大的实际需求,已进入试运行阶段。可望在国内外IC生产企业中推广应用。
摘要：针对集成电路封装工艺生产的实际需要,设计和实现了一个基于客户机/服务器模式的集成电路封装工艺生产管理系统。该系统可以采集大量的生产数据信息,并自动完成统计分析,生成各种实时的报表;特别是增加了用户自定义报表编缉功能,使得管理者和工程师能够快速地生成自己所需形式的报表,统计分析生产流水数据,提高生产的工艺管理水平。目前,系统性能已经过测试优化并投入试运行。
关键词：集成电路,生产管理,报表设计,计算机辅助制造
参考文献
[1]Geoff Ingram.Oracle性能优化.张建明,英宇,译.北京:清华大学出版社,2003.
先进封装技术 篇4
2009-09-27 | 编辑： | 【大 中 小】【打印】【关闭】
作者：Mahadevan Iyer, Texas Instruments, Dallas
随着电子产品在个人、医疗、家庭、汽车、环境和安防系统等领域得到应用，同时在日常生活中更加普及，对新型封装技术和封装材料的需求变得愈加迫切。
电子产品继续在个人、医疗、家庭、汽车、环境和安防系统等领域得到新的应用。为获得推动产业向前发展的创新型封装解决方案（图1），在封装协同设计、低成本材料和高可靠性互连技术方面的进步至关重要。
图1.封装技术的发展趋势也折射出应用和终端设备的变化。
在众多必需解决的封装挑战中，需要强大的协同设计工具的持续进步，这样可以缩短开发周期并增强性能和可靠性。节距的不断缩短，在单芯片和多芯片组件中三维封装互连的使用，以及将集成电路与传感器、能量收集和生物医学器件集成的需求，要求封装材料具有低成本并
易于加工。为支持晶圆级凸点加工，并可使用节距低于60μm凸点的低成本晶圆级芯片尺寸封装（WCSP），还需要突破一些技术挑战。最后，面对汽车、便携式手持设备、消费和医疗电子等领域中快速发展的MEMS器件带来的特殊封装挑战，我们也要有所准备。
封装设计和建模
建模设计工具已经在电子系统开发中得到长期的使用，这包括用于预测基本性能，以保证性能的电学和热学模型。借助热机械建模，可以验证是否满足制造可行性和可靠性的要求。分析的目标是获得第一次试制时就达到预期性能的设计。随着电子系统复杂性的增加以及设计周期的缩短，更多的注意力聚焦于如何将建模分析转换到设计工程开始时使用的协同设计工具之中，优化芯片的版图和架构并进行必要的拆分，以最低成本的付出获得最高的性能。
为实现全面的协同设计，需要突破现今商业化建模工具中存在的一些限制。目前的工具从CAD数据库获得输入，通常需要进行繁杂的操作来构建用于物理特性计算的网格。不同的工具使用不同IP的特定方法来划分网格，因而对于每种工具需要独立进行网格的重新划分。重复的网格划分会浪费宝贵的设计时间，也会增加建模成本。网格重新划分也限制了在这三种约束下进行多个参数折中分析的可行性。
图2.复杂的芯片叠层和互连方案需要谨慎的机械和电学建模
未来的工具必须通过访问同一个CAD数据库，在所有这三个约束下进行迭代分析，不需要用户干预就可自动进行网格划分，并通过合适参数的成本-功能最小化来优化设计。软件工具提供商要么考虑这些关键需求，要么去冒出局的风险（图2）。
电学建模的目标是精确地分析整个系统，包括从源芯片和封装体通过对应PCB板进入要接收的芯片内部。不断增加的系统性能和结构复杂性，给电学建模提出了很大挑战。在较高频率下，系统中较多的结构接近相当大比例的波长尺寸，将伴生有电磁干扰（EMI）的耦合风险。所用传输线或波导器件数目的增加，使得时序分析更加关键，也要求将诸如介质层厚度和连线宽度等制造误差包含进去。对于叠层芯片、叠层封装等三维封装以及穿透硅通孔（TSV）等互连技术，工程师必须考虑与芯片顶部和芯片底部结构的耦合。为应对这些新出现的复杂性，业界需要新型求解算法和问题分割来突破目前在求解速度和问题规模方面的限制。
工程师使用热学建模来优化芯片、封装和系统的功率承载能力，确保在使用过程中芯片不
会超过结温限制。热学问题通常是一个系统（甚至包括使用芯片的结构）问题，因为系统和结构是造成一个独立芯片热沉的原因。必须考虑空气流动、系统内部构造、外部环境、临近组件位置以及其他一些因素，以准确预测系统工作温度。三维封装将功率集中于更小体积之内，需要进行充分的测量来管理增加的功率密度，要在芯片热点分布的分辨率水平上进行分析。在这种系统复杂性水平上，进行热学建模面临很大挑战，业界正进行广泛合作来为不同等级的域开发合适的集总模型和边界条件。
热机械分析主要为了确保电子组件最优的制造可行性和可靠性，同时也指导新型TSV技术的可靠性研究和片上介质层的材料选择。系统设计则集中于冲击负荷和振动条件下如何提高可靠性。MEMS也需要协同设计，需要在各种封装应力下调节器件性能。最重要的是，工程师必须了解诸如热膨胀、模量、拉伸强度、粘性行为和疲劳行为等材料性能，来提供有效的可靠性预测。不仅要在室温条件下获取粘性和疲劳特性，还需要在焊球回流温度和温度循环极限条件下获取。
互连
传统的互连选择包括在成本敏感的高性能应用中的引线键合和焊球倒装芯片。随着电子产业更加转向消费类产品，即使对于高性能产品，成本也变得更加重要。消费类产品所需的便携性也增加了尺寸的重要性，推动了引线键合以及焊球倒装芯片互连节距的降低，也为新型互连技术的发展提供了动力。
在某些情况下节距低于150μm，传统的焊料凸点倒装芯片互连已不能提供足够的可制造性或可靠性，除了尺寸最小的芯片外。芯片与衬底的支起高度已经达到或低于凸点的半节距，影响了倒装芯片器件的可制造性和可靠性。在一些临界值下，由于邻近凸点以及芯片与衬底表面构成的通道非常小，芯片下填充物流动的阻力超过了毛细管效应提供的动力。
图3.图示铜柱拥有2.5:1的高宽比
实际应用中越来越多的采用带有焊料帽的铜柱来替代传统的焊球凸点，这种铜柱可提供与引线键合节距相同的倒装芯片方案。与焊球互连不同，基于铜柱的互连可以拥有大于1:1的高度直径比。对于给定的芯片节距，与焊球互连相比，铜柱之间以及芯片与衬底之间的间隙要大得多，从而可以获得更好的可制造性和可靠性。增加支起高度带来的不利影响是芯片与衬底间共面容差的降低，因为减小的焊料高度只能容许更小的接合高度变化。
铜柱互连技术的研究仍处于高校研发阶段。它的潜在好处包括：全铜结构（没有焊料或者金属间化合物）带来的较高的结构整体性，低于25μm的互连节距，以及因更高的高宽比（大于等于4:1）和互连强度而不需要进行底部填充。铜柱通过电镀的方式在芯片和/或衬底上制作，接合工艺使用化学镀铜的方式填充铜柱间或铜柱与焊盘间的空隙（图3）。它允许相对大的芯片和衬底间的共面容差。
材料
新材料推动不同的工艺相互作用，并改变互连、界面和可靠性等对应的物理特性。举例来说，在键合中转而使用铜线将带来新的现象，必须进行相应研究和表征。
绿色材料的引入大大影响了引线框架封装的可制造性、成本以及可靠性。其他的一些因素
包括，诸如汽车发动机腔体的高温环境，高电压（500-1000V）需求，用于高功率IC的高导电率芯片粘结材料，以及用于高电流承载的厚导体。在引线框架、模塑混合物和互连线中使用的传统材料的替代品正在出现，这包括铝引线框架、无金丝互连，以及与超薄芯片一起使用的低成本注模技术。
对于大多数倒装芯片封装来说，底部填充需使用另一种关键材料。目前的底部填充材料必须满足一些相互冲突的需求。它们必须在填充过程中表现良好，必须在不断缩小的空隙间迅速流动，必须可以保护焊球连接和有效电路免受热机械应力的影响，还必须在多次暴露于高温高湿环境之后保持性能。最新的底部填充材料使用尺寸分布较窄的亚微米填充物和多种添加剂，这些添加剂可以调节材料的粘性、模量、热膨胀系数（CTE）和玻璃转化温度（Tg），在保证使用超低k介质的有效电路叠层的低应力情况下成功增强新型硬质无铅焊料的性能。
在选择底部填充材料过程中，工程师们必须同时考虑在芯片粘结回流工艺中使用的助焊剂。无铅焊料使用的助焊剂比铅锡焊料使用的助焊剂更加有效，后者通常引起比较讨厌的回流后助焊剂残留物。这些残留物将与底部填充材料反应，形成性能不佳的混合物。一种潜在的解决方法是使用可清洁的助焊剂并在施加底部填充材料之前去除掉残留物。这一方法需要额外的设备和工艺步骤。如果使用免清洗助焊剂，将会存在一些残留物，在助焊剂残留物存在的情况下，必须对对应底部填充材料的表现进行表征（图4）。
图4.温度循环测试之后对应没有优化（上图）和最优化（下图）的助焊剂-底部填充材
料组合的剖面图。
窄节距凸点技术
部分游戏和无线领域使用或者正在考虑使用凸点节距低于60μm的倒装芯片封装，而标准的凸点节距为150μm。逐渐被采用的潜在解决方案包括缩小凸点的尺寸或者使用顶部覆盖一层焊料的较厚的钉头（stud）来提供芯片与衬底间的支撑高度。节距更密集的凸点以及提高电镀铜厚度的可能性为该领域材料和工艺的选择带来挑战和机遇。
对于通过电镀制作的凸点而言，首先面临的挑战是光刻胶材料的选择。制作这种节距范围的凸点，需要进行受控电镀，而非快速扩散的电镀，需采用较厚的光刻胶，高宽比可能超过3:1。采用正性和负性光刻胶都可以得到所需的厚度。正性光刻胶具有易控制形状和去胶方便的优势，而负性光刻胶具有易控制曝光能量和显影时间的优势。目前为止，选用的光刻胶已经可以将高宽比做到4:1，仅就图形的高宽比而言，已经得到了比预期更突出的能力。在化学浸润高的高宽比结构方面，一些材料表现出较强的能力或挑战。
高高宽比光刻胶开口给电化学带来了浸润性的挑战。而且，铜厚度的增加需要更高的电镀速度来保持产能。然而，电镀结构的均匀性趋于与电镀速度相关，需要电镀技术的进一步发展来获得令人满意的结果。
小尺寸结构还影响工具和化学组分的选择。在制作150μm或更大节距的凸点时，凸点结构为电镀工具和化学组分的选择保留了比较宽的工艺窗口。批量工具和强腐蚀的化学品会引起凸点结构较大的侧向钻蚀，如果特征尺寸由80μm减小到30μm时，这种钻蚀会严重影响质量。这些挑战可由使用单晶圆工具和反应不那么强烈的刻蚀化学品来解决。
更密集的凸点节距在大于60μm时，通过正确选择材料、工具和工艺优化可以获得重复性优异的高产能工艺。对于电镀工艺来说，优化时需要覆盖光刻工具和材料、电镀化学浸润性和
电镀速度，以及去胶和刻蚀工具与工艺等方面。
WCSP
晶圆级芯片尺寸封装（WCSP）应用范
围在不断扩展并进入新的领域，而且根据引脚数目和器件类型细分市场。无源器件、分立器件、RF和存储器件的份额不断提高，并开始进入逻辑IC和MEMS之中。随着芯片
尺寸和引脚数目的增加，板级可靠性成为一大挑战。
在过去的十年间，低引脚数目的WCSP部分已经变得非常成熟，众多厂家使用不同尺寸的晶圆不断推出高产量应用，并不断扩展面向不同市场的产品空间。随着基础设施建立的完成，并且也已经实现量产，下一个主要聚焦的方面是降低成本，这对于低引脚数目的器件来说尤为关键，同时对高数目引脚的器件来说也很重要，包括300mm晶圆。
较高引脚数目带来新的挑战，在一些因硅面积的限制导致扇入技术不能胜任的案例中，引入了扇出技术。这些技术存在制造和成本挑战，一个例子是在一个较大承载衬底上放置芯片的精度问题。扇出技术在系统级封装（SiP）中也存在应用潜力，而且可以是一个过渡性的方法，或者可以与诸如TSV叠层封装等替代性方案进行竞争。
简化现有结构可以实现成本节约，另一个节约的来源是与材料供应商合作开发下一代材料。
针对MEMS的特殊考虑
SiP技术已经开始集成MEMS器件，以及其他的一些逻辑和面向特定应用的电路。MEMS应用覆盖了惯性/物理、RF、光学和生物医学等领域，而且这些应用要求使用不同种类的封装，比如开腔封装、过模封装、晶圆级封装和一些特殊类型的密闭封装。这些微系统必须具备可以
在潮湿、盐渍、高温、有毒和其他恶劣环境中工作的能力（图5）。
图5.扇出技术使用再分布层或者其他替代物，有可能与使用TSV的叠层封装进行竞争
使用TSV的三维封装技术可以为MEMS器件与其他芯片的叠层提供解决方案。TSV与晶圆级封装的结合可以获得更小的填充因子。潜在的应用包括光学、微流体和电学开关器件等。
医疗、安防、汽车和环境应用是电子产业中出现的具备高增长潜力的领域。大多数的这些应用需要将传感器或MEMS与IC作为系统的一部分。独立系统通过使用电池或能量提取技术以很低的功率进行工作。这类器件在个人医疗中的广泛应用将依赖于它们的效用、使用方便性以及价格。
在医疗器件方面，MEMS具有很多机会，这包括体外诊断、芯片上实验室以及药物供给等。基于MEMS的微流体技术将是支撑这些应用的一项关键技术。其他的一些机遇包括三轴加速度计、压力传感器、能量收集器以及用于听觉器件的硅微麦克风。可植入器件同样需要特别的封装，以在人体内恶劣的环境下保持可靠的性能。
降低封装成本是MEMS器件面临的最大挑战，而这推动着更多的标准化和封装在填充因子方面通用性的发展。其他的一些关键性挑战包括应力管理（特别是对于压力和惯性传感器）、避免污染杂质、组装位置偏差、压力控制以及密闭性等。
结论
关于芯片的封装技术 篇5
DIP (DualIn-line Package) 是指采用双列直插形式封装的集成电路芯片, 绝大多数中小规模集成电路 (IC) 均采用这种封装形式, 其引脚数一般不超过100个。采用DIP封装的CPU芯片有两排引脚, 需要插入到具有DIP结构的芯片插座上。当然, 也可以直接插在有相同焊孔数和几何排列的电路板上进行焊接。DIP封装的芯片在从芯片插座上插拔时应特别小心, 以免损坏引脚。
DIP封装具有以下特点:
1) 适合在PCB (印刷电路板) 上穿孔焊接, 操作方便。
2) 芯片面积与封装面积之间的比值较大, 故体积也较大。
Inte l系列CPU中8088就采用这种封装形式, 缓存 (Cache) ) 和早期的内存芯片也是这种封装形式。
2 QFP塑料方型扁平式封装和PFP塑料扁平组件式封装
QFP (Plas tic Quad Flat Package) 封装的芯片引脚之间距离很小, 管脚很细, 一般大规模或超大型集成电路都采用这种封装形式, 其引脚数一般在100个以上。用这种形式封装的芯片必须采用SMD (表面安装设备技术) 将芯片与主板焊接起来。采用SMD安装的芯片不必在主板上打孔, 一般在主板表面上有设计好的相应管脚的焊点。将芯片各脚对准相应的焊点, 即可实现与主板的焊接。用这种方法焊上去的芯片, 如果不用专用工具是很难拆卸下来的。
PFP (Plas tic Flat Package) 方式封装的芯片与QFP方式基本相同。唯一的区别是QFP一般为正方形, 而PFP既可以是正方形, 也可以是长方形。
QFP/PFP封装具有以下特点:
1) 适用于SMD表面安装技术在PCB电路板上安装布线。
2) 适合高频使用。
3) 操作方便, 可靠性高。
4) 芯片面积与封装面积之间的比值较小。
Inte l系列CPU中80286、80386和某些486主板采用这种封装形式。
3 PGA插针网格阵列封装
PGA (Pin Grid Array Package) 芯片封装形式在芯片的内外有多个方阵形的插针, 每个方阵形插针沿芯片的四周间隔一定距离排列。根据引脚数目的多少, 可以围成2-5圈。安装时, 将芯片插入专门的PGA插座。为使CPU能够更方便地安装和拆卸, 从486芯片开始, 出现一种名为ZIF的CPU插座, 专门用来满足PGA封装的CPU在安装和拆卸上的要求。
ZIF (Ze ro Ins e rtion Force Socke t) 是指零插拔力的插座。把这种插座上的扳手轻轻抬起, CPU就可很容易、轻松地插入插座中。然后将扳手压回原处, 利用插座本身的特殊结构生成的挤压力, 将CPU的引脚与插座牢牢地接触, 绝对不存在接触不良的问题。而拆卸CPU芯片只需将插座的扳手轻轻抬起, 则压力解除, CPU芯片即可轻松取出。
PGA封装具有以下特点:
1) 插拔操作更方便, 可靠性高。2) 可适应更高的频率。
4 BGA球栅阵列封装
随着集成电路技术的发展, 对集成电路的封装要求更加严格。这是因为封装技术关系到产品的功能性, 当IC的频率超过100MHz时, 传统封装方式可能会产生所谓的“Cross Talk”现象, 而且当IC的管脚数大于208 Pin时, 传统的封装方式有其困难度。因此, 除使用QFP封装方式外, 现今大多数的高脚数芯片 (如图形芯片与芯片组等) 皆转而使用BGA (BallGrid Array Package) 封装技术。BGA一出现便成为CPU、主板上南/北桥芯片等高密度、高性能、多引脚封装的最佳选择。
BGA封装技术又可详分为五大类:
1) PBGA (Plas ric BGA) 基板:一般为2-4层有机材料构成的多层板。Intel系列CPU中, Pentium II、III、IV处理器均采用这种封装形式。2) CBGA (CeramicBGA) 基板:即陶瓷基板, 芯片与基板间的电气连接通常采用倒装芯片 (FlipChip, 简称FC) 的安装方式。Inte l系列CPU中, Pe ntium I、II、Pe ntium Pro处理器均采用过这种封装形式。3) FCBGA (FilpChipBGA) 基板:硬质多层基板。4) TBGA (Tape BGA) 基板:基板为带状软质的1-2层PCB电路板。5) CDP-BGA (Carity Dow n PBGA) 基板:指封装中央有方型低陷的芯片区 (又称空腔区) 。
BGA封装方式经过十多年的发展已经进入实用化阶段。1987年, 日本西铁城 (Citizen) 公司开始着手研制塑封球栅面阵列封装的芯片 (即BGA) 。而后, 摩托罗拉、康柏等公司也随即加入到开发BGA的行列。1993年, 摩托罗拉率先将BGA应用于移动电话。同年, 康柏公司也在工作站、PC电脑上加以应用。直到五六年前, Intel公司在电脑CPU中 (即奔腾II、奔腾III、奔腾IV等) , 以及芯片组 (如i850) 中开始使用BGA, 这对BGA应用领域扩展发挥了推波助澜的作用。目前, BGA已成为极其热门的IC封装技术, 其全球市场规模在2000年为12亿块, 预计2005年市场需求将比2000年有70%以上幅度的增长。
5 CSP芯片尺寸封装
随着全球电子产品个性化、轻巧化的需求蔚为风潮, 封装技术已进步到CSP (Chip Size Package) 。它减小了芯片封装外形的尺寸, 做到裸芯片尺寸有多大, 封装尺寸就有多大。即封装后的IC尺寸边长不大于芯片的1.2倍, IC面积只比晶粒 (Die) 大不超过1.4倍。
CSP封装又可分为四类:
1) Le ad Fram e Type (传统导线架形式) , 代表厂商有富士通、日立、Rohm、高士达 (Goldstar) 等等。2) Rigid InterposerType (硬质内插板型) , 代表厂商有摩托罗拉、索尼、东芝、松下等等。3) Fle xible Inte rpos e r Type (软质内插板型) , 其中最有名的是Te s s e ra公司的microBGA, CTS的sim-BGA也采用相同的原理。其他代表厂商包括通用电气 (GE) 和NEC。4) WaferLevelPackage (晶圆尺寸封装) :有别于传统的单一芯片封装方式, WLCSP是将整片晶圆切割为一颗颗的单一芯片, 它号称是封装技术的未来主流, 已投入研发的厂商包括FCT、Aptos、卡西欧、EPIC、富士通、三菱电子等。
6 MCM多芯片模块
电子档案封装策略比较研究 篇6
一、电子档案封装的优点
对电子档案进行封装是确保文件档案长期保存的有效手段。电子档案的封装对电子文件的形成具有重要的影响。电子档案的封装要依据对电子档案的管理, 制定相应的标准, 具体而言主要包括简单实用、安全可靠、统一标准3项基本原则。一是简单实用;二是安全可靠;三是统一标准。总之, 简单实用是电子档案封装的基本要求, 安全可靠是电子文件封装的中心原则, 统一标准是电子档案封装的根本要求, 三者相互联系, 相辅相成。
二、电子档案封装的类型
(一) 电子档案封装METS。
MEST是针对所有数据资源所设立的元数据编译标准, 但其不具有真正意义上的可操作性。METS主要包括7个部分的内容:一是METS头, 其用于对METS的文档自描述这个部分可记录一个或多个相关机构, 并标注该机构是发文机关或抄送机关;二是描述型元数据。这部分由一个或多个元素构成, 每个元素具有较强的灵活性, 有分别指向外部元数据的指针或嵌入文档内部的数据;三是管理型元数据, 该部分可描述组成数字对象的文件, 还可描述生成对象的原始材料;四是文件。要把具体内容的文件列入文件部分, 文件元素可用“组”的形式呈现出来;五是结构图。这部分内容是METS的核心, 描述了数字对象的层次性结构;六是结构链接。这部分要记录文档的层次节点间的超链接;七是行为。这部分要用于关联可执行代码和MEST对象内容, 行为部分有一个或多个元素构成, 每个元素又包括接口定义元素和机制元素。
(二) 电子档案封装VERS。
电子档案封装VERS策略主要分布为以下3个步骤:一是把原文件依据VERS保存格式进行转换, 按照既定的标准格式进行转换, 可避免因格式不同的问题导致要用不同软件读取的麻烦。转换过程中, 要确保文件档案的真实性, 不要忽略转换所导致的信息失真问题;二是封装转换后的文件与元数据。这个过程中, 要严格依据VERS的元数据方案来管理元数据, 封装内容与元数据后, 形成一个文件包。这阶段过程中, 要确保电子档案的完整性, 要在转换后检查文件内容是否完整;三是对所形成的文件包进行数字签名。只有经过数字签名之后, 封装的文件包才是真正的VEO。
(三) 电子档案封装DA/T48。
DA/T48是我国第1个电子文件封装标准, 该标准适用于各类档案馆、机关行政档案的内部档案管理机构和其他社会组织对文本文件和静态文件的文件级进行封装。DA/T48主要包括以下5部分内容:一是封装包格式描述。主要内容是EEP格式的基本信息, 描述的信息是由封装电子文件系统的“预定义值”生成的;二是版本。主要是通过分辨不同版本的封装格式, 更加便于管理和使用电子文件;三是被签名对象。这部分为封装的核心部分, 由封装包类型、封装包类型的信息、创建时间、创建单位、封装内容等5个子元素组成;四是电子签名块。集中描述签名信息, 确保了电子档案封装的安全。主体主要包括签名标示符、签名规则、签名时间、签名人等元素;五是锁定签名。为了防止丢失修改性的EEP数据, 确保电子档案的完整性。
三、电子档案封装策略的比较分析
(一) 封装内容的形式方面。
由于逻辑划分的原则不同, 封装内容层次也有所差别。METS对数据和元数据的管理分为7个部分, 每个部分以独立的形式呈现, 模块之间通过指针来传输信息。采取VERS封装的文件档只有两个部分, 即文件数据、元数据和电子签名, 但其内部结构相对复杂。DA/T48封装包的管理分为5个模块, 数据封装与VERS模式差别不大。因此, 从封装内容角度来分析, 主要是看模块所包含的数据量大小及数据之间的关系是否便于管理。
(二) 封装主体的结构特征方面。
METS是模块化的数据结构, VERS和DA/T48则是层级式数据结构。METS的结构相对层次清晰, 方便管理人员的使用, 并能对电子文件的元数据进行独立描述, 使计算机系统便于管理。在实际的封装过程中, MEST使元数据和文档、编码呈现一对多的关系, 只需保存1份元数据即可。这样可避免元数据的冗余, 提升封装质量水平, 利用电子档案封装的管理。VERS和DA/T48采用层级结构模式, 当数据层增多, 其嵌套层次的数量级也会增多, 增加了管理者和使用者的利用难度, 同时计算机处理数据难度也对增加, 这需要逐渐剥离外层数据才能实现读取。
(三) 数据形式方面。
3种策略的数据形式大体相同, 都采用了Base64的编码形式, 这种编码可用于不同类型数字资源的转码。但还有一些不同之处, METS可用不同类型的数字资源或电子文件进行封装, VERS可用于不同类型的电子文件封装, 但DA/T48仅能用于文本文档和静态图像的封装。
参考文献
[1] .叶丽.基于0AIS信息包的电子文件元数据封装策略研究[J].档案学研究, 2007.04
板级电子封装跌落的失效分析 篇7
众所周知, 便携式电子产品很容易在移动环境或使用过程中发生碰撞、跌落而引起失效。随着电子产品的小型化、轻薄化和无铅化, 电子产品中焊点的可靠性问题更加严峻。目前, 焊点的可靠性研究通常有实验测试和有限元模拟两种方法。实验测试由于具有直观性和相对真实性, 是研究人员常采用的研究手段。但是该方法存在耗时长且成本高的缺点, 同时研究者难以测得焊球等细小却关键部位的动态应力/应变响应, 并不能对产品可靠性进行完整、准确地评价。因此, 在实验的基础上发展一套有效的数值模拟方法成为了现实的手段。
目前, 研究者已对焊点在冲击荷载下的失效模拟开展了众多工作[1,2,3,4]。然而以上传统的研究主要集中在分析关键焊点的应力/应变响应以及PCB弯曲变形造成的影响, 采用某种应力/应变作为焊球的失效准则来预测寿命等方面, 并没有详细地对焊点所经历的较大范围屈服以及界面IMC层损伤开裂的整个过程和机理进行充分合理的研究。由于内聚力模型可以很好地模拟界面材料的损伤破坏, 近来已被一些研究人员用于焊点失效过程的模拟[5,6,7], 但对其结合焊点应变率效应开展跌落损伤分析的工作还鲜见报道。
基于JEDEC标准建立板级封装跌落试验的三维有限元模型, 本研究采用Input-G方法并综合应变率效应分析跌落/冲击条件下焊点的动态行为, 利用内聚力模型来考察焊点连接处的失效情况, 为产品的可靠性设计提供参考依据。
1 板级跌落试验及有限元模拟分析
电子元件标准联合会 (JEDEC) 在2003年颁布的JESD22-B111[8]标准中, 对试验电路板、芯片布置以及测试方法等做了统一的规定。随后, Tee等人[9]在对跌落试验进行仿真分析时提出了Input-G方法, 模拟中研究者可以将整个跌落装置简化成只考虑测试板和封装体, 然后在PCB的4个螺栓孔上施加精确的加速度脉冲曲线作为其边界条件。这样做大大减少了数值分析所需的硬件资源, 并且计算速度比传统的自由跌落冲击分析方法快很多, 因此已被研究人员所广泛采用。
1.1 PCB组件几何建模
仿真模型为10 mm×10 mm×0.8 mm的TFBGA封装体通过焊球连接于标准JEDEC跌落测试板 (132 mm×77 mm×1 mm) 。由于实际的器件中封装体太多, 对计算时间影响非常大, 有限元模型只在变形最为严重的PCB中心位置建立1个封装体。本研究用于分析的整体实体模型以及封装体的安装位置如图1所示。
封装体由5.5×5.5×0.25 mm3的硅芯片 (Die) 、0.26 mm厚的基板 (Substrate) 和厚度为0.54 mm的封装树脂 (MC) 组成。焊球的直径和高度分别是0.35 mm和0.21 mm, 间距为0.5 mm。焊球与PCB、封装体连接处各有一层零厚度的IMC层, 用来模拟焊料互连的开裂。由于结构的对称性, 整体模型被简化为1/4对称模型。详细的三维有限元模型及焊点布局如图2所示。
IMC层采用ABAQUS中的COH3D8内聚力单元, 其余单元类型为C3D8R。由于显式算法对短时间内的动态响应分析 (尤其大型模型) 具有计算高效性, 本研究采用ABAQUS/Explicit显式平台进行模拟。模型总共有66 064个单元, 78 633个节点。
1.2 材料参数
材料属性中, 无铅焊点假设为双线性弹塑性材料。由于无铅材料对应变率比较敏感, 再加上焊点尺寸相对较小以及跌落时间短, 会导致焊点处产生高的应变率, 本研究选用考虑应变率效应的Cowper-Symonds模型[10]。即动态屈服应力σd随着塑性应变率ε̇pl变化而变化:
式中:σ0—准静态下的屈服应力;B, q—模型常数, 分别表示参考应变率和幂指数, 是材料率敏感性的度量。
焊球具体的材料参数如表1所示。
板级跌落试验的主要现象是界面IMC层的开裂失效, 因此对IMC层的处理显得尤为关键。本研究利用混合模式下的双线性内聚力模型来模拟IMC层的损伤失效。该模型采用了二次名义应力准则判断内聚力单元的初始损伤, 损伤扩展阶段则采用基于能量释放率的B-K准则。具体的材料参数如表2所示。
基板、PCB以及其他组件的材料属性如表3、表4所示[11]。
1.3 边界条件
模拟时, 本研究采用JEDEC跌落测试推荐的B条件 (加速度为1 500 G, 冲击脉冲时间为0.5 ms) , 把该半正弦加速度脉冲施加在PCB螺栓孔的竖直方向。另外, 在模型对称面上施加对称约束。IMC层失效以后还需考虑焊球与基板、PCB的接触。这里采用了通用接触方式, 程序会在计算前自动生成包含所有实体的面, 并在计算过程中自行判定模型中发生接触的表面。这对大变形问题非常实用。
2 结果讨论分析
2.1 焊料互连失效机理
众多研究表明, 焊点失效的机理可以用如图3所示的模型来解释。半正弦的加速度载荷施加之后, PCB螺栓处首先受力而开始发生弯曲变形。随后应力波逐渐传递到PCB中心、焊球以及封装结构上。冲击载荷消失后, 整个器件随惯性进行自由振动, 并且在内力的作用下, PCB发生上、下反复的弯曲变形, 使得焊点处承受着交变的拉应力和压应力, 最终在IMC界面层应力/应变较大处产生损伤并开裂。由此可知, PCB反复弯曲变形是导致焊料互连失效的根本原因。
PCB首次达到负方向最大位移时的变形图如图4所示。从图4中可以看到, 位移基本是沿着螺栓孔 (载荷施加位置) 与PCB中心 (最远端) 呈梯度分布。在时间历程曲线图里, 可以看到应力波的传递过程。PCB中心相对螺栓孔中心处的位移 (挠度) 随时间的变化曲线如图5所示。
从图5中可以看出, 经过1 ms后PCB中心位置正好达到最大位移值, 即, PCB中心挠度为3.42 mm。这时滞后加速度消失后0.5 ms。另外, 由图5可知, PCB的振动呈周期性变化, 并且随着时间的推移逐渐衰减, 其大小以及趋势与Tee的实验结果接近, 由此证明模拟结果是正确的。
2.2 焊球的应力
在跌落冲击过程中, 焊点处的应力/应变往往呈多轴状态分布。因此研究者在分析焊点的动态力学行为时, 通常采用表征综合效应的Von Mises等效应力来描述焊点的应力响应。Von Mises等效应力达最大值时的分布云图如图6所示。
从图6中可以清晰地看出, 靠外侧的两排焊点所受的应力明显比较大。其中, 离PCB中心最远的两个角焊点处的应力最大, 因而是关键焊点。在关键焊点的上、下两个界面上, 在外角的位置都出现了应力集中。这是由于PCB发生了沿长度和宽度方向的变形, 且边缘变形最大引起的。因而越远的焊点处所受的变形力越大, 容易发生失效。
2.3 IMC层的失效
板级跌落中, IMC层在整个焊料互连结构中占据重要的地位, 它对整个结构的可靠性起着决定性作用。本研究利用内聚力模型来模拟焊球与PCB和封装体之间的界面IMC层的失效, 结果显示最终出现损伤破坏的是PCB侧的IMC层。PCB侧IMC层的最终损伤情况如图7所示。
由图7可知, 位于边缘外侧的内聚力单元损伤比较大。损伤区域与图6中Von Mises等效应力较大部分发生的位置相似。这也进一步证明了在这些位置的焊球承受的应力/应变最大, IMC层最容易发生失效。此外, 可从图7中看出, 损伤是从角焊点的最外侧开始逐渐向内扩展, 随着时间的推移最终导致焊点连接的失效。其可能存在的原因是:在振动过程中, PCB在离中心最远的关键焊球处产生的翘曲变形最大, 同时, 由于PCB和封装体的翘曲及变形程度不一致, 这使得焊点会被上下两侧拉扯, 内聚力单元的损伤失效如图8所示。
经综合分析可知, IMC层受到较大的正应力和剪应力的共同作用, 因此出现了目前的失效方式。本研究通过数值模拟进一步验证了前述开裂失效机理的分析是合理的。另外, 由于PCB侧应力值大, 最终的结果就是在拉扯比较大的PCB侧IMC首先开始发生损伤。
2.4 焊球高度对可靠性的影响
本研究按照上述模型及加载条件, 研究了焊球高度对IMC层损伤情况的影响, 考察了在0.15 mm、0.18 mm、0.21 mm和0.24 mm 4种焊点高度下的跌落模拟。在模拟中保持焊点直径及上下截面的面积不变, 本研究提取了关键焊点上的最大剥离应力以及失效面积等信息。最终得到的结果如表5所示。由表5可知, 焊点高度对跌落可靠性有着一定的影响。
跌落冲击下关键焊点的最大剥离应力与焊点高度的变化关系如图9所示。总体来看, 焊点的最大剥离应力随焊点高度的增加呈现出先增大后减小再增大的现象。当焊点高度在0.21 mm左右时, 其最大剥离应力明显小于其他高度时的应力值, 说明此时的焊点抗跌落性能比较好。
2.5 焊球直径对可靠性的影响
在焊点高度不变的条件下, 关键焊点的最大剥离应力随焊点直径变化的关系曲线如图10所示。由图10可知, 当焊点直径在0.31 mm~0.37 mm内时, 焊点最大剥离应力随着焊点直径的增大而减小, 这可能是因为IMC层的面积增加导致焊点连接强度的增加, 从而在焊点处产生较小的应力。此外可以看到, 当焊点直径大于0.35 mm时, 其对应力的影响作用逐渐减弱, 对焊点抗冲击性能的影响趋于平缓。这一点也对封装的可靠性设计也有着一定的参考价值。
3 结束语
基于JESD22B-111标准, 结合内聚力模型, 本研究对无铅TFBGA组件板级跌落试验的失效过程做了模拟, 得到了以下结论:
(1) 跌落模拟结果显示, 靠外侧边缘上的焊点承受应力/应变较大, 最外端角点处的焊点是关键焊点, 最大应变多集中在焊点的外角处, 并由外向内递减分布。
(2) IMC失效发生在PCB侧角焊点的外角处, 然后随时间逐渐向内扩展, 该位置和焊球失效前应力/应变最大位置基本相同。
(3) 比较了不同焊点高度和直径对焊点可靠性的影响, 得到的结果对于优化微电子封装中焊点的结构有着重要的指导意义。
摘要：针对板级TFBGA封装跌落问题的可靠性, 建立了JEDEC标准试件的三维有限元模型, 采用Input-G方法并综合焊点应变率效应对电子封装结构在跌落冲击下的动态行为以及失效情况开展了研究, 并利用内聚力模型模拟得到了结构失效的位置分布, 最后比较了不同焊点高度和直径对封装结构抗冲击性能的影响。研究结果表明, 跌落冲击波引起的PCB反复弯曲是导致焊球界面失效的根本原因;离PCB中心最远的两个角焊点处的应力值较大, 是容易失效的关键焊点, 其失效主要发生在角焊点PCB侧的IMC处, 是由PCB和封装体的翘曲及变形程度不一致引起的;通过焊点尺寸参数化的研究能够为封装结构的优化设计提供有益的参考。
关键词：印刷电路板,板级跌落,可靠性,电子封装,应变率效应,内聚力模型,失效分析
参考文献
[1]TEE T Y, NG S H, LIM C K, et al.Board Level Drop Testand Simulation of TFBGA Packages for TelecommunicationApplications[C]//Proceeding of the 53th Electronic Com ponents and Technology Conference.New Orleans, Louisi ana:[s.n.], 2003:121-129.
[2]JENG S T, SHEU H S, YEH C L, et al.High-G drop impactresponse and failure analysis of a chip packaged printed cir cuit board[C]//Proceeding of the 7th Electronics PackagingTechnology Conference.Singapore:[s.n.], 2005:631-635.
[3]ZHU L P, WALT M.Drop impact reliability analysis ofCSP packages at board and product system levels throughmodeling approaches[C]//Proceeding of the 2004 ITH ERM 9th Intersociety Conference.Las Vegas:[s.n.], 2004:296-303.
[4]TEE T Y, LUAN J E, PEK E, et al.Advanced Experimentaland Simulation Techniques for Analysis of Dynamics Re sponses during Drop Impact[C]//Proceeding of the 54thElectronic Components and Technology Conference.Las Ve gas, Nevada:[s.n.], 2004:1088-1094.
[5]ERINC M, SCHREURS P J G, GEERS M G D.Intergranu lar thermal fatigue damage evolution in SnAgCu lead-freesolde[r J].Mechanics of Materials, 2008, 40 (10) :780-791.
[6]JING J P, GAO F, JOHNSON J, et al.Simulation of dynam ic fracture along solder-Pad interfaces using a cohesivezone model[J].Engineering Failure Analysis, 2009, 16 (5) :1579-1586.
[7]TOWASHIRAPORN P, SUBBARAYAN G, DESAIB C S.Ahybrid model for computationally efficient fatigue fracturesimulations at microelectronic assembly interfaces[J].In ternational Journal of Solids and Structures, 2005, 42 (15) :4468-4483.
[8]JEDEC Solid State Technology Association.JESD22-B111:Board Level Drop Test Method of Component for HandheldElectronics Products[S].JEDEC solid state Technology As sociation, 2003.
[9]TEE T Y, LUAN J E, PEK E, et al.Novel Numerical and Ex perimental Analysis of Dynamic Responses under BoardLevel Drop Test[C]//Proceeding of the 2004 EuroSimE5th International Conference.France:[s.n.], 2004:133-140.
[10]COWPER G R, SYMONDS P S.Strain hardening andstrain-rate effect on the impact loading of cantilever beams[R].Division of Applied Mathematics, Brown University, 1957.
封装生产线 篇8
1. Flip chip技术的定义
在集成电路芯片的封装领域,主流的三大技术分别是:载带自动键合技术(Tape Automated Bonding,TAB)、引线键合技术(Wire Bonding,WB)和倒装芯片技术(Flip chip,FC)。传统的引线键合技术中芯片面朝上,与之相比,倒装芯片技术将芯片面朝下,将芯片与基材直接焊接。其实现流程是先在晶片圆盘表面进行植球,然后将晶片翻转传送进贴片设备与基材进行贴片焊接。相当于将前者进行了翻转,因而称为“倒装芯片技术”。倒装芯片需要满足如下定义[1]:
(1)使用了硅基材料作为基底;
(2)芯片功能面电极端向下,芯片和基底直接焊接;
(3)焊球凸点的距离通常是100到350微米,焊球的直径在60到203微米之间;
(4)芯片连接在基底之后底部进行了填充;
2. Flip chip的发展和优点
上世纪六十年代中期开始,IBM公司[2]使用了Flip chip技术的关键工艺----C4工艺(Con-trolled Collapse Chip Connection,可控坍塌芯片联接)、UBM(Cr/Cr-Cu/Cu/Au)、Sn Pb焊料(5Sn95Pb),将IC芯片直接与陶瓷基板相连,来进行芯片封装。Nakano等人[3]使用了增进树脂的工艺,使得芯片与焊料,焊料与基材的热膨胀系数相适应,提高了封装技术的可靠性。
种种创新的方法和工艺使得低成本的有机基板得到了发展[4],直接推动了FC技术面向低端市场和普通元器件消费领域的发展和进步。过去只是比较少量的特殊应用,近几年倒装芯片已经成为高性能封装上大规模使用的新型工艺,它的应用得到比较广泛快速的发展。随着微型化及人们已接受系统级封装(Si P),倒装芯片被视为各种针脚数量低且应用的首选方法。从整体上看,其在低端应用和高端应用中的采用,根据Tech Search Inc对市场容量的预计,焊球凸点倒装芯片的年复合增长率(CAGR)将达到31%。
倒装晶片应用的直接驱动力来自于其优良的电气性能,以及市场对终端产品尺寸和成本的要求。与传统工艺相比具有许多明显的优点,例如良好的电性能和热性能,输入输出引脚数多,封装尺度小等等。
Flip-Chip封装的一个重大优点是电性能。传统的工艺严重限制了高频等方面的应用,而FC技术改进了芯片的电性能。突破了传统工艺下的3GHz的频率上限,一举将极限频率提高到40GHz。
Flip-Chip封装的另一个显著优点是热性能,现今的很多电子设备的耗散功率较大,传统封装技术的器件耗散功率为10W以内,FC技术封装的器件可以产生25w耗散功率。优异的热性能是FC技术采用的低热阻结构带来的,芯片所产生的热量通过散热球脚和内外热沉效应进行耗散。
3. Flip chip的技术瓶颈
FC技术的芯片尺度上非常小,要获得良好的装配率,目前依然存在不小的挑战。主要在助焊剂应用单元方面和板支撑及定位系统的控制精度方面。
对助焊剂应用单元的要求。助焊剂应用单元是一个关键的工艺流程单元,实现的目的是获得设定厚度稳定的助焊剂薄膜,达到控制各元件焊球剂量相同的目的。要做到精确的控制必须满足以下条件[5]:
(1)具备同时处理多枚元件的能力;
(2)助焊剂本身需要便于清洁和控制;
(3)流程单元需要具备处理多种助焊剂的能力;
(4)要做到对蘸取程序的高精度控制,应对每一种情况必须有相应的算法和实现。包括控制时间和浸取深度等等。
对板支撑及定位系统控制精度的挑战。有些倒装晶片是应用在柔性电路板或薄型电路板上,这时候对基板的平整支撑非常关键。以形成一个平整的支撑及精确的定位系统,满足以下要求:
(1)对于基材移动精度的控制,包括高度的可控调节;
(2)需要具有完备的真空发生器环境;
(3)具备应用标准化和非标准化基材的能力。
FC技术目前的主要技术瓶颈存在于成本方面,FC技术是对传统工艺的重大改进,原有的工艺流程和设备都需要进行调整,这给技术的革新和厂家的转型带来了不小的挑战。目前的市场仍在发展之中,投入过大的资金对产商来说性价比不足。
4. Flip chip的的未来展望
FC技术的广泛应用使得芯片整体尺寸变小,芯片厚度降低。倒装芯片的焊料凸点可以利用蒸发(Evaporation)、电镀(Electroplate)、焊锡膏筛选(Solder paste screening)、锡球安放(Solder ball placement)、可控塌陷芯片连接新工艺(C4NP)来制作,但是随着焊料凸点节距的缩小(<150μm),300 mm晶圆的应用,蒸发、锡球安放、焊锡膏筛选等普通工艺的使用触碰了瓶颈。而且为了提高电迁移的安全可靠性,通常需要在焊料中进行合金掺杂,这是目前的电镀工艺难以做到的事情。为了满足设备的小型化要求,实现高性能、低功耗和低成本的芯片封装,三维堆叠芯片得到了广泛的应用[6]。为了使芯片上面细节距的焊盘能够与基板上较大节距的焊盘相连,在芯片与基板之间采用利用硅通孔(TSV)技术制作的中介层(Interposer)。中介层包含了再分配层、硅通孔、焊料凸点和一些集成有源器件。带有TSV技术制作的中介层的2.5D或3D封装将能实现更高性能的芯片封装,在未来几年内将得到长足的发展。
参考文献
[1]李忆.倒装晶片(Flip Chip)装配工艺及其对表面贴装设备的要求[J].电子工业专用设备,2007,155(12):73-76.
[2]Daniel Blass,Antonio Prats,Peter Borgesen,and Pericles Kondos.Flip Chip Underfill Process Manual:2005[c]Area Array Consortium 2005,Surface Mount Technology Laboratory,Universal Instruments Corporation,Binghamton,New York 13902.
[3]NAKANO F,SOGA T,AMAGI S.Resininsertion effect on thermal cycle Resistivity of Flip-Chip Mounted LSI Devices[C]//The Proceeding of the International Society of Hybrid Microelectronics Conference.New Orleans,USA:IEEE,1987.
[4]刘培生,杨龙龙,卢颖等.倒装芯片封装技术的发展[J].电子元件与材料,2014,33(2):1-5.
[5]Daniel Blass.Flip Chip on Flex[C].Area Array Consortium 2003,Surface Mount Technology Laboratory,Universal Instruments Corporation,Binghamton,New York 13902.
IGBT模块封装热应力研究 篇9
IGBT模块因具有驱动功率小、开关速度较快、容量大的特点而广泛应用在电力电子技术中, 在较高频率的大、中功率中占据主导地位。IGBT模块应用的电力传动装置上, 通常要求整个系统使用寿命较高, 在其工作期间, IGBT模块一般要经受数百万次开关工作, 因而要求器件具有非常高的可靠性[1,2]。
近年来, 研究人员对IGBT模块的可靠性进行了大量的研究工作, 取得了很多研究成果, 认清了模块的主要失效模式, 改进了可靠性仿真评估方法和可靠性实验手段, 完善了器件的制造工艺, 从整体上提高了IGBT模块的可靠性, 并在针对焊锡疲劳现象分析的基础上提出了大量模块寿命预测模型:Coffin-Manson、Solomon、Engelmaier和Miner[3]分别提出了基于塑性应变的疲劳模型;Knecht和Syed[4,5,6]分别提供了不同蠕变程度的疲劳模型;Dasgupta给出了基于全部应变能的模型, 而Liang认为基于塑性应变能的模型更精确, Heinrich和Darveaux则认为能量密度要比单纯的能量更符合实际情况;Stolkart总体考虑了焊锡各种应变产生的损伤, 将所有损伤线性累加起来作为计算模型寿命的依据[7,8]。
本研究探讨IGBT模块在工作温度变化产生的热应力对模块的影响, 特别是面积较大的DBC下铜层-焊锡层-铜基板3层结构的热应力, 将3层堆叠结构的热应力计算模型的计算结果与FEA有限元仿真结果做出对比。同时进行温度循环实验以观测DBC与基板之间的焊锡层损伤分层的动态过程, 并计算在特定热应力下分层率与循环周期的函数关系, 分析热应力对分层率的影响, 以实验结果对理论计算进行证实, 最终给出模块失效前分层率与热应力和循环周期的函数关系。
1 热应力模拟
1.1 二维热应力模型
IGBT模块封装具有一个不同材料组成的多层结构, 一般由芯片-焊锡层-DBC上铜层-DBC陶瓷-DBC下铜层-焊锡层-铜基板7层组成, 结构图如图1所示, 其中面积最大、对模块可靠性影响较为关键的是DBC下铜层-焊锡层-铜基板这3层。
a—焊接线;b—芯片;c—焊锡层;d—DBC铜层;e—DBC陶瓷;f—焊锡层;g—铜基板
由于各层材料不同, 其热力学行为也不相同, 当模块处于开关状态或者工作环境温度发生变化时, 多层结构中各层材料的热膨胀系数 (如表1所示) 不同, 导致热应力的产生, 从而使模块发生热蠕变疲劳失效及弯曲变形, 即人们所称的双金属效应。由于焊锡层材料的弹性模量较低, 大部分损伤发生在这一层, DBC下铜层与铜基板之间的焊锡层面积要比芯片下焊锡面积大得多, 这层焊锡及其上、下两层铜层形成的3层结构的热应力模型是研究IGBT模块封装热应力的关键[9]。
根据热弹性力学中的位移公式, 加载合适的边界条件, 可以计算出3层堆叠结构中各层交界面上的剪切应力。
根据热弹性力学可知, 堆叠各层位移由4部分组成, 即热膨胀位移、体作用力导致的位移、层间剪切应力导致的位移和结构弯曲导致的位移。各符号物理意义如表2所示, 温度变化为Δt的3层结构位移公式如下[10]:
式中:u11—铜基板在其与焊锡层交界面上对焊锡层的相对位移, u21—焊锡层在该界面上的位移, u22—焊锡层在其与DBC下铜层交界面上对DBC下铜层的相对位移, u32—DBC下铜层在该界面的位移, hi—各层厚度。
且:
式中:Ei*—各层材料等效弹性模量, 其中1、2、3分别指代铜基板、焊锡层和DBC下铜层;Ei, νi—各层弹性模量和泊松比。
各层剪切模量为:
各层由于热膨胀导致的作用力为:
式中:2l—3层结构的长度, τi—每层之间的剪切应力。
由边界条件u11=u21, u22=u32, 求解上述方程组, 可以得到:
其中:
1.2 二维有限元仿真 (FEA)
本研究采用表1中的参数设定ANSYS3层结构 (DBC下铜层-焊锡层-铜基板) 热应力仿真。
模型在膨胀和收缩过程中, 层界面处的对应点不能发生相对位移, 为满足这一条件, 本研究在建模时利用布尔操作对各层进行一体化处理[11]。仿真时主要观察焊锡层和其上、下两层界面之间的剪切应力, 因此笔者对焊锡层特别是焊锡层边缘进行了网格细化, 来提高计算精度。计算模型采用了八节点四边形单元, 网格划分后共有10 059个单元。
仿真结果如图2所示。
由FEA仿真结果可以看出界面间的剪切应力由层状结构中心处到结构边缘逐步增加, 在很大一部分区间内几乎为零, 接近边缘后开始急剧增大, 到边缘旁边一点达到最大值, 然后锐减。
铜基板与焊锡层之间的剪切应力和焊锡层与DBC下铜层之间的剪切应力的热应力计算模型与FEA仿真结果的对比图如图3、图4所示。图3和图4显示出热应力计算模型的计算结果与FEA仿真结果几乎重合, 精确度很高。从图3中可以看出, 热应力计算模型计算出的铜基板与焊锡层之间的剪切应力最大值为299 MPa, FEA仿真结果为289 MPa;从图4中可以看出, 热应力计算模型计算出的DBC下铜层与焊锡层之间的剪切应力最大值为299 MPa, FEA仿真结果为282 MPa;两者结果十分接近, 差别在于计算模型算出的应力最大值在边缘, 而FEA仿真结果的最大值出现在十分靠近边缘的一点, 导致上述现象的原因是, 出于计算简洁方面的考虑, 在热应力计算模型中, 没有在边界条件中加入应力的边缘释放效应, 导致热应力计算模型中应力最大处出现在最边缘的地方, 而实际情况中, 边缘应力松弛, 所以最大值会出现在贴近边缘处的一点。
1.3 模型参数对热应力的影响
通过合理调整IGBT模块封装中的各项参数可以有效地减少模块中最大热应力的值, 这样来提高器件的使用寿命进而提高IGBT模块的可靠性, 各层材料的E、ν、α是其固有特性, 所能更改的只有各层的厚度, 分别更改焊锡层、DBC下铜层和铜基板的厚度, 来观察模块最大热应力与各个参数之间的关系, 其结果如图5~7所示。
最大剪切应力与焊锡层厚度之间的关系如图5所示, 从图5中可以看到, 最大剪切应力会随着焊锡层的厚度增加而减小, 并且收益递减。同时焊锡层的厚度会影响到IGBT整个模块的散热, 进而影响到模块的温度变化, 因此对最大热应力与焊锡层的厚度要权衡考虑。
最大剪切应力与DBC下铜层之间的关系如图6所示, 可以看到最大剪切应力会先随DBC下铜层的厚度增加增大, 到极值后逐步减小。考虑到模块成本和散热的影响, 在保证机械强度的前提下, DBC下铜层应越薄越好。
最大剪切应力与铜基板厚度之间的关系如图7所示。图7表明, 最大剪切应力会随基板厚度增加而增大。尽管减小铜基板的厚度能够有效减少剪切应力, 但铜基板起到支撑和保护整个模块的作用, 因而基板不能做的太薄, 需要整体考虑最大剪切应力与模块的机械强度。
2 温度循环实验
2.1 温度循环实验结果
温度循环实验常用来检测模块封装可靠性, 重点分析DBC与铜基板之间的焊锡层损坏情况[12]。实验采用冷热冲击箱, 共进行两组。第一组实验循环条件为升温12 min使模块温度从-40℃上升至150℃, 然后保持3 min, 再经过12 min使模块从150℃冷却至-40℃, 再保持3 min, 完成一次循环, 循环周期为30 min, 模块温度变化为ΔT=190℃。实验共进行了600次循环, 在第0、50、150、300和600次循环后进行超声扫描 (SAM) 检测, 来观察DBC下铜层与铜基板之间的焊锡层损坏情况。第2组实验循环条件为升温4 min使模块温度从0℃上升至150℃, 然后保持1 min, 再经过4 min模块从150℃冷却至0℃, 再保持1 min完成一次循环, 循环周期为10 min, 模块温度变化为ΔT=150℃。实验共进行了1 800次循环, 在第0、150、600、900和1 800次循环后, 进行超声扫描, 检测DBC下铜层和铜基板之间的焊锡层损坏情况。温度循环实验结果如图8~11所示。
从上述超声扫描图片中可以看到, 在未经过温度循环时, 焊锡层内存在杂散分布的微小空洞, 经过温度循环后, 材料间热膨胀系数不同导致的热应力循环加载在空洞上, 使空洞逐步放大, 最终连接成裂纹;另一方面, 焊锡一般为两种以上的共融金属组成, 以常见的SAC305焊锡来说, 在焊锡凝固后, 富锡区和富铟区形成各自的晶格, 在疲劳应力的作用下, 晶格间逐步分离, 最终形成裂缝。裂缝更容易发生在封装的拐角处, 这是由于拐角处的应力最大, 从仿真结果和应力计算模型中也可看到与拐角处的应力相比, 靠近中心处的应力很小, 几乎为零;当拐角处裂缝形成后, 邻近裂纹的边缘变为新的应力最大处, 进而继续分裂, 使裂缝开始生长。
2.2 焊锡分层率与剪切应力的关系
由热应力计算模型可以算出, 当ΔT=190℃时, 最大剪切应力为τ=0.57 GPa;ΔT=150℃时, 最大剪切应力为τ=0.45 GPa。根据coffin-mason公式可知模块寿命与ΔT指数相关, 而由热应力计算模型可以得出最大剪应力与ΔT线性相关, 因而模块寿命与最大剪应力也为指数相关;并且模块经受的每周温度循环条件一致, 在其损坏前可以假定每次循环中模块承受的最大剪切应力不变, 这样每个循环周期中造成模块损坏的能量相同, 因而模块分层率与循环周期线性相关, 即焊锡分层率具有如下形式:
式中:D—焊锡分层率, τ—最大剪切应力, N—循环周期, D0—焊锡初始分层率。
由ΔT=150℃的温度循环实验结果可以拟合出模块A和模块B的焊锡层分层率与最大剪应力的关系, 并将得到的计算公式作为该模块分层率的预测公式, 用ΔT=190℃的温度循环实验来验证。
模块A的焊锡分层率计算公式为:
D=518.3τ16.38N+0.05 (18)
模块B的焊锡分层率计算公式为:
D=139.3τ15N+1.47 (19)
模块A和模块B的焊锡分层率随循环周期的实验结果与预测结果如图12、图13所示。从图中可以看到, 焊锡分层率随循环周期的增加基本呈线性增长, 到某一定值D'后, 增长速度开始变得缓慢, 这是由于分层导致焊锡层边缘一周不再具有连接作用, 焊锡层整体尺寸减小, 最大剪切应力相应减少, 分层变得缓慢。通常来说D'大于20, 此时模块整体热阻比循环开始前增加较大, 一般认为模块此时已经损坏。图12、图13表明, 拟合出的分层率公式与实验结果基本吻合, 尽管拟合公式没有能够在模块损坏、最大剪切应力降低后继续给出分层率的计算, 但在此之前的拟合结果与实验结果的一致表明该公式可以作为模块寿命预测的方法。
3 结束语
本研究探讨了IGBT模块中热应力对模块可靠性的影响, 依据理论计算出的3层堆叠结构计算模型与FEA有限元仿真结果接近, 可以利用计算模型简化研究IGBT模块中各参数对热应力的影响。通过温度循环实验观测到了焊锡层的损坏过程和裂缝生长现象, 同时验证了分层率与最大剪切应力之间的关系, 与理论结果一致。
参考文献
[1]CIAPPA M.Selected failure mechanisms of modern power module[J].Microelectronics Reliability, 2002, 42 (1) :653-667.
[2]WU Wu-chen, HELD M, JACOB P, et al.Investigation of the long term reliability of power IGBT modules[C]//Proceedings of International symposium on Power Semiconductor Device and ICs.Yokohama:[s.n.], 1995:443-448.
[3]SOLOMON H D, TOLKSDORF E D.Energy approach to the fatigue of 60/40 solder.part 2:in uence of hold time and asymmetric loading[J].Journal of Electronic Packaging, Transactions of the ASME, 1996, 118 (6) :67-71.
[4]KNECHT S, FOX L.Integrated Matrix Creep:Application Toaccelerated Testing and Lifetime Prediction[M]//LAU J H.Solder Joint Reliability Theory and Applications.New York:Van Nostrand Reinhold, 1991.
[5]SYED A R.Factors affecting creep-fatigue interaction in eutectic Sn/Pb solder joints[C]//Advances in Electronic packaging.Proceedings of the ASME International Intersociety Electronic and Photonic Packaging Conference INTERpack'97.Hawali:[s.n.], 1997:1535-1542.
[6]SYED A R.Thermal fatigue reliability enhancement of plastic ball grid array (PBGA) packages[C]//Electronic Components and Technology Conference.Orlando:[s.n.], 1996:1211-1216.
[7]LIANG J, GOLLHARDT N, LEE P S, et al.An integrated fatigue life prediction methodology for optimum design and reliability assessment of solder interconnections[C]//Advances in Electronic Packaging.Proceedings of the ASME International Intersociety Electronic and Photonic Packaging Conference INTERpack'97.Hawali:[s.n.], 1997:1583-1592.
[8]STOLKARTS V, MORAN B, KEER L M.Constitutive and damage model for solders[C]//Electronic Components and Technology Conference.Seattle:[s.n.], 1998:379-385.
[9]SUHIR E.Analysis of interfacial thermal stresses in a trimaterial assembly[J].Applied Physics, 2001, 89 (7) :3685-3694.
[10]FENG Yan-ying, WU Lin-zhi.Analysis of interfacial thermal stresses of chip-substrate structure[J].Solids and Structures, 2001, 38 (3) :1551-1562.
[11]SHINOHARA K, YU Qiang.Fatigue life evaluation accuracy of power devices using finite element method[J].Fatigue, 2011, 33 (3) :1221-1234.