课程设计----数字频率计

课程设计----数字频率计（共9篇）

课程设计----数字频率计 篇1

数字电路课程设计报告

1)设计题目

简易数字频率计

2)设计任务和要求

要求设计一个简易的数字频率计，测量给定信号的频率，并用十进制数字显示，具体指标为：

1)测量范围：1HZ—9.999KHZ，闸门时间1s；

HZ—99.99KHZ，闸门时间0.1s；

HZ—999.9KHZ，闸门时间10ms；

KHZ—9999KHZ，闸门时间1ms；

2)显示方式：四位十进制数

3)当被测信号的频率超出测量范围时,报警.3)原理电路和程序设计：

（1）整体电路

数显式频率计电路

（2）单元电路设计；

（a）时基电路

(b)放大逻辑电路

(c)计数、译码、驱动电路

（3）说明电路工作原理;

四位数字式频率计是由一个CD4017（包含一个计数器和一个译码器）组成逻辑电路，一个555组成时基电路，一个9014形成放大电路，四个CD40110（在图中是由四个74LS48、四个74LS194、四个74LS90组成）及数码管组成。

两个CD40110串联成一个四位数的十进制计数器，与非门U1A、U1B构成计数脉冲输入电路。当被测信号从U1A输入，经过U1A、U1B两级反相和整形后加至计数器U13的CP+，通过计数器的运算转换，将输入脉冲数转换为相应的数码显示笔段，通过数码管显示出来，范围是1—9。当输入第十个脉冲，就通过CO输入下一个CD40110的CP+，所以此四位计数器范围为1—9999。

其中U1A与非门是一个能够控制信号是否输入的计数电路闸门，当一个输入端输入的时基信号为高电平的时候，闸门打开，信号能够通过；否则不能通过。

时基电路555与R2、R3，R4、C3组成低频多谐振荡器，产生1HZ的秒时基脉冲，作为闸门控制信号。计数公式：来确定。

与非门U2A与CD4017组成门控电路，在测量时，当时基电路输出第一个时基脉冲并通过U2A反相后加至CD4017的CP，CD4017的2脚输出高电平从而使得闸门打开。1s后，时基电路送来第二个脉冲信号，CD4017的2脚变为低电平，闸门关闭，测量结束。数码管显示即为所测频率。当555第三个脉冲送过来的时候，电路保持间歇1S，第四个脉冲后高电平加至R，使计数器复位。为下一次计算准备。

（4）元件选择。

资

料

元

件

标号

封装

数量

芯片

CD40110

GK7491AG

陶瓷熔扁平

CD4017

62F2X6KE4

陶瓷熔扁平

74LS00

陶瓷熔扁平

74LS10

陶瓷熔扁平

NE555

K104G4

双列直插型号

显示器

七段共阴数码管

电阻

300Ω

1KΩ

5.1KΩ

10KΩ

100KΩ

1MΩ

10KΩ(滑动)

电容

1000PF

0.1μF

100μF

二极管

1N4148

发光LED

开关

单刀双掷

导线

导线

若干

三极管

9014

电源

12V直流电源

4)电路和程序调试过程与结果：

a)、设计逻辑流程：

b)、理论波形图：

c)、仿真波形图：

1)、时基电路

2）、未、已经过施密特的波形：

d)、误差分析：

本实验的误差来自多方面的原因：一、时基电路NE555的滑动变阻器调节导致误差；二、闸门开放时间与信号输入时间的冲突导致测量不准确；三、整体电路的阻抗、容抗对电路信号的影响。

对于第一点，先计算相关的滑动变阻器的相应阻值大小，然后可以在关闭电源的情况下用万用表测量后才进行测量；第二点有点系统的偶然性；第三点可以尽量减少电路布局，从而减少相应的影响。

5)总结

这个电路多处使用了集成IC芯片，让电路更加简洁明了，并且提高了电路的安全性、可行性，减少了整个电路的功耗和整个电路的布线。但是此电路没有完全地符合实验要求：首先，整个电路没有施密特触发器，输入信号放大电路，数码管的小数点驱动，满位报警电路。因此我首先加入以三极管9014为核心的放大电路；然后用74LS00两个双输入与非门构成施密特触发器，对输入信号进行整形；对于报警电路，由于集成IC没有译码电路引脚，所以选择了一个8输入与非门和一个74LS00结成，这样可以充分考虑到唯一性；还有就是它的计数不是直接显示频率，而是显示一个数字，再与闸门的时候计算才可以得出真正的频率。

总体来说，电路还是存在一点小问题没有得到很好的解决，因为74LS00组成的施密特触发器没有很好地整形波，在示波器上出现脉冲波，还得于计算，可以改为以NE555组成的施密特电路。改用其他的数码管驱动，从而驱动小数点。

通过这次实验，让我认识到数字电路的万千变化，集成IC的推出，大大提高安全性和可行性。理解了科学就是力量。最主要是学习到设计电路的思想以为加强自己的焊接能力。让自己的电子技术更上一层楼。

附录：完整的电路PCB图，完整的源程序名列表（不需要把源程序打印出来，作为电子文档提交）。

附录一：

附录二：

课程设计----数字频率计 篇2

采用STC12C5206AD单片机, 它是宏晶科技生产的单时钟/机器周期 (1T) 的单片机, 是高速/低功耗/超强抗干扰的新一代8051单片机, 指令代码完全兼容传统8051, 但速度快8-12倍且用户应用程序空间较大。ISP (在系统可编程) /IAP (在应用可编程) , 无需专用编程器, 无需专用仿真器, 使用方便, 其DIP封装请见图1。放大部分采用TI公司的OPA690, OPA690是一款具有禁用功能的宽带电压反馈运算放大器, 具有灵活的输送范围:单电源:+5V到+12V供电, 双电源:±2.5V到±5V供电。其输出电压摆幅:±4.0V, 转换速率可达1800v/μs, 对单位增益稳定有很大作用, 其结构请见图2。线性电压比较器采用美信公司的MAX913, 其具有10ns的超快速电平翻转特性, 可采用单5V或±5V双电源供电, 具有稳定的线性区且无最小输入线号摆率的要求, 其DIP封装请见图3。液晶部分采用1602LCD显示屏作为测量数据的显示部分。

2系统理论分析与计算

设计思路为信号经放大器其放大后, 进入MAX913进行整形, 然后送入单片机做脉冲计数, 从而计算出原始信号频率。OPA690典型电路请见图4。根据题目要求, 系统的触发要求采用上升沿触发, 且触发的电平可调。根据此要求, 我们采用比较电平可调的MAX913整形电路。通过在-5V-+5V范围内设定基准比较电平, 当输入信号超过该电平时, 输出全为高;当输入信号低于该电平时, 输出全为低。该法可以较好的满足题目设计的要求。信号经过整形之后, 送入单片机的外部记数引脚, 通过引脚使能来计得外部信号数量, 通过开始闸门时间来进行计算所捕获的信号的频率, 即为原始信号的频率, 计数流程请见图4。

3算法的分析

本系统采用外部技术的算法来测得输入信号的频率。闸门开始后, 开始对输入信号计数, 闸门关闭后通过计得的高电平的次数与闸门时间和系统晶振来算得信号频率。

其关系为:

M= (t0*65536) + (TH0*256) +TL0;单片机内计数值

N= (t1*65536) + (TH1*256) +TL1;单片机外计数值

测得频率为:

4信号频率测试数据与分析

4.1信号频率测试数据分析

4.2信号占空比测试数据与分析

4.3信号幅度测试数据与分析

摘要：本数字频率计系统为由STC12C5206单片机最小系统、线性电压比较器、放大部分、液晶显示部分组成的测频系统。正弦信号经放大器放大后通过电压比较器整形为矩形波, 单片机在闸门时间内通过外部计数后与内部时钟作对比从而求得外部信号频率。

关键词：数字频率计,STC12,测频,外部计数

参考文献

[1]王守中.51单片机开发入门与典型事例[M].北京:人民邮电出版社, 2007

[2]李硕, 赵彤帆, 李根全, 宋海珍.Matlab软件在单摆自由振动中的应用[J].实验室研究与探索, 2013, 11:65-68.

课程设计----数字频率计 篇3

关键词 EDA技术；可编程逻辑器件；数字频率计

中图分类号：G642.0 文献标识码：B

文章编号：1671-489X（2016）16-0031-02

数字频率计是计算机、通信设备、音频视频等科研生产领域不可缺少的测量仪器，以EDA工具作为开发手段。基于FPGA所设计的数字频率计，具有高速、精确、可靠、抗干扰性强和现场可编程等优点。在设计中，所有频段均采用直接测频法对信号频率进行测量，克服了逼近式换档速度慢的缺点；在换档设计方面，突破了以往改变闸门时间的方法，采用门控信号和被测信号对计数器的使能端进行双重控制，使自动换档的实现更加简单可靠，提高了测量的精确度；在运算单元采用高速串行BCD码除法，不仅提高了运算速度，而且减小了资源消耗。

1 设计要求

设计一种基于FPGA的数字频率计，要求：数字频率计分为0～9.999 Hz、10.00～99.99 Hz、100.0～999.9 kHz

和1000～9999 kHz四档，且能够实现自动换档的功能。

2 总体设计方案

数字频率计总体框图如图1所示。数字频率计由分频器、计数器、锁存器和译码器等模块构成，系统有3个输入信号，即两个时钟信号CLK、SIG和一个清除信号CLR。系统有5个输出信号，即报警信号ALM、显示信号Q、数码管片选信号L、位控位A和位控位B。

分频器模块通过对时钟信号CLK进行分频，为计数器模块提供1 s的闸门时间test-en。当test-en为高电平时，闸门被打开，被测信号的脉冲通过闸门进入计数器进行计数；当test-en下降沿到来时，产生一个锁存信号，将计数值保存起来，由八段译码器译码并在数码管显示计数结果。锁存数据后，在下次test-en上升沿到来之前产生清零信号，将计数器清零，为下次计数做准备。

3 设计实现

采用模块化的设计思想，依据系统设计要求自上至下地细化设计。顶层设计完成后，采用硬件描述语言对各模块进行编程，在MAX+PLUSⅡ环境下进行编译、功能仿真，创建各模块的器件符号，待建立整体系统顶层文件时调用。

分频器模块 分频器模块（FEN）通过对4 MHz时钟信号进行分频得到0.5 Hz时钟，为计数器模块（CORNA）提供1 s的闸门时间。根据给定的分频值，分频器模块对4 MHz频率进行1/2n的分频，每来一个时钟，中间值cnt状态改变一次；经过n个cnt触发处理后，就可以得到1/2n的分频信号。

数码管片选信号产生模块 数码管片选信号产生模块（SEL）把时钟信号转换成片选信号提供给输出模块。片选信号低电平时，表示其对应的数码管可以进行显示操作，数据信号输出数码管显示所需的数据，即“000”“001”“010”“011”“100”“101”“110”和“111”。

计数器模块 计数器模块（CORNA）通过对待测信号在基准时间内进行计数测量待测信号的频率，完成对输入时钟信号的计数。由分频器提供的使能信号DOOR为高电平时，允许计数；DOOR为低电平时，停止计数，并保持所计的数。当中间值c6不为零时，选择4档；当中间值c5不为零时，选择3档；当中间值c4不为零时，选择2档；否则选择1档，计数选档结束后，将5个输出信号传给锁存器。

锁存器模块 锁存器模块（LOCK）在分频器模块输出信号DOOR的下降沿到来时，将计数器的数值Q3、Q2、Q1、Q0、DANG锁存。

数据输出模块 数据输出模块（CH）对应于数码管片选信号，将相应的数据送出，其中档位也通过数码管显示。数据输出模块根据锁存器和数码管片选信号的输出信号，实现数码管的实时显示。

八段译码驱动模块 八段译码驱动模块（DISP）将输入的BCD码转换为LED数码管需要的数据，八段译码驱动模块的仿真波形如图2所示。

D是八段译码驱动模块的输入信号，由数据输出模块输出信号d赋予；Q是八段译码驱动模块的输出信号，对应于数码管的8个显示段。当d为“0000”时，q为3F；当d为

“0001”时，q为06；当d为“0010”时，q为5B；当d为

“0011”时，q为4F；当d为“0100”时，q为66；当d为

“0101”时，q为6D；当d为“0110”时，q为7D；当d为

“0111”时，q为27；当d为“1000”时，q为7F；当d为

“1001”时，q为6F。

各模块连接 各模块总体连接图如图3所示。CLK输入至分频器，SIG、CLR输入至计数器，输出报警信号ALM来自计数器，Q是八段译码器连接显示器的输出，L是数码管片选信号产生模块的输出，输出A和B是位控位[1]。

系统仿真波形如图4所示。当输入信号SIG、CLR、CLK的值为“000”“010”“100”和“110”时，仿真波形相同。输出信号Q在0.0～875.0 ns时为3F（即“0111111”），之后为0（即“0000000”）。输出信号L在0.0～125.0 ns时为“000”，之后每隔250.0 ns依次为“001”“010”“011”“100”……输出信号A和B为高电平。

4 结语

EDA技术给电子系统设计带来巨大的变革，特别是硬件描述语言的出现和发展，并与大规模可编程器件相结合，极大地提高了电子系统设计的效率和可用性，成为电子系统设计人员的得力助手。

参考文献

简易数字显示频率计的设计 篇4

摘 要：本文应用NE555构成时钟电路，7809构成稳压电源电路，CD4017构成控制电路，CD40110和数码管组成计数锁存译码显示电路，实现可测量1HZ-99HZ这个频段的数字频率计数器。

关键词：脉冲；频率；计数；控制 1 引 言

在电子技术中，频率是最基本的参数之一，并且与许多电参量的测量方案、测量结果都有十分密切的关系，因此频率的测量显得很重要。测量频率的方法有很多,其中电子计数器测量频率具有精度高、使用方便、测量迅速，以及便于实现测量过程自动化等优点，是频率测量的重要手段之一。2 电子计数器测频方法

电子计数器测频有两种方式：一是直接测频法，即在一定闸门时间内测量被测信号的脉冲个数；二是间接测频法，如周期测频法。数字频率计是用数字显示被测信号频率的仪器，被测信号可以是正弦波，方波或其它周期性变化的信号。如配以适当的传感器，可以对多种物理量进行测试，比如机械振动的频率、转速、声音的频率以及产品的计件等等。因此，数字频率计是一种应用很广泛的仪器。3 简易数字频率计电路组成框图

本设计主要运用数字电路的知识，由NE555构成时钟电路，7809构成稳压电源电路，CD4017构成控制电路，CD40110和数码管组成计数锁存译码显示电路。从单元电路的功能进行划分，该频率计由四大模块组成，分别是电源电路、时钟电路（闸门）、计数译码显示电路、控制电路（被测信号输入电路、锁存及清零）。电路结构如图1所示。

图1 简易数字频率计电路组成框图 单元模块电路设计 4.1电源电路

在电子电路中，通常都需要电压稳定的直流电源供电。小功率的稳压电源的组成如图2所示，它由电源变压器、整流电路、滤波电路和稳压电路四部分组成。

图2 电源电路

220V市电经220V/12V变压器T降压，二极管桥式整流电路整流，1000uF电容滤波后送人7809的输入端（1脚）。7809的第二脚接地，第三脚输出稳压的直流电压，C7、C8是为了进一步改变输出电压的纹波。红色发光管LED指示电源的工作状态，R9为LED的限流电阻，取值为5.1K。4.2 时钟电路

电路如图3所示，由NE555构成的多谐振电路，3脚输出振荡脉冲，其中LED为黄色发光二极管，R1为5.1K，R2为1K，R3为10K，C1,C5为100UF,C4为0.01UF，C2为1000PF,RPE选取10K。

图3 时钟电路

4.3计数、显示电路

电路中，CD40110是集十进制加减计数、译码、锁存、驱动于一体的集成电路。CPU为加法输入端，当有脉冲输入时，计数器做加法计数；CPD为减法输入端，当有脉冲输入时，计数器做减法计数。QCO为进位输出端，计数器做加法时，每计满10数后其输出一个脉冲；QBO为借位输出端，计数器做减法时，每计满10数后其输出一个脉冲。该频率计电路使用CPU输入端，在第10个脉冲信号输入时，QCO输出的进位脉冲作为计数脉冲送到高位计数器的CPU输入端。5脚R端为计数器的清零端，当此脚加上高电平信号时，计数器的输出状态为零，并使相应的数码管显示0。4.4 被测信号输入电路

NE555等构成频率为1Hz的振荡信号，由其3脚输出经非门反相后，作为控制信号加到CD4017的CP输入端，产生时序控制信号，从而实现1s内的脉冲计数（即频率检测）、数值保持及自动清零。从图4中可以看出，当非门输出端输出第一个高电平脉冲时，这个脉冲使得CD4017的Q1输出端由低电平变为高电平；在CD4017的CP输入端输入的第二个脉冲信号到来之前，Q1将一直保持高电平状态。

在Q1输出高电平时,由CD4011组成的“与”门控制电路打开，从USB与非门的另一端输入的被测脉冲信号就可以通过“与”门控制电路，进入到CD40110的CPu输入端，进行脉冲计数。通过调节电位器调整NE555的振荡频率，使得Q1输出高电平的持续时间为1s，那么在1s内的计数累计的计数脉冲个数，即为被测信号的频率。4.5频率显示电路

当USA与非门输出第二个脉冲信号时，CD4017的Q1输出端由高电平变为低电平，Q2输出端由低电平变为高电平。Q1输出端的低电平使“与”门控制电路关闭，此时由F2的另一脚输入的被测信号就不能通过，计数器不工作。因此，当第二个脉冲出现时，数显计数器停止计数。在第三个脉冲到来之前，Q2输入端保持高电平，此高电平持续时间（1s）即为数值保持时间，可在1s内读取被测信号的频率显示值。4.6计数及显示清零电路

当第三个脉冲来到时，Q2端变为低电平，Q3端输出高电平，但是由于Q3端与CD4017清零端Cr相连接，这个高电平信号使CD4017清零，Q1,Q2,Q3端全变为低电平。CD4017的Q3输出端出现的瞬时高电平信号通过二极管加到CD40110的清零端R，使计数器及数显清零，以便下次重新计数。

图4 频率计整机电路原理图 结论

从电路的工作原理可以以看出，本电路介绍的频率计的检测周期为3s，每检测一次，计数器累计时间1s，数据保持1s，清零后又保持1s，然后又开始计数、保持、清零的循环。如果感到数值保持时间过短，读数取值不方便时，可将CD4017的Q3输出端与Cr断开，使Q4与Cr清零端相连，这样数据保持时间就变为2s。

本简易数字显示频率计的设计目的是为了数字电路教学使用，使学生能够灵活使用各类常见集成电路，掌握较复杂电路的设计步骤，在频率测量上难免有很多缺陷。

参考文献

基于FPGA的简易数字频率计 篇5

物电

电工电子中心2009年5月绘制

2008．6．10 湖北师范学院电工电子实验教学省级示范中心电子版实验报告

简易数字频率计设计

一．任务解析

通过对选择题的分析，认为该简易数字频率计应该能达到以下要求： 1． 准确测出所给的方波信号的频率（1HZ以上的信号）。2． 在显示环节上，应能实现高位清零功能。3． 另外还有一个总的清零按键。

二．方案论证

本实验中所做的频率计的原理图如上图所示。即在一个1HZ时钟信号的控制下，在每个时钟的上升沿将计数器的数据送到缓冲器中保存起来，再送数码管中显示出来。

第2页，共11页 湖北师范学院电工电子实验教学省级示范中心电子版实验报告

在本实验中，用到过几中不同的方案，主要是在1HZ时钟信号的选择和计数器清零环节上：

1． 在实验设计过程中，考滤到两种1HZ时钟信号其波形如下图所

对于上术的两种波形，可以调整各项参数来产生两种1HZ时钟信号。最后通过实验的验证发现第二种波形对于控制缓冲器获得数据和控制计数器清零更易实现。并且，用第二种波形做为时钟信号，可以在很短的高电平时间内对计数器清零，在低电平时间内让计数器计数，从面提高测量的精度。而用第一种波形则不易实现这个过程。

2．在计数器的清零过程中，也有两个方案，分别是能通过缓冲器反回一个清零信号，另一个是在时钟的控制下进行清零。最终通过实验发现，用时钟进行清零更易实现。因为如果用缓冲器反回一个清零信号，有一个清零信号归位问题，即当缓冲器反回一个低电平清零信号时，计数器实现清零，但不好控制让缓器冲的清零信号又回到高电平，否则计数器就一直处于清零状态面不能正常计数了。

三．实验步骤

通过上分析后，实验分为以下几步：

1．1HZ时钟信号的产生（产生该信号的模块如下）：

module ones(clk,clkout);input clk;output clkout;parameter parameter N=24000000;n=24;

第3页，共11页 湖北师范学院电工电子实验教学省级示范中心电子版实验报告

reg [n:0]cnt;reg clkout;

always @(posedge clk)begin if(cnt==N)else end endmodule begin cnt=0;

clkout=1;clkout=0;end

end begin cnt=cnt+1;最终产生的信号的波形：

2． 计数模块。其主要公能是在每个被测信号的上升沿自动加一，并且有一个清零信号的输入端，在1HZ时钟信号的高电平时间里进行清零。模块如下：

module count_99999999(sign,clr,b0,b1,b2,b3,b4,b5,b6,b7);input sign,clr;output [3:0]b0,b1,b2,b3,b4,b5,b6,b7;reg [3:0]b0,b1,b2,b3,b4,b5,b6,b7;always @(posedge sign or posedge clr)

if(clr)begin b0=0;b1=0;b2=0;b3=0;b4=0;b5=0;b6=0;b7=0;end else begin if(b0<9)b0=b0+1;else begin b0=0;if(b1<9)

第4页，共11页 湖北师范学院电工电子实验教学省级示范中心电子版实验报告

b1=b1+1;else begin b1=0;if(b2<9)b2=b2+1;else begin

b2=0;

if(b3<9)

b3=b3+1;

else begin

b3=0;

if(b4<9)

b4=b4+1;

else begin

b4=0;

if(b5<9)

b5=b5+1;

else begin

b5=0;

if(b6<9)

b6=b6+1;

else begin

b6=0;

if(b7<9)

b7=b7+1;

else b7=0;

第5页，共11页

湖北师范学院电工电子实验教学省级示范中心电子版实验报告

end

end

end

end

end

end end

end endmodule 如果要访真该模块，要设定较长的访真时间，故在此不进行软件访真，只在实验箱上进行实验。

3． 数据缓冲模块。在每个秒级门控信号的上升沿接收计数器的数据，并送到驱动八个数码管的显示模块里。

module fre_count(clk,clr,b0,b1,b2,b3,b4,b5,b6,b7,a0,a1,a2,a3,a4,a5,a6,a7);input clk,clr;input [3:0]b0,b1,b2,b3,b4,b5,b6,b7;output [3:0]a0,a1,a2,a3,a4,a5,a6,a7;reg clro;reg [3:0]a0,a1,a2,a3,a4,a5,a6,a7;always @(posedge clk or negedge clr)//clk应该为1HZ的信号// begin if(!clr)

begin

a0<=0;a1<=0;a2<=0;a3<=0;a4<=0;a5<=0;a6<=0;a7<=0;end else

第6页，共11页 湖北师范学院电工电子实验教学省级示范中心电子版实验报告

end begin a0<=b0;a1<=b1;a2<=b2;a3<=b3;a4<=b4;a5<=b5;a6<=b6;a7<=b7;end endmodule 在此模块中用了到了<=阻塞赋值的方式。

4.编写控制高位清零的模块，利用在扫描模块中控制SEL的值来实现高位清零。即先从高位开始判断，当只有个位有数据时，SEL只能等于0，当只有个位和十位有数据时，SEL要小于1，依此类推，实现高位清零功能。module scan(clk,a1,a2,a3,a4,a5,a6,a7,sel);input clk;input [3:0]a1,a2,a3,a4,a5,a6,a7;output [2:0]sel;reg [2:0]sel;always @(posedge clk)if({a1,a2,a3,a4,a5,a6,a7}==0000000)sel=0;else if({a2,a3,a4,a5,a6,a7}==000000)if(sel<1)sel=sel+1;else sel=0;else if({a3,a4,a5,a6,a7}==00000)if(sel<2)sel=sel+1;else sel=0;else if({a4,a5,a6,a7}==0000)if(sel<3)sel=sel+1;

第7页，共11页 湖北师范学院电工电子实验教学省级示范中心电子版实验报告

else sel=0;else if({a5,a6,a7}==000)if(sel<4)sel=sel+1;else sel=0;else if({a6,a7}==00)if(sel<5)sel=sel+1;else sel=0;else if({a7}==0)if(sel<6)sel=sel+1;else sel=0;else sel=sel+1;endmodule 5.上述三个模块为本次实验的主要模块。除此，还用到了，译码，数据选择器模块。相应的模块代码省略。

6.所有模块都写完后，就是写顶层文件。

module top(clk,clr,sig_in,a,b,c,d,e,f,g,dp,sel);input clk,clr,sig_in;output [2:0]sel;output a,b,c,d,e,f,g,dp;

wire clk1,clk2,clk3;wire [2:0]sel_sign;wire [3:0] QA,QB,QC,QD,QE,QF,QG,QH;wire [3:0] b0_o,b1_o,b2_o,b3_o,b4_o,b5_o,b6_o,b7_o;wire [3:0] org_data;

第8页，共11页 湖北师范学院电工电子实验教学省级示范中心电子版实验报告

assign sel=sel_sign;assign clk3=clk;

fre_count frequence(.clk(clk2),.clr(clr),.b0(b0_o),.b1(b1_o),.b2(b2_o)，.b3(b3_o),.b4(b4_o),.b5(b5_o),.b6(b6_o),.b7(b7_o),.a0(QA),.a1(QB)，count_99999999 mycounter(.sign(sig_in),.clr(clk2),.b0(b0_o),.b1(b1_o),.a2(QC),.a3(QD),.a4(QE),.a5(QF),.a6(QG),.a7(QH));.b2(b2_o),.b3(b3_o),.b4(b4_o),.b5(b5_o),.b6(b6_o),.b7(b7_o));

clk_div clksource(.clk(clk3),.clko1(clk1));

ones ones_con(.clk(clk3),.clkout(clk2));scan myscan(.clk(clk1),.a1(QB),.a2(QC),.a3(QD),.a4(QE),.a5(QF),.a6(QG),.a7(QF),.sel(sel_sign));mux81 mymux81(.sel(sel_sign),.a(QA),.b(QB),.c(QC),.d(QD),.e(QE),.f(QF),.g(QG),.h(QH),.out(org_data));

第9页，共11页 湖北师范学院电工电子实验教学省级示范中心电子版实验报告

decode3_8 decode(.org(org_data),.a(a),.b(b),.c(c),.d(d),.e(e),.f(f),.g(g),.dp(dp));

endmodule

7． 写完了全部代码后，就是器件选择，分配引脚，下载程序，最后在实验箱上进行实验。

在实验的验证过程中，用到了DDS函数信号发生器，从其TTL输出端输出各种不同频率的方波信号，接入接简易频率计的被测信号输入端，在八个数码管上显示出相应的测量结果。

四．结果分析

在上述实验过程中，我们选取了若干组不同的TTL输出进行测量，发现当被测信号的频率不小于1HZ时，简易频率计可以精确的测出被测信号的频率。但是，当被测信号小于1HZ时，显示的测量结果在0和1之间跳动，不稳定。分析简易频率计的结构可知，在如下图所示波形关系中，当被测信号的频率小于1HZ时，在秒级门控信号的一个周期内，计数器要么能计数一次，要么计数零次，因而不能准确的测出被测信号的频率。

五．经验总结

1.本实验中的频率计由于其在结构上存在缺限，因而在测量小于1HZ的信号时，会有较大的误码差，在测量频率大于1HZ信号时，也可能存1HZ误差，其原因在于如果在一个秒级门控信号的周期内，被测信号的上升沿的个数正好

第10页，共11页 湖北师范学院电工电子实验教学省级示范中心电子版实验报告

和其周数相同，则测量结果是准确的，如果上升沿的个数比周期数多一，则测量结果比实际值大一。

2.提高测量精度的另一个关键地方在所产生的秒级门控信号的精度。只有所产生的秒级门控信号的低电平时间长度为严格的一秒时，测量结果才会更精确。由于实验箱上所使用的晶振不是严格等于24MHZ，因而可用示波器测出晶振的准确频率后，再在parameter

N=24000000;语句中改变N的值。也可以在实验中逐渐调整N的值，直到测量结果最精确为止。最终我们的实验中，N的值取的是24000351。

3.对于高位清零功能的加入，正是仪器设计人性化的一个体现。如果没有这个功能，再未显示数据的数码管也一直处于工作状态，一则是对资源的乱费，二则是会减少器件的使用寿命。

数字频率合成器的FPGA实现 篇6

摘要：介绍了DDFS的原理和Altera公司的FPGA器件ACEX 1K的主要特点，给出了用ACEX 1K系列器件EP1K10TC144-1实现数字频率合成器的工作原理、设计思路、电路结构和仿真结果。

关键词：DDFS;FPGA;快速通道互连;仿真

1 概述

1971年，美国学者J.Tierncy，C.M.Rader和B.Gold提出了以全数字技术，从相位概念出发直接合成所需波形的一种新的频率合成方法。限于当时的技术和器件水平，它的性能指标尚不能与已有技术相比，故未受到重视。近30年间，随着集成电路技术和器件水平的提高，一种新的频率合成技术――直接数字频率合成(DDFS)得到了飞速的发展，它以有别于其它频率合成方法的优越性能和特点成为现代频率合成技术中的佼佼者。

随着微电子技术的发展?现场可编程门阵列?FPGA?器件得到了飞速发展。由于该器件具有工作速度快，集成度高和现场可编程等优点，因而在数字信号处理中得到了广泛应用，越来越受到硬件电路设计工程师们的青睐。直接数字频率合成(DDFS)技术以其具有频率分辨率高，频率变换速度快，相位可连续线性变化等特点，而在数字通信系统中被广泛采用。本文基于DDFS的基本原理，给出了利用AL-TERA公司的FPGA芯片(ACEX 1K系列EP1K10TC144-1器件)完成DDFS系统设计的具体方法。

(本网网收集整理)

ACEX 1K系列器件是Altera公司着眼于通信(如Xdsl?路由器等)、音频处理及类似场合的应用而推出的新型芯片系列。ACEX 1K系列器件具有以下特性：

(1)采用查找表(LUT)和EAB相结合的结构模式，可提供高效低功耗的优良性能。因为LUT结构适用于实现高效的数据通道、增强型寄存器、数学运算及数字信号处理设计，而EAB结构可实现复杂的逻辑功能和存储器功能。

(2) 密度高，典型门数为1万到10万门，有多达49152位的RAM(每个EAB有4096个RAM)。

(3)系统内核采用2.5V电压，I/O脚可支持2.5V/3.5V/5.0V多电压标准;器件功耗低;具有高达250MHz的双向I/O功能;完全支持33MHz的PCI总线标准;内置JTAG边界扫描电路;不需测试矢量和扫描链即可对所有器件进行100%的功能测试。

?4?具有快速连续式延时可预测的快速通道互连(FAST TRACK);能实现快速加法器、计数器和比较器等算术运算功能;具有专用链和实现高速多扇入逻辑功能的专用级链;具有能实现内部三态总线的三态仿真;具有多达6个全局时钟信号和4个全局清除信号。

(5)每个引脚都有独特的三态输出使能控制;可编程输出的压摆率控制可以减少电平转换产生的噪声;引脚与引脚间具有用户可选的钳位电路;支持热插拔操作。

2 DDFS基本原理

DDFS技术是一种可把一系列数字量形式信号通过DAC转换成模拟量形式信号的合成技术。目前使用最广泛的一种DDFS方式是利用高速存储器作查寻表，然后通过高速DAC产生已用数字形式存入的正弦波。图1是DDFS的`基本原理图。

2.1 相位累加器

相位累加器由N位加法器与N位累加寄存器级联构成。时钟脉冲每触发一次，加法器便将频率控制数据与累加寄存器输出的累加相位数据相加，然后把相加后的结果送至累加寄存器的数据输入端。累加寄存器将加法器在上一个时钟作用后所产生的新相位数据反馈到加法器的输入端，以使加法器在下一个时钟的作用下继续与频率控制数据相加。这样，相位累加器在参考时钟的作用下将进行线性相位累加，相位累加器累加满量时，就会产生一次溢出，以完成一个周期性的动作，这个周期就是DDFS合成信号的一个频率周期，累加器的溢出频率就是DDFS输出的信号频率。

2.2 相位-幅值转换

用相位累加器输出的数据作为取样地址来对正弦波波形存储器进行相位-幅值转换，即可在给定的时间上确定输出的波形幅值。

2.3 数模转换

通过DAC可将数字量形式的波形幅值转换成所要求的合成频率模拟量形式信号，低通滤波器用于衰减和滤除不需要的取样分量，以便输出频谱纯净的正弦波信号。

对于计数容量为2N的相位累加器和具有M个相位取样的正弦波波形存储器，若频率控制字为K，则DDS系统输出信号的频率为：fo=fc×K/2N，而

频率分辨率则为：Δf=fomin=fc/2N。3 基于FPGA的DDFS结构设计

图2是利用DDFS原理设计的一个信号源发生器的结构框图。图中，FPGA用来控制输出波形的频率、相位和波形的选择。波形数据的存放有两种形式，一种是将固定波形数据存放在EEPROM里，主要有正弦波，三角波，锯齿波?包括半正弦波，半三角波，半锯齿波?数据。而对于特殊的波形，则通过上位机下载到RAM里，然后从RAM里读取数据。

该系统在工作时，首先由上位机把控制命令和数据参数通过USB接口用AT96总线传给FPGA。如果是固定波形，就从EEPROM中读取数据，否则就从RAM中读取数据。数据传送给FPGA后即可等待触发信号，触发信号由时基卡或软件给出。触发信号到来之后，就开始读取数据并输出波形。同时由FPGA给上位机一个状态位，该状态位可用于表示发送波形是正在发送，还是已经发送结束了。

信号源的输出频率范围分为如下几档：0.001Hz～1Hz? 1Hz～10Hz? 10Hz～100Hz;100Hz～200Hz，步进为1/1000。之所以分档控制，是为了保证输出波形频率具有更高的精度，在输出波形频率较低时可对数据不抽点，频率较高时应进行抽点。要达到较高的频率精度，必须利用数字频率合成器(DDFS)来实现对输出波形频率的控制?并按频率要求对相位增量进行累加，然后以累加相位值作为地址码来读取存放在存储器中的波形数据。通过改变相位增量寄存器的增量值(即步长)，使相位累加器能够输出依据相位增量寄存器所给出的步长来改变波形存储器的地址，从而改变波形每周期的点数，从而达到改变输出波形频率的目的。该电路的设计关键在于用硬件构造一个多位累加器来实现相位的累加。

根据DDFS的原理，输出信号频率fo与累加器时钟fclk、累加器位数M、相位增量N的关系如下：

fo=(fclk×N)/2M

根据以上原理，结合实际情况可得到的各项参数(这里采用32.768MHz=1000×215的晶振频率)。为了保证所需的精度以及输出波形频率的步进。这里选M=27。由于D/A的最大转换速度为1MHz，波形每个周期的样点数是128k，因此当输出波形的频率大于8Hz时，一般就需要进行抽样。

图3

对于RAM和EEPROM的寻址可通过以下两种方式来实现：

(1)基于EEPROM的寻址方式

这种方式首先用累加器实现地址的寻址，然后通过改变累加器的第24位和第25位(A15和A16)的所赋初值来改变发送波形的初始相位。

由于发送波形的结束时刻可通过一个减法计数器来实现，而且波形周期寄存器里寄存的是T/4的个数。因此，可根据所需发送的波形周期的个数来给计数器赋初值，并在减到0时使累加器复位，从而停止寻址。此时时钟应接A14。

EEPROM里面可以存放4种波形，每一种波形的数据是64kB。波形的选择可通过给A17和A18赋初值来实现。

(2)对RAM的寻址方式

RAM共有1MB的容量，因此，可寻址20位的地址。对于RAM里面的波形，只需要控制样点频率和发送波形的结束时刻即可。

结束时刻的实现主要是将结束时刻值存放到寄存器中，然后把计数器的输出和寄存器的值进行比较，若两者相等就给计数器发送复位信号以停止计数，以结束发送波形。

这里的计数器是加1计数，因而可通过改变分频器的值来改变计数器的时钟，从而引起读取样点频率的改变。

图4

4 电路仿真

通过上述结构设计可得到顶层电路结构。整个电路设计可采用Verilog语言和原理图输入相结合的方法来设计。图3和图4分别给出了对RAM和EEPROM进行寻址的仿真结果。5 结论

基于FPGA的数字频率计设计 篇7

数字频率计最基本的原理就是公式

其中, f-频率, T-一定的时间, N-相应时间内的周期数。基于这个公式, 衍生出两类数字频率计实现方案, 直接测量法和间接测量法。

1.1 直接测量法

直接测量法, 引入一个闸门信号, 由一个时间宽度固定的闸门信号来控制待测信号的计数使能端。通过测得在闸门时间内待测信号的周期个数N, 除以闸门时间T, 即可以得到待测信号的频率f。

闸门信号连接计数器的使能端, 高电平有效; 待测信号接计数器输入端, 作计数信号。

其误差来源于闸门信号上升沿和下降沿的到来时间, 与待测信号开始计数时脉冲的上升沿及计数结束时的脉冲的下降沿到来时间不完全一致。测高频信号时, N较大, 误差对测量精度影响不大。但在测低频信号时, N相对较小, 这个误差则对系统精度产生较大影响。

1.2 间接测量法

间接测量法泛指直接测量法以外的测量方法, 最具代表性的是周期测量法。其核心是借助于一个标准的参考时钟信号, 测得在待测信号的整数个周期时间内参考时钟的周期个数, 之后, 利用公式1, 计算得到待测信号频率。

(注 : fx-待测信号频率 , fa-参考信号频率 , Nx-测量时间内待测信号的周期数, Na-测量时间内参考信号的周期个数。)

简单控制电路实现的功能就是在待测信号整数个周期内,维持高电平输出。

此方案误差来源于待测信号的上升沿和下降沿到来时间与参考信号开始计数时脉冲的上升沿及计数结束时脉冲的下降沿到来的时间未必严格一致。因而Na最多会有一个脉冲的误差。最终的相对误差和Na成反比。周期测量法在低频段性能较好, 但在高频段误差较大。

1.3 自适应测量法原理

在一般的周期测量法中, 待测信号周期数是固定的。其结果就是随着待测信号频率的提高, 频率计系统的测量精度不断下降。

为了提高数字频率计系统在高频段的测量精度, 而又不延长数字频率计在测量低频信号时的测量时间, 提出将Nx作为一个可变的量。但是, 假如片面地追求在整个测量范围具有相等的精度, 那么根据公式 (1-2), 势必会引入一个以为乘数的乘法运算。这个乘法运算将会在很大程度上提升系统的复杂度。因此, 这里设Nx相对固定, 只赋于它4个值: 1、10、100和1000。这样既能使系统在高频段的测量精度有了保障, 又避免了乘法运算的引入, 只需对最后的十进制输出结果进行移位运算就可达到乘法运算的效果。

2 设计与实现

2.1 设计指标与硬件环境

文中设计的数字频率计, 预期实现的测量范围为1Hz~10MHz, 测量相对误差小于1%。本款设计基于FPGA, 其中EDA工具采用Altera公司出品的Quartus II 5.1, 硬件描述语言使用VHDL, PLD芯片是Altera Cyclone EP1C6T144C8。

2.2 系统模块

数字频率计系统总共有4大模块, 分别是参考信号计数器模块、周期控制计数器模块、除法运算处理单元模块以及移位锁存单元模块。

参考信号计数器模块: 在使能端允许的情况下, 负责对参考信号进行计数操作, 在计数结束后, 将结果输出到除法运算处理单元。

周期控制计数器模块: 根据除法运算处理单元的反馈信号确定待测信号的周期数。在待测信号的周期数达到预定数目之前, 维持参考信号计数器的使能端为高电平, 一旦达到预定数目, 则将参考信号计数器的使能端置为低电平。

除法运算处理单元: 将参考信号计数器的输出结果作为本模块的输入。先对输入进行判断, 并将相应的信号反馈到周期控制计数器模块。假如输入大于一定的数值, 则进行除法运算, 之后, 运算结果输出到移位锁存单元。

移位锁存单元模块: 利用除法运算处理单元的反馈信号对运算结果进行移位并锁存, 之后利用数码管显示出来。

2.3 系统电路原理

数字频率计原理图如图6所示。它有4个功能实体, 即CycleControl、ReferenceCounter、DivisionProcess和ResultDisplay。它们分别对应设计模块图中的周期控制计数器、参考信号计数器、除法运算处理单元和移位锁存单元。而Cymometer作为整个数字频率计系统的顶层实体, 主要负责调度各个功能模块。

ClkX: 整个系统的待测信号, 同时也是CycleControl实体的时钟输入信号。

ClkR: 整个系统的参考时钟信号 , 同时也是ReferenceCounter实体的时钟输入信号。

CReset: 整个系统的异步复位信号, 高电平有效, 同时,也是4个功能实体的异步复位信号。

CymNum: 整个系统的8位十进制输出信号 , 同时也是ResultDisplay实体的输出信号。

CCEn: ReferenceCounter实体的计数使能控制信号, 高电平有效。

CCClr: ReferenceCounter实体的计数清零信号 , 高电平有效。

RCNum: ReferenceCounter实体的计数结果输出数据, 为6位十六进制数据。

DPTn: DivisionProcess实体反馈 到CycleControl实体和ResultDisplay实体的12位二进制 数据信号 , 有“000000000001”、“000001100100”和“000000001010”、“001111101000”4种可能。

CCPc: DivisionProcess实体的输入数据 (即参考信号计数结果) 的除法处理控制信号, 上升沿有效。

DPRc: ResultDisplay实体的输入数据 (即除法处理结果)的移位锁存处理信号, 上升沿有效。

DPNum: ResultDisplay实体的输入数据 , 即除法处理结果, 为8位十进制数据。

整个系统的工作原理详细阐述如下:

测量开始时, CReset会产生一个短的脉冲, 使整个系统复位。具体而言, 是指CCEn置为0, CymNum置为全0, CCClr置为1, DPTn则置为“000000000001” , CCPc置为0,DPRc置为0。之后 , 在待测信号ClkX的第一个上升沿 ,CCEn置为1, CCClr置为0, ReferenceDisplay开始计数。

一个周期后, CCEn置为0, 计数暂停, CCPc置为1, 使DivisionProcess实体开始工作。由DivisionProcess判断RCNum是否不小于4096, 是, 则开始进行除法处理, 得出初步结果,并将DPRc置为1, 由ResultDisplay进行移位锁存处理, 最后输出到数码管。否则判断RCNum的值是处于哪个区段。若小于16, 那么就将DPTn置为“001111101000”, 继续计数, 直到达到相应的测量周期, 再由DivisionProcess, ResultDisplay进行处理。若介于16与256之间, 那么就将DPTn置为“000001100100”, 同上一种情况作相同的处理。而若处于256与4096之间, 则需要分两种情况处理。第一种情况: 假如此时DPTn为“000000000001”, 则将其置为“000000001010”,之后也是按照上面那样处理。第二种情况: DPTn为其他值时, 停止计数, 直接进行除法处理, 直至得出结果。

RCNum数据在DivisionProcess实体中的判断流程如图7所示。

2.4 设计方案中的运算处理

2.4.1 乘法

因本方案中, Nx并非纯粹的变量, 它只有1、10、100和1000 4个可能的取值, 而之所以取这4个值, 是考虑到最终输出结果fx会是一个8位十进制的量, 这4个值都是10的幂, 乘法运算可转化成移位运算。比如, 倘若Nx取100, 那么, 只需要将经过除法处理的初步结果左移两位就可以得到fx, 简化了运算。

2.4.2 除法

在本方案中, 被除数即参考信号频率fa固定为20MHz,但是作为除数的参考信号周期数Na是一个在介于1000和107之间的整数。那么, 除法运算就不能简化为移位运算, 只能从算法角度来简化。

传统的除法运算处理方式为: 先将商置零, 接着开始循环, 比较被除数与除数, 若被除数大于或等于除数, 商加1,并将被除数与除数的差作为新的被除数, 开始下一个循环。否则, 退出循环。

这种算法循环次数即为商的大小。当商较大时, 循环次数将很多, 资源开销难以承受。尤其是相对于EDA工具Quartus II而言, 循环次数大于105 次的循环, 则无法通过编译。

提出的除法算法, 借鉴了除法笔算的思想, 即从高位向低位运算。虽然编程时复杂度有所提高, 但它所需的循环次数最多不超过40次, 大大节约了资源。

同时, 考虑到除数Na是一个十六进制的数, 而除法运算结果则是一个8位十进制的数, 为了避免在系统处理中再引入十-十六进制转换, 这里采用了十-十六混合进制算法。使用这一算法, 可以使得在除数为十六进制的情况下, 除法运算的结果直接就是十进制数。具体说明如下:

令除数Na=b3b2b1b0, 是一个十六进制数, 其中, b3不等于0。那么, fa可以表示为fa=4E20*103。将4E20与Na相除, 得到的商作为除法运算结果的千位。之后, 将余数乘以十 (可以通过将余数分别左移一位和左移三位后再相加来实现), 再与Na相除, 得到的商作为除法运算结果的百位。类似操作继续执行两次, 以分别得到除法运算结果的十位和个位, 即可完成除法运算处理。

这种除法处理的实际效果, 一个数据足以说明: 直接调用“*”运算时, 即使是16位乘以16位的运算, 所需的逻辑单元即接近1万。而这里整个数字频率计系统, 包括这个被除数为32位, 除数为24位的除法运算模块, 所需的逻辑单元不足5800个。

2.5 设计方案的性能分析

2.5.1 测量精度理论

本次设计中, 核心公式为:

令待测信号真实频率为f, 由于测量时, 测量时间的开始和结束都是由待测信号上升沿触发的, 所以对于待测信号周期数Nx的测量是没有误差的。

而对于参考信号周期个数Na, 则最多有一个周期的误差,也就是说:

由公式 (2-1)、公式 (2-2) 可得:

由相对误差公式:

将公式 (2-1)、公式 (2-3) 代入公式 (2-4), 可得:

再考虑到公式 (2-2), 那么, 会有:

因此, 只要能够确保Na足够大, 从理论上来说, 频率计系统的测量精度就可以得到保证。实际上, 在本方案中, 已经确保Na不小于1000, 也就是说, 频率计系统的理论测量精度不低于0.1%, 满足设计目标。

2.5.2 时序仿真结果

为了节约仿真时间, 将待测信号周期个数Nx与参考信号周期个数Na的比值扩大了100倍, 假使待Nx与Na的比值原本是1∶10000, 那么实际上, 在仿真图上表现出来比值将是1∶100。

这里需要将参考信号计数器由每一个参考信号的上升沿计数加1改为每一个上升沿计数加100。这样处理对于数字频率计系统功能的证实没有实质影响, 缺点是会将系统测量误差放大100倍。

(1) 待测信号为4000Hz时, 如图8所示。

可以看出, 当待测信号为4000Hz时, 仿真输出结果是“00000000000001000000000000000000”, 也就是4000。所以,测量结果与待测信号的实际频率相同, 此时的测量误差为0%。

(2) 待测信号为40000Hz时, 如图9所示。

可以看出, 当待测信号为40000Hz时, 仿真输出结果是“00000000010000000000000000000000”, 也就是40000。所以,测量结果与待测信号的实际频率相同, 此时的测量误差为0%。

之所以会出现测量误差为0%的仿真结果, 是因为仿真时的输入信号比较理想, 从而使△Na=0, 进而导致0误差的测量结果。

当待测信号为4000Hz时, Nx即为1, 并不需要做出改变, 而待测信号为40000Hz时, Nx为10, 需要改变。两种待测信号下都可以正常工作, 则表明本设计方案可以实现周期自动调整的功能。

3 设计方案的资源消耗

整个数字频率计系统需要的逻辑单元是5731个, 输入输出端口35个, 设计时使用的拥有着十几万逻辑单元的AlteraCyclone EP1C6T144C8芯片而言, 资源是非常充足的。

4 结语

设计的自适应性数字频率计, 将待测信号测量周期相对地固定为1、10、100和1000这4个值, 除法运算采用了独特的从高位向低位运算的十-十六进制除法算法。

仿真结果表明, 这样的处理只需要5700多个逻辑单元,就可以实现一个测量范围在1Hz~10MHz、测量误差小于0.1%的数字频率计系统, 成功地控制了资源的消耗。

摘要：针对周期测量法在高频段表现差强人意的缺点,提出了周期自适应测量法的设计方案,即在增加一项自动调整待测信号测量周期的功能。同时设计一款基于FPGA的数字频率计,其中EDA工具采用Altera公司出品的Quartus II 5.1,硬件描述语言使用VHDL,PLD芯片是Altera Cyclone EP1C6T144C8。

课程设计----数字频率计 篇8

关键词 集成电路设计 教学方法 教学探索

中图分类号：TN79 文献标识码：A 文章编号：1002-7661（2015）19-0006-02

1958年，美国德州仪器公司的基尔比发明了第一块集成电路，随着半导体工艺和集成电路设计技术的发展，集成电路的规模可以达上亿个晶体管。集成电路具有速度快、体积小、重量轻等优点，广泛应用于汽车、医疗设备、手机和其他消费电子，其2012年集成电路设计市场应用结构如图1所示。

自2006年以来，我国集成电路的产值为126亿美元，占全球产业总产值的5.1%，2013年我国集成电路的产值为405亿美元，占全球产业总产值的13.3%。2006年到2013年的年复合增长率达到18%，远超过全球集成电路产业整体增速。我国集成电路行业的产值如表1所示。

近年来，半导体集成电路产业在国家政策支持下发展迅速，因此对集成电路设计人才的需求剧增。为了满足社会日益发展的需要，国家在高校内大力推广集成电路设计相关的课程，并且取得了较好的效果，使人才缺口减小，但是还是不能满足国内对集成电路设计人才实际数量的需求。为了更好地加快集成电路设计人才的的培养，本文针对《数字集成电路原理》教学中存在的问题，并且根据教学的现状，探索出集成电路设计的教学改革。

一、数字集成电路设计原理教学中的现状

集成电路设计相对于以分立器件设计的传统的电子类专业而言，偏向于系统级的大规模集成电路设计，因此，微电子专业和集成电路设计专业的学生注重设计方法的形成，避免只懂理论、不懂设计的现象。即使学生掌握了设计的方法，能够进行一些小规模的集成电路设计，但是设计出来的产品不能用，不能满足用户的需求。这就成了数字集成电路设计原理面临的问题。

二、数字集成电路设计原理教学改善的方法

（1）针对上述的问题，在多年教学的基础上，在教学方法上进行改进，改变传统的以教师为中心，以课堂讲授为主的教学方式，采用项目化教学来解决数字集成电路设计中只懂理论、不懂设计的现状。注重数字集成电路设计原理与相关课程之间的内部联系，提高学生的学习兴趣，通过将一个项目拆分成几个小项目，使学生在项目中逐渐加深了对知识点理解，并且将课程的主要内容相互衔接与融合，形成完整的集成电路设计概念。学生分成5-8人一组，通过小组的方式加强了学生的相互合作能力，让学生更有责任感和成就感。学生应用相关的EDA软件来完成项目的设计，能够掌握硬件描述语言、综合应用等数字集成电路设计工具。

（2）通过PDCA戴明环的方式改善了集成电路设计的产品可用度不高的问题。在集成电路设计过程中，通过跟踪课内外学生设计中反应的问题，对项目难易度的进行调整，提高学生计划、分析、协作等多方面的能力。结合新的技术或者领域，对项目进行适当的调整。通过PDCA戴明环的方式来持续改进教学内容和方法，使其满足社会对数字集成电路设计人才的需求。PDCA戴明环如图2所示。

（3）开展校企合作的方式，进一步提高教学质量和学生的综合素质，促进企业和学校的共同发展。这种方式实现了学校与企业的优势互补，资源共享，培养出更加适合社会所需要的集成电路设计人才，也能够让学校和企业形成无缝对接。

三、小结

随着大规模集成电路设计的发展，更多的设计工具和设计方法出现，因此，使用最新的设计工具，合理设置《数字集成电路设计原理》的教学内容，可以提高学生的设计能力和培养学生的创新能力。通过对《数字集成电路设计原理》课程教学的探索，改变了以教师为中心的传统采理论课教学方式，充分发挥了学生的能动性和协作能力，使学生理论与实践都能够满足集成电路设计人才的要求。

参考文献：

[1]殷树娟，齐巨杰. 集成电路设计的本科教学现状及探索[J].中国电力教育，2012，（4）：64-65.

[2]王铭斐，王民，杨放.集成电路设计类EDA技术教学改革的探讨[J].电脑知识与技术， 2012，8（9）：4671-4672.

[3]谢海情，唐立军，文勇军.集成电路设计专业创新型人才培养模式探索[J].人才培养改革， 2013，（28）：29-30.

基金项目：（1）重庆市高等学校教学改革研究重点项目（132014）；（2）重庆市高等教育学会2013-2014年高等教育科学研究课题（CQGJ13C446）；（3）重庆市教育科学“十二五”规划课题（2014-GX-006）。

课程设计----数字频率计 篇9

专业：09自动化 姓名 ：程淑欣

学号:2009014045

班级：09自动化

指导老师:李敏君

目录

一．目录.................................2

二．设计介绍.............................3

三．设计任务和要求.......................4

四．选用器材.............................4

五．设计方案.............................4

六．电路图...............................8

七．电路说明及原理分析...................8

八．设计总结及心得体会...................9

九．参考文献.............................10

波形发生器设计

设计介绍

波形发生器是用来产生一种或多种特定波形的装置，这些波形通常有正弦波.方波.三角波.锯齿波，等等。以前，人们常用模拟电路来产生这种波形，其缺点是电路结构复杂，所产生的波形种类有限。随着数字电子技术的发展，采用数字集成电路产生各种波形的方法已变的越来越普遍。虽然，用数字量产生的波形会呈微小的阶梯状，但是，只要提高数字量的位数即提高波形的分辨率，所产生的波形就会变的非常平滑。用数字方式的优点是电路简单，改变输出的波形极为容易。下面将说明以数据存贮器为核心来实现波形发生器的原理。

用波形数据贮存器记录所要产生的波形，并将其在地址发生器作用下所产生的波形的数字量经过数-模转换装置转换成相应的模拟量，以达到波形输出的目的。其实现的原

设计任务和要求

设计一个多种波形发生器，其具体要求如下: 1.实现多种波形的输出。这些波形包括正弦波.三角波.锯齿波.反锯齿波.梯形波.台型阶梯波.方波.阶梯波,等等。2.要求输出的 波形具有8位数字量的分辨率。3.能调整输出波形的 周期和幅值。4.能用开关方便的选择某一种波形的输出。

选用器材

1.NET系列数字电子技术实验系统 2.稳压电源

3.集成电路：74LS161.2716.DAC0832.NE4558 4.电阻.开关.可变电阻 5.计算机.EPROM编程器 6.万用表.示波器

设计方案

按地址发生器.波形数据存贮器.数/模转换器三个部分分别说明。1.地址发生器组成

地址发生器说输出的地址位数决定了每一种波形所能拥有的数据存贮量。但在同一地址发生频率下，波形贮存量越大输出越低。考虑到我们要求输出波形具有8位数字量的分辨率，因而可将地址发生器设计成8位，以获得较好的输出效果。如果地址发生器高于8位，那么输出波形的分辨率将会收到影响。

选用2片4位二进制计数器74LS161组成8位地址发生器，其最高工作频率可达到32MHZ。

2.波形数据存贮器

8位地址发生器决定了每种波形的数据贮存量为256字节。因为总共要输出8种波形，故贮存量为2K字节。可选用2716 EPROM作为波形数据存贮器。8种波形在存贮器中的地址分配如图: 5

0000H三角波00FFH0100H方波01FFH0200H锯齿波02FFH0300H反锯齿波03FFH0400H梯形波04FFH0500H阶梯波05FFH0600H台型阶梯波06FFH0700H正弦波07FFH贮存在EPROM中的波形数据是通过一个周期内电压变化的幅值按8位

D/A分辨率分成256个数值而得到的。例如正弦波的数据可按公式 D=128（1+sin360/255x）,x=0…255 3.数据转换器

可采用具有8位分辨率的D/A转换集成芯片DAC0832作为多种波

形发生器的数模转换器。由于多种波形发生器制使用一路D/A转换，因而DAC0832可连续接成单缓冲器方式。另外，因DAC0832是一种电流输出型D/A转换器，要获得模拟电压输出时，需外接运放来实现电流转换为电压。

由于在实际使用中输出波形不仅需要单极性的（0-+xV 或0--xV）有时还需要双极性的（+-xV）,因而可用两组运算放大器作为模拟电压输出电路，运放可选用NE4558,其片内集成了两个运算放大器。

主要电路图

+5V2716VppE/POED7D6D5D4D3D2D1D0+5V74LS161+5V+5V4.7Ωx3波形选择开关A10A9A8A7A6A5A4A3A2A1A074LS161TPCRLDQ3Q2Q1Q0CPTPCP+5V4CRLDQ3Q2Q1Q0CPD3D2D1D0D3D2D1D048+5VText15KΩ15KΩDAC0832DI0VccDI1ILEDI2VREFDI3WR1DI4RFBDI5DI6Iout1DI7CSIout2XFERWR2AGNDGND23NE4558-+1A7.5KΩ+15V86-5+Text710KΩBVout-15V

电路说明及原理分析

1.2716 EPROM的地址信号

两片74LS161级练成八位计数器，其两组Q3-Q0输出作为2716的低八位地址A7-A0，这样，读出一个周期的波形数据需要256个CP脉冲，故输出波形的频率为CP时钟脉冲频率的1/256.2716的高三位地址（A10-A8）用作必须选择，他们与三个选择开关相连。利用开关的不同设置状态，可选用八种波形种的任意一种。2.DAC0832的单缓冲器方式

在电路中DAC0832被接成单缓冲器方式。它的ILE与+5V相连，CS,XFER,WR2与GND相连，WR1与CP信号相连。这样DAC0832的8位DAC寄存器始终处于导通状态，因此当CP变成低电平时，数据线上的数据便可直接通过8位DAC寄存器，并有其8位D/A转换器进行转换。

3.波形的输出和调整

在上图种，DAC0832输入的电流信号经过双运放NE4558被转换成0--5V 再经过一级运放后得到了 双极性输出+-5V 通过改变CP脉冲的频率，可得到不同周期的输出波形。而对图种可变电阻的调节，则可以改变输出波形的幅值。4.波形数据

波形的数据可 用EPROM编程器将这些数据写入2716EPROM中。

设计总结及心得体会

这次实验是一次将理论知识和实践动手能力相结合的一次，它大大锻炼了我的动手和分析能力，巩固了我的知识，从而增加了我的信心，也明确了我的努力方向。这次课程设计，让我对电气这门学科更加热爱了，总之，这次的课程设计让我受益匪浅，尤其是掌握了PROTEL99的应用，虽然花费了不少时间，但是比起我的收获，这算得了什么，这次的课程设计让我记忆深刻，很感谢这次的设计，感谢老师给我这个锻炼的机会，希望今后还能有这样的课程设计。

参考文献

1．《电子技术基础-数字部分》 华中理工大学教研室编 康华光主编

2．《电子技术基础-实验与课程设计》 电子工业出版社 高吉祥主编

3．《电子技术课程指导书》 河南理工大学 付子仪等编

4.《电子技术试验与课程设计》机械工业出版社 毕满清编

5.《数字电子技术基础》

阎石主编

第五版