高速数据传输（精选12篇）
高速数据传输 篇1
0 引言
无人侦察机和有人侦察机可以携带光电摄像机、红外摄像机和合成孔径雷达等任务载荷, 通过空地数据链把机载传感器数据传到地面。随着需求的不断提高, 任务载荷数量要增加, 各传感器的分辨率也不断增加, 需要传输的数据量越来越大, 要求实现空地高速的数据传输。在空地数据传输中, 有于存在地面反射, 产生信号衰落, 引起严重的码间干扰, 因此必须根据空地数据传播的特点, 研究合适的高速数据传输方式。
1 空地数据传播特性
在空地数据通信中, 传播方式除直射波和地面反射波以外, 还存在散射波、折射波和绕射波等。但由于无线电波主要是以地波反射形式传播的, 因此主要考虑直射波和地面反射波传播。
可以用镜象原理处理地面对电波传播的影响, 如图1所示。
在图1中, 地面站天线位于A点, 高度为Ha;飞机天线位于B点, 高度为Ht, 离地面站距离为R, 测控站和目标的地面距离为D。
通过计算可得直射波和反射波的路径差为:
Δ=2htha/D。 (1)
与这个差相关联的相位滞后
地表反射使幅度和相位都会发生变化, 用反射系数表示, 它是一个复数量Γ=ρe-jΨr。ρ表示反射的幅度变化, Ψr表示相移。
这样, 直射波和反射波总的相位差为:
在A点或B点接收到的信号是直射波和反射波叠加, 用反射衰落因子η表示地面反射对接收信号幅度的影响, 定义η为和信号幅度被自由空间时的信号幅度相除。经过近似计算, 得反射衰落因子η为:
η=[ (1+ρcosΨ) 2+ (ρsinΨ) 2]1/2=
[ (1+ρ2+2ρcosΨ) ]1/2。 (3)
由式 (2) 可以看出, 当地面站天线高度ha、飞机天线高度ht、地面站距飞机的水平距离D变化时, cosψ会发生变化, 也就是接收信号的幅度发生变化。由于地面反射的干涉, 天线在俯仰面上的辐射可被分成很多瓣, 在某些仰角上辐射的信号会增强, 某些仰角上信号会减弱, 这种现象被称为天线波瓣分裂。波瓣图的最大值和最小值分别相应于Ψ是π的偶数倍或奇数倍。通常, 水平极化地面反射系数相位近似为π弧度, 垂直极化地面反射系数相位低于π, 许多文献Ψr取π。这时:
当
产生最大值;
当
产生最小值。
波瓣图的最大值和最小值不仅取决于相位Ψ, 还取决于表面的反射系数。反射系数与表面粗糙度、介质特性、天线的极化形式、频率和入射角等有关。美国学者认为, 低入射角频率高于1 500 MHz情况下, 常规 (非光滑) 地面的反射系数为0.2～0.4, 很少大于0.5。而学者认为反射系数要高一些。表1是一些地区反射系数的测量结果。
由上面分析可以看出, 在空地数据通信中, 地面的反射产生反射波, 接收点收到的信号是直射波和反射波的叠加合成, 它们之间存在路程差变化就造成衰落。传输模型主要是二径模型。
当传输数据速率较低时, 路程差相对较小, 反射主要对接收信号幅度有影响, 这时的衰落属于平坦衰落;当数据速率较高时, 路程差相对较大, 反射波会造成接收信号波形时间展宽, 引起严重的码间干扰, 对解调信号的眼图产生较大影响, 这时衰落属于频率选择性衰落。
直射波和反射波路程差由式 (1) 表示, 通常情况下地面测控站天线比较低, 路程差产生的时延不超过10 ns。对中低速数据传输, 衰落的影响表现在接收信号幅度随着飞机高度、距离变化起伏变化, 抗信号幅度衰落的方法是增加信号强度的储备裕度;当传输数据高时, 衰落为选衰性衰落, 这时对数据传输的影响是非常严重的。
可以采用一些方法减少地面反射, 如采用窄波束宽度天线或使天线波束向上倾斜, 使照射地表面的辐射能量减少;适当减少地面站天线的高度可以减小直射波和反射波之间的路径差, 减少选择性衰落的影响;有一些文献提出在天线周围地面反射网, 防止信号照射到地面。
2 高速数据传输的调制方式
目前有多种高速调制解调的方法, 应该根据空地无线电传播特点采用合适的调制解调方式。
2.1 四相相移键控
在卫星传输系统中, 主要采用四相相移键控 (QPSK) 、偏移正交相移键控OQPSK等方式实现高速调制解调器。由于数据速率较高时, 采用传统的串行方式无法实现, 主要采用并行方式。在解调器中并行结构实现高速数字解调, 如美国JPL实验室提出的APRX结构。高速调制器也采用并行方式实现成型滤波、卷积运算、高速乘法器及加法器等。图2是一种并行结构高速调制解调器的实现框图。
采用并行结构的高速调制解调器, 不适合在衰落信道下应用。在地空传输链路, 当传输速率太高, 频率选择性衰落造成的时间扩展会产生严重的码间干扰。
2.2 正交幅度调制
多进制调制方式可以降低符号速率, 减少码间干扰。在多进制调制方式中, 正交幅度调制 (QAM) 是一种高效的数字调制解调方式, 在中、大容量的数字微波系统中被广泛采。
QAM是一种矢量调制, 它将输入比特先映射到一个复平面 (星座) 上, 形成复数调制符号, 然后将符号的I、Q分量 (对应复平面的实部和虚部) 采用幅度调制, 分别对应调制在相互正交 (时域正交) 的2个载波 (sin和cos) 上。QAM是幅度、相位联合调制的技术, 它同时利用了载波的幅度和相位来传递信息比特, 因此在最小距离相同的条件下可实现更高的频率利用率。调制阶数越高, 传输效率越高。对应16 QAM, 每个符号和周期传送4 bit。符号速率降低, 就可以减少码间干扰。
QAM有较高的频谱利用率, 理论上讲, QAM的调制节数越高, 频谱利用率也越高;同时也可以延长传输信号的周期, 增强抗多径能力。
在实际应用中, 频谱利用率往往达不到理论值, 特别是当QAM调制的阶数越高, 理论值和实用值之间的差距也越来越大。因为, 随着调制阶数的提高, 信号点之间的距离越来越小, 相差也越来越小, 码间干扰越来越大, 造成系统抗干扰能力下降, 解调难度增加;而且, 调制阶数的提高将使传输系统对多径衰落以及信道的非线性失真极为敏感, 因为多进制正交幅度技术会使键控信号的幅度上携带信息并产生起伏, 经过非线性信道以后造成频谱展宽及误码性能恶化, 因而降低了系统的频谱利用率和抗干扰性能。其他如传输信道的幅频畸变、群延时畸变以及调制误差、解调误差等对系统性能也会产生较大影响。
2.3 重叠时分复用
重叠时分复用 (OVTDM) 是李道本教授提出的一种高效调制方式, 用序列检测取代逐符号检测, 利用高速率的符号传输形成的符号间干扰来实现高频谱效率, 并证明OVTDM方式所需要的信噪比要低于相同传信率的无符号间干扰的高维调制信号传输方式。
采用二进制相移键控 (BPSK) 或者QPSK调制, 在传输符号间引入了编码约束关系, 接收端采用序列检测后, 可控的符号间干扰成为了系统抗干扰噪声的有利因素, 提高了传输的可靠性和频谱利用效率。
相邻K个符号互相重叠在一起, 信号频谱宽度不变。K个符号互相重叠的实质是在时间域内产生K个并行的相互干扰的传输信道, 各个并行传输的子信号流的频谱宽度相等, 并与符号周期T成反比。由叠加原理可知, 叠加后信号的频谱宽度保持不变, 仍等于叠加前各子信号流的频谱宽度。在时间域内多个符号叠加, 产生符号间的“干扰”, 而正是这种干扰使得所传输的符号之间有了“编码约束”关系, 并使得传输速率和频谱效率提高了K倍。
符号间在时间域的重叠虽然破坏了单个数据符号的波形本身, 破坏了数据符号与其时间波形之间的一一对应的关系, 但并未破坏传输数据符号序列与其时间波形之间的一一对应的关系, 因此检测可以使用最大似然序列检测算法。OVTDM原理图如图3所示。
文献[6,7,8]验证, 不管是在高斯信道、还是瑞利衰落信道, 采用重叠时分复用的波形重叠的调制技术和序列检测, 性能要明显优于采用高维调制的传输方式和逐符号检测。
3 仿真结果与分析
空地高速数据传输信道是二径模式, 通过模拟仿真, 利用眼图和波形来分析二径模式下的码间干扰问题。调制方式采用QPSK、16 QAM、两符号OVTDM。利用MATLAB软件进行仿真, 仿真原理框图如图4所示。图5 (a) 为调制方式采用QPSK无反射时I路信号输出的眼图, 图5 (b) 为调制方式采用16 QAM无反射时I路信号输出的眼图。2种调制方式符号宽度相同, 16 QAM是多电平传输, 信息速率是QPSK的2倍。但QPSK眼图的最大开启时间为整个符号宽度, 而16 QAM眼图的最大开启时间约为半个符号宽度。
图6 (a) 为经过地面反射后QPSK的眼图, 反射系数为0.5, 反射延时取0.5个符号宽度;图6 (b) 为经过地面反射后16 QAM的眼图, 反射系数为0.5, 反射延时取0.25个符号宽度。可以看出, 眼图发生显著变化, 将会对位时钟提取、采样判决产生影响, 造成误码。可以看出, 16 QAM调制下1/4宽度多径的影响与QPSK调制1/2宽度多径的影响相当。
加大反射延时, 反射延时取1.0个符号宽度, 这时QPSK眼图已经闭合;当反射延时为0.5个符号宽度, 16 QAM的眼图已经闭合。
经过对以上眼图的比较可以初步得出结论:虽然在符号宽度相同时16 QAM信息速率可以比QPSK提高一倍, 但抗多径能力没有增加。
由于OVTDM不适合用眼图进行表示, 通过信号波形图进行分析。图7 (a) 为OVTDM的信号示意波形图, 采用两符号QPSK叠加调制, 信息传输速率是QPSK的2倍, 无地面反射。图7 (b) 中OVTDM经过反射后的信号波形示意图, 反射系数为0.5, 反射延时相当于1个QPSK的符号宽度。从图7 (b) 可以看出, 信号有明显失真, 但可以正确解调出信息。对比QPSK, 当反射延时相当于1个QPSK的符号宽度时, QPSK眼图已经闭合, 而两符号叠加OVTDM信号波形基本形状还保留, 初步可以判断OVTDM抗多径能力优于QPSK。
4 结束语
空地数据传输模型主要是二径模型, 传输信道是衰落信道。当传输数据符号率速较低时属于平坦衰落;当传输数据符号速率较高时会出现频率选择性衰落, 产生码间干扰。通过对QPSK、16 QAM以及OVTDM等3种调制方式进行仿真、分析, OVTDM抗多径性能好、频谱利用率高, 是一种比较好的适用于空地高速传输的调制方式。
摘要：针对高速空地数据传输时由于地面反射产生信号衰落、引起码间干扰的问题, 阐述了空地数据传输的二径模型、信号衰落的模式及特点;在此基础上, 对QPSK、QAM和OVTDM 3种调制体制进行了分析;使用MATLAB对3种调制方式在二径模型下信号的码间干扰进行了仿真、比较, 并给出了一种2符号OVTDM的信号波形。仿真及分析结果表明, 2符号OVTDM的码间干扰和波形畸变小, 频谱利用率高, 性能优于QPSK和16QAM。
关键词：衰落信道,二径模型,QAM,OVTDM
参考文献
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高速数据传输 篇2
摘要：如何实现PC与单片机系统间的高速数据通信，是测量控制系统中经常遇到的难题。本文系统地介绍利用EPP接口协议实现高速数据通信的原理，并从硬件、软件两方面给出一个应用EPP接口协议的设计实例。关键词：单片机系统 高速数据通信 EPP
前言
单片机系统中常常需要具备与PC机通信的功能，便于将单片机中的数据传送到PC机中用于统计分析处理；有时又需要将PC机中的数据装入单片机系统中，对单片机程序进行验证和调试。目前常用的通信方式是串行通信，但传输速率太低，以9600bps计算，传输1MB至少需要10min(分钟)以上。并行通信克服了串行通信传输速率低的缺点。标准并行口SPP（Standard Parallel Port）方式实现了由PC机向外设的单向传输，但实现PC机接收外设发送的数据则非常麻烦；(本网网收集整理)而增强型并行口EPP（Enhanced Parallel Port）协议却很好地解决了这一问题，能够实现稳定的高速数据通信。
一、EPP接口协议介绍
EPP协议最初是由Intel、Xircom、Zenith三家公司联合提出的，于1994年在IEEE1284标准中发布。EPP协议有两个标准：EPP1.7和EPP1.9。与传统并行口Centronics标准利用软件实现握手不同，EPP接口协议通过硬件自动握手，能达到500KB/s～2MB/s的通信速率。
1.EPP引脚定义
EPP引脚定义如表1所列。
表1 EPP接口引脚定义
引脚号SPP信号EPP信号方 向说 明1StrobenWrite输出指示主机是向外设写（低电平）还是从外设读（高电平）2～9Data0～7Data07输入/输出双向数据总线10AckInterrupt输入下降沿向主机申请中断11BusynWait输入低电平表示外设准备好传输数据，高电平表示数传输完成12PaperOut/EndSpare输入空余线13SelectSpare输入空余线14AutofdnDStrb输出数据选通信号，低电平有效15Error/FaultnDStrb输入空余线16InitializeSpare输出初始化信号，低电平有效17Selected PrinternAStrb输出地址数据选通信号，低电平有效18～25GroundGroundGND地线2.EPP接口时序
EPP利用硬件自动握手实现主机与外设之间的高速双向数据传输，软件只须对相应端口寄存器进行读/写操作。
（1）EPP写操作时序如图1所示。
CPU实现向外设写数据的`操作步骤如下：
①程序对EPP数据寄存器执行写操作；
②nWrite置低；
③CPU将有效数据送到数据总线上；
④nDStrb(nAStrb)变低（只要nWait为低）；
⑤主机等待nWait变高，确认数据发送成功；
⑥主机等待nWait变高，确认数据发送成功；
⑦EPP写周期结束。
（2）EPP读操作时序如图2所示。
CPU实现从外设读数据的操作步骤如下：
①程序对相应EPP端口寄存器执行读操作；
②nDStrb(nAStrb)置低（如果nWait为低）；
③主机等待nWait为高，确认数据发送成功；
④主机从并行口引脚读取数据；
⑤nDStrb(nAStrb)置高；
⑥EPP读操作周期结束。
3.EPP端口寄存器
EPP接口除了保留SPP的3个端口寄存器以外，还新增了5个端口寄存器，如表2所列。
表2
地 址端口名称方 向基地址+0SPP数据端口写基地址+1EPP状态端口读基地址+2EPP控制端口写基地址+3EPP地址端口读/写基地址+4EPP地址端口读/写基地址+5EPP数据端口读/写基地口+6未定义（32位传输）读/写基地址+7未定义（32位传输）读/写EPP状态端口寄存器
WAITINTRUSER1USER2USER3××TMOUTWAIT：Wait状态位（1有效）；
INTR：中断请求状态位（1有效）；
USER1～USER3：用户自定义；
TMOUT：保留（EPP1.7）超时标志位（EPP1.9）。
EPP控制端口寄存器。
××DIRIRQENASTRBINITDSTRBWRITEDIR：方向位（1输入，0输出）；
IRQEN：中断使能位（1有效）；
ASTRB：地址选通位（0有效）；
INIT：初始化（1有效）；
DSTRB：数据选通位（0有效）；
WRITE：读/写状态位（0：写，1：读）。
读取接口状态和控制接口都只须对相应的端口寄存器进行操作。以初始化为例：
读操作初始化：outportb(port+2,0x24)；
//port为SPP数据端口地址
写操作初始化：outportb(port+2,0x04);
//port+2为EPP控制端口地址
4.EPP1.7和EPP1.9
EPP接口最先有EPP1.7标准定义，由于硬件厂商的原因，EPP现有两个标准：EPP1.7和EPP1.9，可以在BIOS/外围设备/并行口（BIOS/Peripheral Setup/Parallel Port Mode）方式中进行设置。两者有如下不同点：
（1）EPP状态端口寄存器的最低位bit0，在EPP1.9中定义为TMOUT。在EPP操作时序中，如果PC机数据（地址）选通信号变低后，且在10μs时间内，外设未能将nWait置为低，则TMOUT置为1，表示延时。
（2）EPP1.9标准中，只有当nWait为低时，才能开始一个操作周期；但在EPP1.7中，无论nWait状态如何，nAstrb(nDstrb)都会被置低，从而开始一个新的数据（地址）操作周期。
二、EPP接口传输数据的一个实例
在某单片机系统中，须要将单片机系统中数据存储器的大量数据传输到PC机中进行分析处理。EPP接口（采用EPP1.7标准）硬件电路及软件流程图如图3～图5所示。
GAL译码电路方程式为/O1=/I1*/I2*/I3*I4*/I5，EPP接口选通地址为H。当单片机执行如下指令：
MOV DPTR，#2000H
MOVX @DPTR，A
就将寄存器A中的数据锁存到数据总线上，便于PC机利用EPP接口进行读操作。
C语言例程：
#define SPPDATA 0x0378 //定义各寄存器地址
#define SPPSTAT 0x0379
#define SPPCNTL 0x037A
#define EPPADDR 0x037B
#define EPPDATA 0x037C
#include
FILE *fp;
Int data;
Long i;
int k;
fp=fopen(filename,“wb”); //打开要存储数据的文件
outportb(SPPCNTL,0x24);
//向控制端口发00100100代码，初始化为读操作模式for(i=0;i<524288;i++)
{
while(!((inportb(SPPSTAT))&0x80))
//查询是否发送完毕
{}
data=inportb(EPPDATA); //读数据
fputc(data,fp); //将数据存入文件
}
fclose(fp); //关闭文件
单片机汇编语言程序为：
FLAG1 BIT P1.7 ；标志位
FLAG2 BIT P3.4
STADD EQU 0000H ；要传输数据段的起始地址
NUM EQU FFFFH ；要传输数据端的字节个数
COMMUN：MOV DPTR，#STADD
COMM1：MOVX A，@DPTR
PUSH DPH
PUSH DPL
MOV DPTR，#EPP_CE
MOVX @DPTR，A
POP DPL
POP DPH
SETB FLAG1 ；将P1.7置高
CLR FLAG2 ；将P3.4置低
JB FLAG1，$；查询P1.7为低，即nDStrb为低，表示PC读操作已完成
SETB FLAG2 ；将P3.4置高
SETB FLAG1 ；将P1.7置高
INC DPTR
CJNE NUM，COMM1 ；循环NUM次
RET
实际应用该接口电路，能实现1MB/s的传输速率，并且性能稳定可靠。
如果应用EPP1.9标准，硬件电路不用变动，软件中可以省略对nWait进行判断的环节，速率能接近2MB/s。
结束语
文件传输架起“高速路” 篇3
瓶颈凸显
大连银行成立于1998年，在过去的十多年里实现了快速的发展，资产规模不断扩大。2012年，大连银行存款增长27.4%，在全国副省级城市城商行中位居第二，是东北地区银行业的标杆之一。在发展过程中，大连银行非常重视信息化建设，专门建立了信息科技管理委员会、运行中心和信息中心，积极开展信息科技项目建设。2011年上半年之前，大连银行已建立起近百个应用系统，为生产、管理、经营、决策提供服务。
但随着业务的快速发展，大连银行总分行之间、各个应用系统之间需要传输的数据文件越来越多，传统的主要基于FTP的数据文件传输方式逐渐显得力不从心。首先，FTP采用同步传输方式，没有缓冲机制，传输大批量文件时占用大量系统资源，影响系统正常运行；其次，在FTP传输模式下，用户无法对全网的传输节点进行统一管理和控制，导致系统管理难度将伴随着业务系统、分支机构数量的激增而不断加大，降低了工作效率。此外，FTP传输方式还存在着安全性低、编程复杂等弊端，导致文件传输成为制约银行信息化发展的瓶颈，给金融业务综合运营工作带来了难题。
“文件资源是银行信息化的基础性资源，85%以上的信息通过文件方式进行交互。在传统的代发工资、数据归档等应用场景中，工作人员通过FTP、E-Mail等工具或者U盘拷贝等方式传送文件，工作效率低，并且容易出错，导致系统运维成本居高不下；另一方面，传统的文件传输方式，也无法满足相关政策（如《中国人民银行关于加强银行数据集中安全工作的指导意见》等文件）对数据安全监管、业务连续性等方面的要求，存在着一定的科技管理风险。”服务于众多银行客户的东方通售前咨询顾问徐有明指出，目前这一问题不仅仅困扰大连银行一家，很多商业银行都对此感到头疼。
疏通脉络
针对传统文件传输系统存在的问题，大连银行经过需求调研及选型，最终选择了东方通提出的文件传输平台构建方案，并在大连银行IT系统规划的指引下统一部署通用文件传输平台TongGTP。据了解，这款产品是东方通面向分布式应用场景推出的文件传输平台，拥有高效、易管理、安全等优势，可以为多个业务系统提供文件传输服务，不仅提高了文件传输的效率，而且降低了银行科技风险和系统运维成本。
结合自身需求，大连银行在ODS、信贷、网银等多个系统底层部署了TongGTP，并通过传输中心承载的TongGTP节点，构建出覆盖银行生产网、办公网内相关系统的文件传输服务网络，承担起系统间信息资源共享交换的重任。
每天晚上9点到第二天早上7点，大连银行内部的ODS系统（操作型数据处理系统）都会接收大批量的数据文件。这些文件分别来自信贷、个贷等应用系统和银行核心系统，单个文件的大小从几十KB到几个GB不等，文件格式也不尽相同。经过ODS系统处理之后，这些文件将根据需要传送到信用卡、网银等业务系统，为第二天银行办公做好准备。这就是自2011年底成功上线以后，大连银行文件传输平台一直在承担的文件处理工作。
如今，文件传输平台已经成为大连银行各项业务高效运营的强有力保障，其价值对大连银行来说，主要体现在三个方面：首先是数据传输层面，文件传输平台拥有高效的文件传输功能，保证文件可顺利到达目标系统。同时，平台还提供批量传输、自定义传输任务、文件自动压缩等丰富的辅助功能，使用户能够根据需要灵活制定传输策略，提高文件传输的效率；其次是数据处理层面，文件传输完成以后，该平台将自动触发相关应用程序来处理文件，实现文件传输和数据处理的无缝衔接，优化业务流程；第三是系统管理层面，用户可以在管理界面上对所有节点的传输任务、状态等进行统一管理和监控，降低了运维工作的复杂度，并可对用户角色、权限等进行控制，增强系统安全性。
经过一年多的实战，大连银行文件传输平台运行稳定，持续为十多个应用系统提供文件传输服务，打通了不同系统之间的文件传输管道，有效提升了文件资源的传输效率和开发利用水平，对银行信用卡、网银、个贷、信贷等各种业务运营起到了有力的支撑作用。文件传输平台的成功运行，还为大连银行节省了运维成本、人工成本以及系统批量传输文件的时间，取得了良好的应用价值和经济效益。
正是有了这个良好的开始，目前在该平台一期工程取得成功的基础上，大连银行于今年继续和东方通合作，开始了其文件传输平台二期的工程建设，将平台动态扩展到其他业务系统和更多的分支机构，以全面完善大连银行文件传输服务体系。
链接
IT系统步入精细化管理
在2013年城市商业银行年会上，中国银监会主席尚福林指出，当前城商行发展进入关键期，应继续加大信息化建设力度，制定符合本行实际的IT蓝图，切实提高信息系统建设水平和支撑能力，有效防控各类风险。由此可见，信息科技作为金融业务运营和服务创新的重要推手，将会得到越来越多城商行决策者的重视。在这样的环境下，大连银行文件传输平台的成功搭建及其表现出来的应用价值，将会在全国特别是东北地区城商行信息化建设中产生示范性效应。实际上，包括北京银行、上海银行、徽商银行、华融湘江银行、包商银行等在内的众多城商行，已经建成或正在实施文件传输平台。
就在近日召开的2013东方通第二届金融行业新技术研讨会上，来自北京银行、华融湘江银行等银行机构的信息化专家分享了成功应用经验，指出文件服务平台缩减了业务开发周期，提高了系统管理效率和分行满意度，有效规避了传统文件传输工具易出错、易泄密、时效性差等问题。同时，东方通市场部相关负责人也表示，随着信息技术深入渗透到金融业务各个角落，金融信息系统架构变得越来越复杂，需要专业服务支撑金融系统建设与运营，借助文件传输平台，在银行内部业务系统之间、银行与合作机构信息系统之间建立起安全、高效的文件传输服务网络，并提供统一的监控与管理功能，不仅可以提高文件传输的效率，而且还将有效降低银行科技风险和系统运维成本。
近距离高速无线数据传输系统研究 篇4
1 近距离无线数据传输技术的分析
目前, 有线传输技术已经不能满足移动通信的需求及远程数据采集量的日益增加, 于是近距离无线传输在很多测试领域中的应用就显得重要。近年来, 我国在无线通讯领域已经取得了很大的进步, 例如高能电池, 低耗能电路的应用, 射频电路与数字电路制作工艺的完善等。这些进步均提高移动通讯设备使用的灵活性, 可靠性及经济性。
近距离无线通讯技术主要有以下几类:第一类, 红外通信技术。这是使用范围最为广泛的一种近距离无线通信技术, 它借助红外线通断的原理进行工作, 一般情况下的有效作用半径为两米, 被广泛应用于各类遥控器, 移动电话等引动设备;第二类, 微功率近距离无线通讯技术。这种技术离不开大规模集成电路技术的支持, 在近距离无线数据传输系统中, 大多数功能与高频元件等都能够集中至一块芯片的内部, 体现了良好的功能一致性及性能的稳定性。微功率近距离无线通讯技术多应用于小型网络的搭建中;第三类, 蓝牙技术。蓝牙技术在全球范围内均得到了广泛的应用, 其数据传输的有效半径为十米左右, 并且具有很强的穿透力, 能够实现全方位的数据传输, 目前主要被应用于网络中各类数据与语音设备当中。
2 无线通信系统的基本结构
无线通信系统的基本结构主要包括发射机, 接收机以及用于无线连接的通道等组成。前两种是所有无线通信链路中非常重要的部件, 相互单独工作或结合在一起形成收发机。收发机最典型的就是蜂窝电话, 能够同时进行数据的发射与接收。
3 近距离高速无线数据传输系统遵循的原则
3.1 高效率的数据传输
近距离高速无线数据传输系统首先应该满足高速, 高效及精确的原则, 在爆炸冲击波信号中, 一般都包含较为丰富的频率分量, 其采样的频率较高, 因此为了提高冲击波测试的精准度, 转换等额频率一般都在12字节以上。此外, 为了获得充裕时间的信号, 存储器的容量也会随之增大, 这无形中对无线数据传输系统的数据传输的速度与效率提出了更高的标准, 因此, 高速率无线数据传输技术的开发是获得较快测试数据的关键手段。
3.2 灵活的通信距离
无线数据的传输需要遵循通信距离灵活性的基本原则, 高效快速是一方面, 方便灵活的传输距离也是十分关键的一个要素, 因为在移动通信当中, 距离的障碍产生降低用户的体验, 甚至会给用户带来不必要的损失, 使得无线传输系统的设计不能够得到社会大众的广泛认同, 十分不利于无线数据传输技术的研发与普及。
3.3 微小的天线体积及严谨的通信协议
微小的天线体积不仅能够有效减小系统的使用空间, 同时也是该领域技术发展的一个重要表现。特别是对于在爆炸冲击波场中工作的无线系统来说, 体积较大的一般天线是很难在其中存在的, 因此必须要控制天线的体积, 使其在该种环境中能够正常的适应和工作;在无线数据传输系统的应用中, 测试现场地形的复杂性, 地理地貌的多样性以及通信环境的恶劣性都是影响数据传输可靠性与准确性的重要因素, 因此必须要有严谨的通信协议作为基本保障。
4 近距离高速无线数据传输系统的研究
4.1 系统的总体结构
无线数据传输系统最主要的作用就是完成存储测试系统与计算机之间相关数据及指令的无线传输任务。依据连接对象及无线通道可以将无线数据传输系统划分为两个子系统, 分别为:连接计算机的主要控制系统和连接存储系统的从控制系统。主要控制系统是通过USB来实现与计算机的连接, 从控制系统则对应与存储测试系统进行连接, 体现与主要控制系统一一对应的联系。前者的主要职能包括计算机指令的接收, 对指令进行判断操作, 实现指令的无线数据传输, 将从从控制系统接收的无线指令传送给计算机等;后者的主要职能包括接收和处理来自主要控制系统的无线信号, 判断并执行相应的操作, 对自身的工作参数进行设定, 接收存储系统的信息并转发, 对存储测试系统进行控制等。
4.2 系统的硬件电路
文章研究的无线数据传输系统硬件电路的设计主要分为五个部分, 依次为:功率放大电路、射频电路、接口电路、微处理控制电路以及电源电路的设计。在这当中, 控制电路与射频电路的主要功能是用来实现无线数据的传输, 功率放大器用来延伸通信的距离, 接口电路的主要职能就是获取和传输经过测试所得的数据, 而电源电路则是在低耗能的要求下, 负责为整个无线系统进行供电。频射电路要以无线射频的芯片为核心, 通过搭建恰当的外围原件来实现电路的设计;功率放大器的电驴设计由于无线控制指令传输的双向性, 需要对射频收发转换开关进行考虑;控制电路是无线数据传输系统中的重要环节, 也是系统实现功能的基本保障, 因此要特别注意微处理器的选择问题。
4.3 系统的软件设计
近距离无线数据传输系统的软件设计业十分关键。首先, 主程序的设计, 单片机控制主程序负责控制指令的完成与测试数据的无线传输, 根据上述内容, 可以将其分为主控系统控制程序与从控制程序两个部分进行设计;其次, 子程序的设计, 该部分主要包括连接测试系统模块、测试系统上电模块、工作参数设定模块的设计, 测压自检模块、速测自检模块、调平衡模块、等待时间设定模块, 读取测试数据模块的设计等。
4.4 系统的调试与检测
在近距离无线数据传输系统设计完成后, 需要与存储系统进行联调, 并对其进行无线数据传输的检测, 主要是针对控制指令的无线收发, 测试数据的无线传输进行相应的实验测试, 并要对无线数据传输系统的有效传输距离及平均传输速度进行性能的检测。测试的结构就是无线传输系统设计可行性的最佳体现。此外, 还要重点对无线数据传输的速度与传输的距离进行相关的测试, 实验的次数最好控制在三次以上, 以保证实验数据的精准性, 测试的内容要包含传输的之间, 传输的速率及平均传输速率等项目。无线数据传输距离的检测可以在室外空旷之处完成, 将无线数据传输的距离作为控制的变量, 进行多组不同距离的测试, 并对数据传输的成功率进行记录和统计。
5 结束语
上述内容主要简要介绍了近距离无线数据传输技术, 无线通信系统的基本结构以及近距离高速无线数据传输系统设计需要遵循的原则, 并重点对近距离高速无线数据传输系统的相关内容进行了全面的分析和研究。总的来说, 我国在近距离高速无线数据传输先进技术的研发与系统的设计方面还有着十分广阔的发展空间。
摘要：近年来, 随着社会经济和科学技术水平的不断提高, 近距离无线通讯技术也获得了迅速的发展。高速无线传输技术在冲击波测试中的应用是未来的重要发展趋势, 本研究将主要对近距离高速无线数据传输系统进行分析和探讨。
关键词：近距离,无线传输,冲击波测试
参考文献
[1]周黎明.短距离无线数据传输系统研究[J].工业控制计算机, 2013 (5) .
[2]吕国皎, 唐婷.关于无线数据传输系统的研究[J].自动化与仪器仪表, 2010 (1) .
高速数据传输 篇5
关键词：ISP(在系统可编程);VHDL;高速采集;ispLSI2032
随着深亚微米及纳米半导体制造技术的进步，可编程逻辑器件在电路设计中的应用已十分广泛。ISP(在系统可编程)器件是先进的可编程器件，(本网网收集整理)它的优点是不需要编程器即可直接对安装在用户目标板上的ISP器件进行编程，而且编程、调试都很方便。当产品升级换代时,只要通过软件对ISP器件重新编程即可,便可使其具有新的逻辑功能,而不需要增加硬件投入。
高速数据传输 篇6
【关键词】高速公路；数据平台；养护维修
引言
随着经济的快速发展，我国交通运输行业也得到了进一步发展，由此给高速公路也带来了更大的压力，多数高速公路已频繁出现超荷载情况，导致高速公路尤其是高速公路上的桥梁，遭到严重损坏，极大了缩短了高速公路寿命，因此在完成高速公路的建设之后更重要的是注重高速公路的养护与维修。
1.高速公路养护与发展概况
第一条高速公路的建设源于1932年的德国，在第一条高速公路的优势逐渐突显后，其他各国如美国、日本、意大利、英国、法国等相继开始建设高速公路。为充分发挥高速公路的作用，加强国际间的公路运输联系，毗邻的国家将主要高速公路相互连接，从而构成了国际高速公路网，促进了高速公路的进一步发展。我国高速公路源于1988年，第一条高速公路为沪嘉高速公路，经30年的发展，我国已建立高速公路规划网，自东部沿海地区至中西部内陆，各省会城市至全国重要交通枢纽，长三角、珠三角及环渤海经济圈已建立了城际高速公路网[1]。高速公路的养护维修是保证高速公路稳定运行的重要手段，随着高速公路的大规模建设，高速公路的养护维修也不断发展，进行高速公路养护维修的信息化及电子化已成为社会共识，有些企业也已建立养护维修系，但就养护维修理念及养护维修方式而言，其还存在一定问题：第一，缺乏足够的重视。上世纪90年代，我国进入高速公路的建设高峰期，大量资金、人力及技术都投入于建设当中，对于养护维修未引起足够的重视。第二，基础工作尚未做足。受各方面原因的影响，如经济、科技、人员等，现我国高速公路养护维修的基础性工作尚未做足，这在很大程度上给高速公路的日常养护管理工作造成了影响。第三，缺乏科学化的养护维修工程的规划和决策。由于缺乏科学的养护维修规划，现我国很多高速公路的管理机构大多是在病害已对高速公路的正常运行产生影响或病害正发展到对高速公路的正常运行产生影响的时候才开始制定养护维修对策，高速公路的养护维修处被动状态。
2.高速公路养护维修数据平台优势
高速公路的运输速度快、能力强、效率高等特征不但使我国运输结构得以优化，提高了我国交通运输行业的效率及服务质量，而且还大大降低了运输成本，创造了更多的就业机会，促进了我国经济和社会的发展[2]。为使高速公路能够持续发展，就必须重视高速公路的养护维修。随着科学技术的进步，高速公路的养护维修也有必要引进先进的科学技术，建立高速公路养护维修数据平台。高速公路养护维修数据平台的建设有利于养护维修工作的信息化和科技化。平台拥有各高速公路网的连接线、匝道图形及相关的属性数据，可实现路面、路基、桥梁、隧道及其关附属性设施、突发事件等信息的电子化，通过数据平台，工作人员可第一时间掌握相关信息，并及时作出治理决策。此外，在电子地图及互联网技术的基础上，工作人员可利用此数据平台查询并定位高速公路及其相关附属设施、养护维修病害的相关信息，同时还可对突发事件进行指挥控制。
3.高速公路养护维修数据平台建设
3.1明确养护任务
养护任务是高速公路进行日常养护维修的理论依据，因此高速公路养护维修数据平台的建设必须要对养护任务进行明确，包括日常养护维修的所有内容，将各项任务分配给相关管理人员及技术人员，并对工作内容及要求提出明确规定，将养护维修任务的管理进行量化，以实现数据平台的集成化、标准化和科学化，使高速公路的养护维修工作能更顺利地进行。
3.2养护技术规范化管理
根据参与养护维修工作的技术人员的实际工作情况及技术水平，高速公路养护维修数据平台的建设可借鉴ISO的文档体系架构形式，在平台上纳入跟养护维修工作相关的操作程序及须知，以丰富数据平台的文档架构。建立此类文档架构之后，养护维修工作的相关技术人员就须依照规范填写相应的技术资料，这样一方面有效避免了因程序和须知与实际养护维修工作不一致而使用养护维修任务无法实施的现象出现；另一方面有利于养护维修工作相关工作人员规范化操作习惯的培养，同时还可对技术指标及操作流程进行定义和规范，实现养护维修技术的规范管理。
3.3养护经验积累和利用
高速公路养护维修数据平台需建立病害库，病害库包括病害数据及病害治理对策。要求相关工作人员将每次进行检查时所发现的病害归入病害库当中，同时在将病害进行治理之后还应将相关治理办法归入病害库中的治理对策库当中。随着时间的不断推移，病害库当中的数据就会越来越多，在今后的工作当中，养护维修数据平台就可为相关工作人员和技术人员提供大量的病害数据，若发现相同或相似的病害，相关工作人员或技术人员便可在病害对策库当中找到相应的治理办法，再结合病害的实际情况做出科学合理的治理对策。
3.4控制成本的任务管理
高速公路养护维修数据平台应建立完善的检查体系和任务体系，根据检查体系及任务体系的详细数据，高速公路的相关管理人员就可制定更为科学的年度养护维修任务清单，并在此基础上结合任务执行的内容和时间等，将资源进行优化配置，根据已制定的养护维修任务清单对养护维修任务的执行情况及费用支出情况进行全面跟踪，同时掌握每一任务的完成情况。
4.结束语
现我国已进入一个高速公路养护维修的高峰期，为能有效提高高速公路的服务水平，相关部门有必要引进新技术、实施新工艺、使用新材料，同时建立高速公路养护维修数据平台，以为高速公路的养护与维修提供数据依据，提高养护维修决策的合理性和科学性，从而确保高速公路的安全、稳定运行，以免出现恶性事故。
参考文献
[1]王琰.潍莱高速公路养护综合信息管理系统设计与实现[D].山东大学，2011
[2]胡兴安，张云涛.北京市高速公路养护信息管理平台建设[J].交通标准化，2010（11），pp.70-73+74
作者简介
高速数据传输 篇7
由于多路数据高速采集系统总共集成了32 路数据采集通道, 每路通道使用16 位模数转换器ADS8330 同时以1 MHz的采样频率采样, 因此单位时间内采集到的数据成倍增加。为保证大量数据的实时传输, 需设计一种高效快速的数据传输系统。
在跳变沿检测与最佳采样位置判别的基础上, 以Altera公司的Cyclone III系列芯片为平台, 开发了基于低电压差分信号 (Low-Voltage Differential Signaling, LVDS) 接口的多路传输系统, 采用FPGA内部集成的LVDS接口进行高速串行数据传输, 每4 个通道集成在同一块采集板卡上, 共用一对LVDS接口传输数据, 这样就需要8 对LVDS线。由于Quartus II软件提供的IP核在传输数据过程中需要提供同步数据传输时钟, 因此接收并存储数据的主控板卡受资源的限制, 无法同时满足8 路LVDS所需同步时钟, 而高速串行数据的传输必须有精确的同步时钟才能准确地恢复传输数据。为了实现高速数据传输的需求, 笔者设计了基于过采样技术的时钟数据恢复方法。
LVDS与普通的单端信号相比, 有很明显的优势。由于两根LVDS线之间的耦合很好, 外界存在的噪声干扰同时被耦合到两根线上, 因此外界产生的共模噪声完全被消除[1]。两根线的信号极性相反, 耦合得越紧密, 互相抵消的磁力线就越多, 抑制EMI的效果越好。由于两根线上的信号幅值之差发生正负跳变的点可以作为判断逻辑跳变的点, 阈值电压对其影响不大, 因此能够降低时序上的误差并保证时序定位的精确。LVDS技术所具有的低功耗、低误码率、低串扰和低辐射特点, 使其在对信号完整性、低抖动及共模特性要求较高的系统中得到了越来越广泛的应用, 尤其是在大容量数据传输系统中能够保证数据传输的实时性[2]。
2 基于过采样法的时钟恢复原理
目前常用的过采样法有两种:一是数据延迟链时间过采样法, 其基本原理是采用N倍于传输速率的单时钟对数据进行采样;二是同频多相时钟空间过采样法, 其基本原理为多个同频时钟对输入数据多次采样, 通过检测数据的跳变沿以及判别最佳采样位置恢复出数据[3]。笔者设计的高速数据传输链路传输速率要求为12.5 MB/s以上, 由于所选芯片资源有限, 直接采用N倍频率的时钟进行采样, 则硬件难以满足要求[4,5,6], 因此使用5 个相位差为90°的200 MHz时钟完成数据采样[6,7], 其原理见图1。
基于LVDS技术的高速数据采集系统存在采样初始时钟相位对齐和传输信号失真的问题。在异步时钟驱动下, 由于较高数据速率和嵌入时钟的影响, 串行数据很容易受到抖动的影响, 抖动会产生传输错误并导致比特差错率, 性能下降, 常常使信号偏离理想的时间, 造成首个时钟与数据到达时间存在一定的相位差[8]。同时由于信号本身自带噪声以及在传输过程中多种非理想因素的影响, 引起信号的失真和损耗, 与理想信号相比会有很大的差别, 见图2。这样相邻采样时钟的采样结果并不能反映出起始信号, 因此在数据恢复的过程中除了解决初始相位对齐的问题, 还需要根据接收信号的质量判断出最佳的采样位置[8]。
笔者采用滑动窗口观察多个字节的样本值, 根据采集到信号的质量综合判断出最佳采样位置。设计中采用3×5 bit的滑动窗口, 并定义时钟相位差为正值表示首位采样时钟超前, 时钟相位差为负值表示首位采样时钟滞后。
3 时钟数据恢复分析
在时钟数据恢复的过程中, 最关键的部分就是从串行的位流信息中恢复时钟并确定最佳的采样位置, 传输线路的电气特性决定了眼图中央位置为最佳的采样位置, 这就决定了在基于过采样的串行数据恢复技术中, 中间的采样时钟可提供最有效的数据信息[9]。根据以上分析, 确定信号的跳变沿位置和最佳采样时钟是恢复数据的主要瓶颈。
笔者使用FPGA内部集成的锁相环 (Phase Locked Loop, PLL) 产生多相位的同频时钟, 根据相位差0°, 90°, 180°, 270°和360°, 分别命名5个采样时钟为CLK, CLK90, CLK180, CLK270 和CLK360。观察滑动窗口的样本值, 通过位异或方法检测下降沿并判断初始相位差;同时通过观测样本值低电平信号的持续时间以及信号的上升沿判断信号质量状况, 综合判断出最佳采样位置。
图3 为时钟数据恢复逻辑框图, FPGA的LVDS接口将数据发送到接收端进入滑动窗口, 采用空间过采样法对数据进行采样, 经过边沿检测和逻辑判断得到最佳采样时钟, 从而恢复出时钟数据。以理想信号 (相位差) 为例, 若起始位 (第N次采样) 的最高位bit9 样本值为低电平 (第N-1 采样未出现低电平) , 则观察bit8, bit7, bit6 和bit5 的值, 可能有以下6 种情况。若bit [8∶5] =0000, 则可判断首位位时钟对齐无相位差, 信号质量理想, 最佳采样时钟为CLK180。若bit [8∶5] =0001, 则可判断首位位时钟滞后, 信号质量良, 最佳采样时钟为CLK90。若bit [8∶5] =0011, 则可判断首位位时钟滞后, 信号质量良, 最佳采样时钟为CLK。若bit[8∶5] =0111, 则可判断首位位时钟滞后, 信号质量中, 最佳采样时钟为CLK。若bit [8∶5] =1111, 则可判断首位位时钟滞后, 信号质量差, 最佳采样时钟为CLK360。若bit [8∶5] 为其他值, 则可判断严重失真或者其他情况, 不适合采样。
对于其他传输信号, 初始相位位差的判断方法类似于理想信号的判断方法, 信号质量的判断过程与上述过程同理, 综合判断出最佳采样位置, 实现高速数据传输。
4 数据传输测试结果
根据时钟数据恢复分析结果, 笔者基于FPGA芯片EP3C10E144C7 设计了LVDS_TX模块与LVDS_RX模块。LVDS_TX模块为数据发送模块, 将连续数据流0~65 535 转换为串行数据, 并以25 MB/s速率循环发送, 发送数据格式起始位为0和1, 中间为16 位数据, 数据发送完成后其余位电平拉高, 其中:var_num为连续的数据, data_o为数据经过并转串后根据设计协议要求发送。
接收模块主要功能是从嵌入时钟的数据流中恢复出数据。为了验证基于空间过采样技术进行时钟数据分析的可行性, 在数据接收模块设计了数据检错模块。由于发送数据为连续的数据, 因此相邻数据差值为1, 数据检错模块将当前采样数据与前一位数据进行比较, 判断恢复出数据是否正确并由Total Frame对其进行计数, 若检测到恢复出的数据, 则Error Counter对其计数。信号Sig, Sig90, Sig180和Sig270 分别为时钟CLK, CLK90, CLK180, CLK270 采样到的串行数据, LVDS为经过初始相位对齐以及判别最佳采样位置后采集到的数据, 恢复数据Out DT与发送数据var_num一致。长时间测试表明基于过采样技术的时钟数据恢复方法能够在不提供精确时钟的情况下准确地恢复出时钟数据。
对数据传输系统LVDS接口10 h的误码率测试结果, 测试时间为2014 年1 月7 日—17 日, 见图4。从Total Frame可知共传输了865 GB数据。从检测结果来看测试过程中Error Counter从60 B (1E*2) 变成了62 B (1F*2) , 产生了2 B的误码, 误码率在允许范围内;通过对制定的LVDS接口在不同频率下长时间测试, 以数据传输速率25 MB/s为例, 经过连续10 次测试, 单次测试时间为8~12 h, 误码率均保持在10~11 内。当数据传输速率下降到不足15 MB/s时, 数据可稳定传输。测试结果表明:低频信号传输的误码率低于高频信号传输的误码率。
5 结束语
针对多通道高速数据传输的需求, 笔者基于过采样的时钟数据恢复技术, 设计了数据恢复系统, 经过仿真及长时间测试, 该数据恢复系统能够保证高速串行数据的稳定传输, 同时解决了时钟I/O口资源不足的问题。该数据恢复系统还具有较高的移植性, 经过在Cyclone III和Cyclone V等平台上实际测试, 结果表明在误码率允许的范围内根据需求任意改变数据传输速率, 便可完成高速数据传输。笔者提出的时钟恢复思想及解决方法也适用于其他异步数据传输, 为基于FPGA的高速数据传输, 尤其是为多通道大数据量传输提供了参考解决方案。
参考文献
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高速数据传输 篇8
FPDP总线可用于两个或多个VME板之间的高速数据传输,其数据传输速率可达160 MB/s。FPDP总线位于VME板卡的前面板,完全不影响位于背板插槽的VME总线。在实际应用中,一块VME板卡允许有多个FPDP端口。因此,在雷达系统中,可使用FPDP总线必将提高数据传输和处理能力。
1 FPDP总线概述
FPDP(Front Panel Data Port,前面板数据端口)总线最初是由加拿大的Interactive Circuits and Systems Ltd (ICS)公司开发,后经VSO(VITA Standards Organization)组织提出并形成标准协议。
FPDP总线是32位的并行同步总线,通过80芯的扁平连接电缆进行板间连接。主要用于两个或多个VME总线板卡间进行高速数据传输[5,6,7]。
FPDP总线上的设备可以有:
(1) FPDP主发送设备(FPDP/TM:FPDP Transmitter Master),主发送设备是数据传输的源端,并产生所有其他板需要的时钟及相关时序信号;
(2) FPDP主接收设备(FPDP/RM:FPDP Receiver Master),主接收设备是数据传输的末端,用于接收数据和终止控制信号;
(3) FPDP接收设备(FPDP/R:FPDP Receiver),接收设备只是接收数据,没有终止控制信号,允许数据传输继续下去。
FPDP总线上必须至少有一个主发送设备和一个主接收设备。但可以有多个接收设备,从而可以实现“多点”传送。在某一时刻,总线中只有一个主发送设备,传输以单方向进行,故在总线上的设备之间也就不存在总线的竞争和冲突问题。所以FPDP总线协议不包含地址和仲裁周期,从而可以实现高速数据传输。
虽然FPDP 总线为单向传输,但可以通过硬件链路开关或者软件手段对FPDP 总线的发送设备与接收设备进行配置,实现分时复用的双向数据传输。
2 设计实例
在雷达系统中,原始数据(有关目标的距离、方问、速度等状态参数)的变化对于成像结果有着十分重要的影响。因此能不能够实时传输采集到的原始数据并进行有效分析,将直接影响到成像质量的好坏。
在该设计中,FPGA的数据通道采用FPDP总线结构,分别与A/D板、DSP板相连,进行实时高速数据传输。A/D板负责对回波信号进行高速采集,DSP板接收FPGA发送过来的合成数据进行后期处理。FPDP接收模块负责接收来自A/D板的原始回波数据,FPDP发送模块负责把原始回波数据及其他飞机参数打包并以FPDP协议的形式发送给DSP板。如图1所示。
A/D板与DSP板的数据接口均为FPDP总线结构,发送方式为单帧模式。对于单帧数据传输模式,同步信号SYNCn应该先于第一个发送的数据,此时数据有效信号(DVALIDn)仍为高,指示数据无效。在进行数据传输时,将DVALIDn信号有效,在时钟STROB(或PSTROBE)上升沿的同步下将发送数据驱动到FPDP的数据总线上。在时钟STROB(或PSTROBE)上升沿,接收设备对D[31..0]和DVALIDn信号进行采样。若DVALIDn为低,则认为发送过来的数据是有效的。
单帧数据传输波形图,如图2所示。
为了满足信号处理机实时处理的要求,要求输入到DSP板的原始数据符合处理的数据格式。而采集到的数据需按一定格式打包,称为数据合成。FPGA要将来自不同设备的数据合成为所需的帧格式后转发到DSP板。这样,DSP板在获得数据帧后就可以直接进行处理而不必再有格式转换的开销。其原理图,如图3所示。
由于FPDP总线传输实时性要求很强,在传输过程中不允许数据丢失,具有数据量大、传输速度高等特点。因此,FPDP接收逻辑应在接收到原始回波数据后,尽快发送给DSP板。否则,将造成数据堵塞、丢失及紊乱,严重影响后端的成像处理,因此在FPDP总线收发逻辑之间引入一个数据缓冲区FIFO,暂存原始回波数据。
FPDP接收逻辑接收来自A/D板的回波数据,主要负责对数据缓冲区FIFO的写入操作。其工作流程如下:在FPDP总线数据有效(DVALIDn为低)时,FIFO的写请求Wr-req信号有效,此时数据随着写时钟信号(Wr –clk即AD板发送过来的Ad-strob信号)写入FIFO。若FPDP总线数据无效,此时FIFO的写请求信号也无效,数据不能写入FIFO。
FPDP发送逻辑接负责将回波数据和其他飞机参数按照一定的格式打包,并经由FPDP总线发送出去。其工作流程如下:FIFO的读请求Rd-req信号由发送时序计数器产生,当计数器的计数值为一定值(A/D采集满一帧数据)时,Rd-req有效,随着读时钟(Rd-clk即A/D板时钟AD_strob)信号,数据从FIFO中读出,此时计数器清零。数据按一定格式打包后,按FPDP单帧传输模式将打包数据送入DSP板。
FPDP发送逻辑应当在FPDP同步信号SYNCn到来后立即启动数据发送,这样大大增强了数据传输的实时性和可靠性。值得注意的是,A/D板传来的第一组回波数据来不及打包传送给DSP板,因此要在FIFO中累积一组回波数据后再开始往DSP板发送数据,这样每次发给DSP板的一帧数据中,回波数据应为上一次A/D板发来的数据,这样可以保证不丢失回波数据,只是最后一组回波数据仍然会存在于时序板中,采集不到,应当丢弃。
特别地,由于模块的输入输出功能已确定,所以作为A/D板接收端的方向信号DIRn不被使用,而作为DSP板发送端的DIRn信号则常接低。对于输入的SUSPENDn和NRDYn信号,A/D采集板对NRDYn信号不响应,所以FPGA对这两个信号也不响应,避免干扰AD采集板的数据采集。
3 设计仿真
以下给出了基于Quartus 6.0的一段波形仿真图,如图4所示。
如图4所示,为 FPDP发送逻辑的仿真图,其中FPDI_SUSPEND和FPDI_NRDY始终无效(为高),在发送数据前FPDO_SYN先有效(为低),此时FPDO_DVALID仍无效(为高)。在传输数据时,FPDO_DVALID有效(为低),在时钟FPDO_STROBP的上升沿将数据通过FPDP总线送出。
4 结束语
从以上的分析得出以下结论:
(1) 该设计中,FPDP总线以其特有的前面板方式和传输机制,有效地解决了多块板卡间的高速数据传输问题;
(2) FPDP数据的高速、实时接收和发送是难点。该设计采用了一个片内FIFO缓冲区解决了此问题。片内FIFO集成度高、占用资源少,有效地解决了系统需求;
(3) 该设计使用同步信号作为接收帧的有效标志,提高了系统的实时性和可靠性。
摘要：针对信号处理系统中,高速数据采集和大吞吐量数据传输的问题,提出了基于FPDP协议的高速数据传输系统设计新方法。给出了设计实例,将回波数据等打包成处理机需要的数据帧后,通过FPDP总线发送到信号处理机。该设计已应用于某雷达信号处理系统中,整机使用证明该系统工作稳定,实现了设计中要求的功能。
关键词：FPDP总线,高速数据传输,雷达信号处理系统
参考文献
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高速数据传输 篇9
1 系统硬件设计
本文研究的是一种基于TLK2711的高速串行传输方案, 在实现高速实时数据传输的基础上进行数据信号处理。系统中的关键组成部分包括PCI Express总线接口模块、FPGA数据处理控制模块、DDR3 SDRAM存储模块以及TLK2711高速串/并转换接口模块, 系统框图如图1所示。系统的工作原理:发送端PC通过PCI Express总线接口与发送板进行数据通信, 将PC模拟的卫星成像数据源通过缓存DDR3 SDRAM由TLK2711高速串/并转接口发送给数据信号处理器;经过数据信号处理器处理的数据再通过TLK2711高速串/并转接口发送给接收板, 接收板通过缓存DDR3 SDRAM由PCI Express总线接口上传给接收端PC, 最后在接收端PC中进行数据校验和相应处理。
2 系统逻辑设计
2.1 总体逻辑设计
作为系统的控制核心, FPGA起着前端TLK2711发送/接收控制、数据链路多路转换控制、DDR3 SDRAM控制器、PCI Express总线DMA传输控制的作用。发送端的PC将数据源在发送板总线主控DMA控制器的控制下, 通过PCIE-8x通道将数据传入FPGA存储到片外的DDR3 SDRAM, FPGA通过内部逻辑对DDR3 SDRAM中缓存的数据进行必要的时序控制和相关处理, 处理过后的并行数据流在FPGA内部进行重组, 形成满足TLK2711数据格式要求的16 bit数据流。这个过程主要是同步字符、帧头、帧尾以及控制信号的添加等。TLK2711根据参考时钟对输入的并行数据进行8B/10B编码, 然后以20倍的参考时钟频率将数据以高速差分串行输出的方式通过铜缆传送给数据信号处理器。
经过数据信号处理器处理过的数据以串行差分方式通过铜缆传送给接收板的TLK2711, TLK2711在参考时钟下完成高速串行输入数据的串/并转换, 转换后的20 bit并行数据经过内部同步到恢复时钟, 然后利用8B/10B解码格式将20 bit并行数据解码为原始的16 bit并行数据输出到FPGA进行数据处理, FPGA通过内部逻辑对高速数据进行必要的时序控制和相关处理。这个过程主要是去除帧头、帧尾、同步字符, 同时检测控制信号并对数据进行处理。处理过后的数据缓存到片外的DDR3 SDRAM, 在总线主控DMA控制器的控制下, 通过PCIE-8x通道将缓存的数据写入计算机硬盘。FPGA内部逻辑示意图如图2所示。
2.2 TLK2711传输协议
TLK2711高速串行协议是一种基于点对点的单工协议, 它以16 bit为一个基本的传输单位, 数据被分成了高8位和低8位, 因此每个控制字符都定义成了2 B (分别由D码和K码组成) , 编码方式由2个控制信号TKMSB/RKMSB和TKLSB/RKLSB决定。协议的工作过程如图3所示。
系统上电或复位后, 收发双方处于失步状态 (在发送端复位后要保证接收端已处于接收状态) , 发送端首先发送同步字符且时间长度不小于1 ms, 1 ms结束后认为系统完成同步过程, 发送端开始数据帧的发送。在每一帧数据发送结束后和下一帧数据开始发送前, 发送端要发送同步字符来保持数据传输链路的同步状态。在同步状态建立后, 接收端不断检测输出控制信号RKLSB和RKMSB, 根据RKLSB和RKMSB的状态判断数据类型, 舍去帧头、帧尾和同步字符, 锁存真正需要的数据。接收端在数据帧传输过程中如果失步, 则依靠数据帧间的同步字符重新建立起收发间的同步关系, 同步关系建立后立刻转入正常数据接收状态。根据协议工作过程, 定义TLK2711芯片用作发送通路时的6个状态分别是:空闲、建立同步、发送帧头、发送数据、发送帧尾、发送同步字符, 其发送通路的状态转换如图4所示。
2.3 带宽动态分配
系统采用6片TLK2711并行工作, 接收端要根据发送端的速率适时调整接收端TLK2711的工作数量, 以实现带宽的动态分配。当接收端的6片TLK2711同时接收数据时, FPGA需要在一个时钟周期内将96 bit并行数据转换为与PCI Express总线位宽匹配的64 bit并行数据, 然后才能进行相应处理。考虑到调用FPGA内部的RAM IP核或者FIFO IP核无法实现该位宽转换, 因此设计了一个输入位宽可变的RAM来处理数据位宽, 从而实现接收端TLK2711工作数量可调。
首先FPGA在接收板TLK2711的恢复时钟下将重构的并行数据锁存一个周期, 然后根据伴随着数据流的输入控制信号判断是否有有效数据到来, 当接收到有效数据后, 将数据写入异步FIFO进行不同时钟域的数据处理。当一个信号从一个时钟域传递到另外一个时钟域时经常会出现亚稳态问题, 解决这一问题可以使用一个异步FIFO使得另外一个时钟域的信号足够稳定。将接收端TLK2711从串行数据流中提取的恢复时钟作为FIFO的写时钟, 将PCIE总线250 MHz分频产生一个同相的125 MHz时钟作为FIFO的读时钟。当FIFO半满信号有效时, 读写控制逻辑开始将FIFO中的数据读出来作为位宽可调的RAM的输入, 从而实现位宽转换。该RAM的接口如图5所示, 其中adjust为通道选择信号, wr为异步FIFO的读使能。
考虑到RAM的读写时钟以及输入/输出数据位宽, 可以发现RAM的写数据速度远小于其读取数据的速度, 故系统采用乒乓操作对接收板TLK2711的数据进行处理。FIFO读出的数据首先写进ram0, ram0写满之后开始向ram1写数据, 同时将ram0写入的数据读取出来。由于ram的写数据速度远小于其读取数据的速度, 所以当ram0中的数据读取完时ram1还未写满, 此时ram0停止读取数据并且处于等待状态直至ram1中写满数据。当ram1中写满数据时开始写ram0, 同时紧接着读取ram1中的数据。同理, 当ram1中的数据读取完时ram0还未写满, 所以此时ram1同样停止读取数据并且处于等待状态, 直至ram0中满数据。当ram0写满数据时, 立即开始写ram1读取ram0中的数据, 如此循环。该乒乓操作示意图如图6所示。
按照设计思路将模块功能在Xilinx公司的FPGA设计平台ISE 14.2上进行代码编译综合、功能仿真和时序仿真等, 通过JTAG口将程序下载到FPGA中进行实际运行, 然后利用ISE 14.2自带的逻辑分析仪采集所要观察的数据信号并进行在线调试。图7为使用ISE 14.2中Chipscope采集的对单通道TLK2711接收到的数据进行不同时钟域处理和乒乓操作的时序图。从图中可以看出整个工作情况与以上描述一致, 证明该模块从代码设计和时序约束到功能实现全部通过, 数据传输速率在TLK2711芯片内可以达到194.74 MB/s。
2.4 设计中应注意的问题
高速数据传输系统要求有高稳定性和高精度的时钟源, 抖动和频偏是衡量时钟源的两个重要指标。TLK2711内部对输入参考时钟进行20倍频, 同时TLK2711的时钟稳定度要求小于±10 ppm, 在设计时不能使用FPGA内部的MMCM模块倍频生成参考时钟。因为经过MMCM模块倍频的时钟容易引起比较大的抖动, 导致TLK2711接收锁相环无法稳定地锁定发送时钟从而产生误码。考虑到时序的设计要求, 系统选用125 MHz的有源晶振作为TLK2711的时钟源, 并将其输出时钟接至FPGA的全局时钟引脚, 同时使用IBUFG+BUFG对该全局时钟进行处理后作为6路TLK2711的输入参考时钟。为了保证高速差分信号的传输质量, 差分线对的两根线应尽可能靠近并且远离其他信号, 在进行PCB布线时, TLK2711的16 bit并行总线与伴随时钟也要进行等长处理, 以保证输入数据的同步和一致性[3,4,5]。
对于高速串化解串器TLK2711, 当它只用作发送通路时, 应将LCKREFN引脚置低, 这样接收通道的RXD[0:15]、RXCLK、RKLSB、RKMSB等引脚都会处于高阻抗状态;当只用作接收通路时, 发送端不用的TXD[0:15]、TKLSB、TKMSB等引脚应当拉高或拉低使其处于一个稳定的状态。
基于TLK2711的高速串行传输系统的设计大大降低了高速数据传输过程中的互联复杂程度, 同时保证了信号传输的实时性和准确性。基于此设计的6通道串行传输系统工作稳定可靠, 各项指标达到设计要求。本系统创新点在于采用输入位宽可调的RAM对接收端进行带宽动态分配, 对于解决高速多通道TLK2711的串行传输系统设计有较高的参考价值。
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高速数据传输 篇10
整个数据传输系统如图1所示。由于数据传输是双向的, 信号处理板和PCI板都有并/串转换发送模块和串/并转换接收模块 (均在FPGA内实现) , 两块板卡通过平衡电缆连接。此外, 在信号处理板上, DSP处理机通过外部总线向FPGA发送缓存区内写入数据, FPGA通过DSP的主机口完成与DSP存储空间的数据交换。在PCI板上, FPGA通过PCI控制器和主机进行数据交换。系统工作原理可表述如下:DSP处理机将处理结果通过外部总线输出到FPGA缓冲存储器内, 在FPGA内完成数据的并/串转换, 并通过LVDS串行接口发送出去。数据通过平衡电缆传输至上位机接收卡。在上位机接收卡内, 数据经串/并转换后, 送至PCI接口控制电路。上位机输出数据到DSP处理板的过程则相反。由于系统要求数据传输上行数据率小于下行数据率, 设计中上行数据传输通道数为1, 下行数据通道数是4。在传输距离大于8m的情况下, 实际单通道数据传输速率达到264Mbps。
LVDS并/串转换实现
由于FPGA是通过DSP处理机的外部总线获得数据的, 其数据形式是并行的, 所以发送前应将其转换为串行比特流。FPGA内实现并/串转换和串行发送功能的模块HSTX的原理框图如图2所示
由图2可以看出, 该模块有3个输入信号。分别为时钟输入CLK、帧同步信号TFR和并行数据TCH1[7:0]。其中, CLK频率为33MHz, 经过数字时钟管理器 (DCM) 锁相倍频后得到串行模块内部时钟CLK1X (33MHz) 、CLK4XR (33×4=132MHz) 和CLK4XF (33×4=132MHz) , 其中CLK4XR与CLK4XF反相, 与CLK1X同相。输出为三组差分信号, 分别为串行数据TCH1[P:N]、串行时钟TCLK[P:N]和串行帧同步信号TFR[P:N]。输入时钟CLK信号上升沿有效, 时钟上升沿时, 若帧同步信号为高电平, 则锁存输入数据TCH1[7:O], 延时一个时钟周期开始发送。输出的发送时钟TCLK[P:N]为132MHz, 双沿有效。输出串行数据采用小终端模式, 数据低位LSB在前, 帧同步信号TFR[P:N]输出比特序列11110000, 用于供接收端同步。
串行发送模块主要由LOAD＿GEN、OUT＿DATA、OUT＿FR、OUT＿CLK4个模块组成。LOAD＿GEN模块用来产生并/串转换时加载数据的选通脉冲。OUT＿DATA模块采用移位寄存器实现数据并/串转换。而OUT＿FR和OUT＿CLK模块分别用来产生串行帧同步信号和串行时钟信号。这些模块均使用硬件描述语言VHDL设计完成。
LVDS传输电路设计
由于LVDS总线的传输速率达到264Mbps, 对PCB布线等方面要求特别高。本文利用高速电路仿真分析工具———Mentor Graphics公司的HyperLynx, 对LVDS传输电路进行了仿真设计, 包含传输线阻抗设计、端接匹配、差分信号布线。同时考虑了接插件和传输电缆的选择对数据传输的影响。
LVDS信号的电压摆幅只有350mV, 为电流驱动的差分信号工作方式, 最长的传输距离可以达到10m以上。为了确保信号在传输线中传播时, 不受反射信号的影响, LVDS信号要求传输线阻抗受控, 差分阻抗为100。本系统应用中, 利用高速电路仿真分析工具, 通过合理的设置层叠厚度和介质参数, 调整走线的线宽和线间距, 计算出单线和差分阻抗结果, 来达到阻抗控制的目的。
差分信号的布线是整个传输电路设计的难点。一般来说, 按照阻抗设计规则进行差分信号布线, 就可以确保LVDS信号质量。在实际布线当中, LVDS差分信号布线应遵循以下原则:
1差分对应该尽可能地短、走直线、减少布线中的过孔数, 差分对内的信号线间距必须保持一致, 避免差分对布线太长, 出现太多的拐弯。
2差分对与差分对之间应该保证10倍以上的差分对间距, 减少线间串扰。必要时, 在差分对之间放置隔离用的接地过孔。
3 LVDS差分信号不可以跨平面分割。尽管两根差分信号互为回流路径, 跨分割不会割断信号的回流, 但因为缺少参考平面而导致阻抗的不连续。
4尽量避免使用层间差分信号。在PCB板的实际加工过程中, 由于层叠之间的层压对准精度大大低于同层蚀刻精度, 以及层压过程中的介质流失, 层间差分信号不能保证差分线之间间距等于介质厚度, 因此会造成层间差分对的差分阻抗变化。因此建议尽量使用同层内的差分。
5在设计阻抗时, 尽量设计成紧耦合方式, 即差分对线间距小于或等于线宽。
此外, 在LVDS传输电路设计当中应当选用适合差分信号的高速接插件, 一方面, 接插件的特征参数能够与LVDS信号阻抗匹配, 通过接插件的信号畸变很小;另一方面, 能够提供足够的布线空间, 设计PCB走线宽度和间距。例如AMP公司的Z-PACK HS3系列接插件, 在电气性能方面, 比较适合高速LVDS信号互连。
本系统采用平衡电缆实现长距离传输, 然而, 由于LVDS特殊的阻抗匹配要求和极低的时序偏置要求, 传统的电缆不能用于LVDS数据传输。试验证实双绞线电缆性能最优。短距离 (大约0.5m) 应用时CAT3平衡双绞线电缆效果最佳。而高于0.5m以及数据率大于500MHz时, CAT5平衡电缆效果最好。
结语
本文实现的高速数据传输系统, 已成功应用于某处理机和上位机之间的数据传输, 传输距离大于8m, 单个通道数据传输速率达到264Mbps, 5个数据通道传输速率总共达1.32GbpS, 传输过程稳定。
摘要：本文提出了一种采用LVDS高速串行总线技术的传输方案。该方案既满足了长距离和高数据传输速率的要求, 又降低了互连总线的复杂度和系统成本。完成了基于FPGA的LVDS高速串行传输电路设计。
高速数据传输 篇11
【关键词】100Gbit/s光传输；关键技术；复用技术；调制
【中图分类号】TN929.1 【文献标识码】A 【文章编号】1672-5158（2013）04-0102-01
1、100Gbit/s光传输实现的关键技术
1.1 数字信号处理技术
100G的相干解调是在电域中对信号进行偏振估计和相位估计，因此高效的DSP技术对于100G的发展至关重要。100G信号经数字信号处理后可以提高色散容限，减少线路色散补偿的使用，抑制非线性损伤的影响；提高自适应线路色散变化的相应速度，避免了40G技术采用的色散补偿器的弊端；使系统PMD容限大幅度提升。PMD效应也不再成为限制系统传输距离的因素，系统组网能力及灵活性将得到极大的提高。目前，PDM-QPSK、相干接收和DSP技术的配合使用，已成为100G传输系统最主流的技术配置方案。而DSP技术由于设计复杂，成本高昂，一直是100G发展的瓶颈。因此高性能低成本的高速数字信号处理技术是100G大规模商用的关键因素之一。
1.2 关键器件技术
业界初步估计IOOG关键器件将于2010年左右开始生产，于2011/2012年开始规模商用。100G传送解决方案所需的关键高速光器件和预计的成熟时间（规模商用时间）。
其中光模块和高速DSP影响最大。只有高速光模块才能实现lOOGbps速率的调制。DSP则对于相干电接收至关重要，只有在IOOG高速率数字处理技术取得突破时，才能实现软判决、相干电接收的复杂电处理，从而提高接收灵敏度，加大IOOG的传输距离。
1.3 正交频分复用技术
时间周期为T且中心频率间隔为1/T整数倍的脉冲信号在时域和频域具有正交性。基于上述认知，可将传统的宽带光载波通道细分为多个相互正交的窄带子载波，分别进行编码调制后复用传输，以减小和消除宽带载波调制所固有的色度色散和偏振模色散，抑制同一载波通道上前后符号间的干扰。
具体实现上，光正交频分复用发射机可将数据分块后分别对子载波进行映射编码，然后利用逆向离散傅立叶变换将其转换为离散的时域波形描述序列，经数模转换、放大驱动、低通滤波后驱动调制器实现电光转换。在接收端，OFDM光信号经光电转换后由模数转换器采样量化为数字信号，经离散傅立叶变换转换为频域信号，完成各子载波符号恢复和数据提取。为抑制和消除色散引起的载波间干扰，可在符号间插入保护时隙。在保护时隙间隔大于色度色散和最大差分群时延所导致的时延扩展情况下，
OFDM可以有效解决色度色散和偏振模色散所引起的符号间干扰问题。
1.4 多维度调制技术
多维度、多进制（M）调制技术可在一个符号上承载多个（log2M）比特信息，能够有效提高频谱效率，降低符号发送的波特率，减小基带带宽及与之相关的色度色散和偏振模色散，减小对传输通道和光电器件带宽的要求。在此基础上，充分利用两线性正交偏振态可有效复用的特性进一步降低数据传输的波特率，提高频谱效率和通道损伤容忍能力。需要指出的是，尽管低波特率可获得较好的光滤波容限，但多级调制会减小星座图上符号之间的最小间距，降低OSNR灵敏度以及非线性容忍能力，要求在频谱效率、接收灵敏度以及OSNR要求之间进行权衡。
1.5 数字相干接收
相干检测可将光信号的所有光学属性（偏振态、幅度、相位）映射到电域，可解析任意光调制格式的信息。相干检测在实现上可采用零差检测、外差检测和内差检测三种方式。其中，零差检测具有最优的接收灵敏度和波长选择能力，但要求通过锁频控制确保本振激光器的频率相位与所接收光信号保持一致，对激光器的线宽和稳定性要求极高；外差检测经中频转换将频率相位恢复的难题转移至电域，可以降低对激光器线宽的要求，但要求接收机光电器件带宽至少为信号基带带宽的两倍；内差检测与零差检测结构相似，放宽了对本振激光器与发射机激光器的频率相位一致性要求，而通过正交分量信号相位分集接收和电信号处理获取频率相位信息，兼具零差检测和外差检测的优点。
数字相干接收机采用偏振分集和相位分集方式将光脉冲信号所承载的数据信息映射转换为电信号，经高速模数转换器在时间和幅度的离散化后，通过数字信号处理实现色散（CD、PMD）补偿、时序恢复、偏振解复用、载波相位估计、符号估计和线性解码。数字相干接收发挥了微电子集成技术的巨大优势，利用廉价而成熟的数字信号处理技术提高数据传输的可行性和可靠性。数字信号处理的自适应算法可动态补偿随时间变化的传输损伤，并可实现高效的前向纠错编码算法。不论是相干检测还是非相干检测，光信号在完成光电转换经高速模数转换器采样量化为数字信号后，可采用数字信号处理技术实现载波频率相位估计和线性相位噪声的均衡及补偿。载波恢复和数据提取后，可采用前向纠错编码对传输过程中产生的误码进行纠错恢复。
1.6 前向纠错编码
在调制、检测、均衡以及复用技术无法满足系统传输性能要求的情况下，可采用线性编码技术进一步改善系统性能。实践证明，FEC可有效提高系统传输性能，优化OSNR要求，提高信号对通道损伤的容忍能力。近年来，迭代FEC编码如Turbo、LDPC编码以其高编码增益广受关注，其中迭代解码LDPC较Turbo编码具有更优的纠错特性和实现复杂度。
除了采用新的编码算法外，采用软判决也可以提高FEC编码增益。软硬判决的区别在于其对信号量化所采用的比特位数。硬判决对信号量化的比特数为1位，其判决非“0”即“1”，没有回旋余地。软判决则采用多个比特位对信号进行量化，并通过Viterbi等估计算法提高判决的准确率。当FEC编码开销为7%和25%时，理论上软判决比硬判决的编码增益分别高出1.1dB和1.3dB，实际上软判决比硬判决的编码增益分别高出0.5dB和0.9 dB。软判决需多位ADC采样量化，并通过数字信号处理进行估计，其硬件复杂度以及处理时延较大，选用时需权衡其性价比。基于软判决和加乘算法的迭代式LDPC算法具有逼近香农极限的编码增益并易于采用并行处理的方式实现，可望用于超100Gbit/s光传输系统。
采用FEC编码无疑会引入编码开销，导致数据传输波特率以及基带带宽增大，给系统传输性能带来负面影响。在选用FEC算法时，需权衡其实现复杂度、处理时延以及编码开销所导致的速率增加对系统传输性能的影响，在满足编码增益要求的前提下尽可能减小编码开销及其所带来的硬件实现复杂度。
2、结束语
高速数据采集系统 篇12
这是一种纯硬件串行数据传输设计方式, 该系统具有电路连接简单, 设计方便, 新片管脚少的特点, 用单片机来控制的数据采集系统, 具有8Bits高精度传输能力, 并且采用计算机虚拟软件显示, 消差处理, 该方案有A/D转换电路, 存储单元, D/A转换电路, 并用计算机软件与8051单片机控制相结合, 使信息传送方便, 传输速度高, 系统结构简化, 并且有利于系统功能扩展, 而且装配调试费用低。
(二) 系统组成及工作原理
1. 系统组成
本系统有三部分组成, 即 (1) A/D转换部分, 它的主要作用是将模拟信号转换成数字信号; (2) D/A转换部分, 它主要是将采集来的数字信号转换成模拟信号以便于进行显示, 从而对数据进行分析测量; (3) RAM部分用做将采集来的数据进行存储。
2. 工作原理
原理框图如图1所示:
(1) A/D转换部分
A/D转换接口是数据采集系统前向通道的一个环节。数据采集和转换系统从一个或几个信号源中采集模拟信号, 并将这些信号转换为数字形式, 以便输入计算机。因此, 对于一个模拟信号转换成为数字信号所基本的要求: (1) 模拟多路转换与信号调节; (2) 采样/保持放大器; (3) 模拟/数字 (A/D) 转换器; (4) 通道控制电路。
前向通道中与传感器相连接的是信号调节器, 它完成传感器初次模拟信号的调节任务。而模/数转换中的多路转换及信号调节则要将模拟信号变换成能直接满足模/数变换所需要的信号电平及输入方式。为了减少动态数据测量的孔径误差, 对于快速动态信号应采样/保持电路以防止采样过程中信号发生变化。因此, 模拟数据的采集及模/数变换通道设计时不仅仅是单纯选择A/D转换芯片及设计A/D转换接口, 要综合考虑从传感器到计算机数据输入的全过程。
为了实现系统中的“高速”, 我们采用了AD578LN芯片, AD578LN最大的应用特性就是它的高速A/D转换特性, 因此当AD578LN与微处理器接口时, 由于大多数微处理器的时钟比较慢, 这时用CPU控制AD578LN的转换就是有可能丢失数据, 另外由于AD578LN的数据输出没有三态缓冲数据输出, 所以必须和微处理器的I/O口直接相连。
作为控制A/D转换的部分, 即传送控制信号的芯片我们采用的单片机为MCS-51系列的单片机, 在本系统中它主要是进行寻址和发出控制信号使整个系统在它的控制之下能够同步快速的完成系统功能。
根据以上各个芯片的功能及用法特点, 我们做了如图2所示的A/D转换部分:
在进行AD578LN高速A/D转换与8051单片机的接口设计时, 相对较好的方法是将8位的A/D转换结果缓冲锁存在寄存器里, 然后再对数据进行处理, 电路如上图所示.图中所示电路是采用查询方式完成AD578LN的A/D转换, 其中缓冲锁存存器采用74LS244总线锁存器以实现对A/D转换数据输出的单向锁存。74LS244的片选由74LS138译码得到, 其中之一输出信号和/WR构成AD578LN的启动信号START。
由于本系统在BIPoff上没有接滑动变阻器, 所以为单极性输入方式, 即输入电压是0~+10V或0~+20V, 当74LS138译码后的一路信号与/WR的信号通过74LS02的与非门产生一个能触发START信号的高电平, 则AD578LN开始工作, 将其输入的信号转换为8路数字信号, 并通过74LS244进行锁存, 而74LS244的触发则是/RD信号与74LS138的一路信号相与后产生, 当74LS244产生触发信号后则将74LS244锁存的信号输入到8051单片机中, 而转换结束信号则是START信号的逻辑非信号, 这样在START为低电平时, EOC为高电平时, 这样A/D转换就结束。
(2) D∕A转换部分
数/模转换换部分是基于后向通道配置与接口技术设计思想而进行设计的。在单片机的控制当中单片机总要对控制对象实现控制操作, 因此, 在这样的系统当中, 总要有后向通道, 后向通道是计算机实现控制运算处理后, 对控制对象的输出通道接口, 后向通道是对控制对象实现控制操作的输出通道。后相通倒应解决的问题: (1) 功率驱动。将单片机输出的信号进行放大, 以满足伺服驱动的功率要求。 (2) 干扰防治。主要防治伺服驱动系统通过信号通道、电源以空间电磁场对计算机系统的干扰。通常、采用信号隔离、电源隔离和对大功率开关实现过零切换等方法进行干扰防治。 (3) 数/模转换。对于二进制输出的数字量采用D/A变换器;对于频率量输出则可以采取F/V转换器变成模拟量。
后向通道中常用的器件及电路主要有数/模转换、功率驱动和干扰防治器件及电路。其中我们重点了解D/A部分。
D/A转换是应用系统后向通道的典型接口技术内容。现阶段单片机应用系统D/A转换接口设计主要是选择D/A转换集成芯片, 配制外围电路及器件, 实现数字量至模拟量的线形转换, 他不涉及D/A转换器的结构设计, 也不必对其中内部电路作详细分析。
(三) D/A转换接口设计的一般性问题
1.D/A转换芯片的选择原则
选择D/A转换芯片时, 主要考虑芯片的性能、结构及应用特性能在。在性能上必须满足D/A转换的技术要求;在结构和应用特性上应满足接口方便, 外围电路简单、价格低廉的要求。
(1) D/A转换芯片的主要性能指标
D/A转换器的主要性能指标有:在给定的工作条件下的静态指标, 包括各项精度指标;动态指标, 通常以建立时间和尖峰等参数表示;环境条件指标, 主要有反映环境温度影响的增益温度系数。实际上, 用户在选择时主要考虑的是以位数表现的转换精度和转换时间。
(2) D/A转换芯片的主要结构特性与应用特性选择
D/A转换器的特性主要有: (1) 数字输入特性。数字输入特性包括接收数码制、数据格式以及逻辑电平等。目前批量生产的D/A转换芯片一般都只能接收自然二进制数字代码。因此, 当输入数字代码为偏置码或2的补码等双极性码时, 应外接适当的偏置电路后才能实现。 (2) 模拟输出特性。目前多数D/A转换器件均属电流输出器件。对于输出特性具有电流源性质的D/A转换器 (如DAC-08) 用输出电压允许范围来表示由输出电路 (包括简单电阻负载或者运算放大器电路) 造成输出端电压的可变动范围。只要输出端电压小于输出电压允许范围, 输出电流和输入数字之间保持正确的转换关系, 而与输出端的电压大小无关。对于输出特性为非电流源特性的D/A转换器, 无输出电压大小允许范围指标, 电流输出端应保持公共端电位或虚地, 否则将破坏其转换关系。 (3) 锁存特性及转换控制。D/A转换器对输入数字量是否具有锁存功能将直接影响与CPU的接口设计。如果D/A转换器没有输入锁存器, 通过CPU数据总线传送数字量时, 必须外加锁存器, 否则只能通过具有输出锁存功能的I/O口给D/A送入数字量。 (4) 参考源。D/A转换中, 参考电压源是唯一影响输出结果的模拟参量。是D/A转换接口中的重要电路, 对接口电路的工作性能, 电路的结构有很大影响。
2.参考电压的配制
目前大多数参考电压源均由带温度补偿的齐纳二极管构成。这类稳压管的稳压值一般在5.5~6.5V之间, 温度系数为±5 ppm/℃, 如国产的2DW (2DW7C) 型温度补偿稳压二极管。
D/A转换接口中的外接参考电路有两种形式:即外接参考电压源可以采用简单稳压电路形式, 也可采用带有运算放大器的稳压电路。前者电路简单, 但负载电流变化对电压稳定性有一定影响, 而且所提供的参考电压为固定值。带运算放大器的参考电压源具有驱动能力强, 负载变化对输出参考电压没有直接影响, 所提供的参考电压可以调节。
(四) D/A转换性能与集成芯片
D/A转换器的主要性能指标:D/A转换器的主要性能指标有静态指标、动态指标以及环境和工作条件指标。
1. D/A转换器的静态指标
(1) 分辨率
D/A转换器的分辨率定义为:当输入数字发生单位数码变化时, 即LSB位产生一次变化时, 所对应输出模拟量 (电压或者电流) 的变化量。对于线性D/A转换器来说, 分辨率Δ与数字量输出的位数n呈下列关系:
在实际应用中, 表示分辨率高低得更常用的方法是采用输入数字量的位数或最大输入码的个数表示, 位数越多, 分辨率就越高。
(2) 标称满量程与实际满量程
标称满量程 (NFS) 是相应与数字量标称值2n的模拟输出量。但实际数字量最大为2n-1, 要比标称值小1个LSB, 因此实际满量程 (AFS) 要比标承志满量程 (NFS) 小1个LSB增量。即
AFS=NFS-1LSB增量=2n-1/2n×NFS
(3) 精度
D/A转换器的转换精度与D/A转换集成芯片的结构和接口配置的电路有关。一般来说, 不考虑其它D/A转换误差时, 但是D/A转换精度还与外电路的配置有关, 当外电路的器件或者电源误差较大时, 会造成较大的D/A转换误差, 当这些误差超过一定程度时, 会增加D/A转换位数。
D/A转换器中的电阻网络、模拟开关及驱动电路均非理想电阻性元件, 各种寄生参量及开关电路的延迟响应特性会造成有限的转换速率, 从而使转换器产生过度过程。实际建立时间的长短不仅与转换器本身的转换速率有关, 还与数字量变化的大小有关。
根据建立时间的长短, D/A转换器分成以下几档:
由于一般线形差分运算放大器的动态响应速度较低, 因此D/A转换器内部带有输出运算放大器或者外接输出放大器的电路, 其建立时间往往比较长。
(4) 尖峰
尖峰是输入数码发生变化时刻产生的瞬时误差。尖峰的持续时间虽然很短 (一般在数十毫微秒数量级) , 但幅值可能很大。在有些应用场合下, 必须采取措施加以避免。
产生尖峰的原因是由于开关在换向过程当中, “导通”延迟时间与“截止”延迟时间不相等造成的。由于尖峰出现的幅值和出现的时刻不是周期性的, 故不能采用简单的滤波办法完全去掉。如图3采取了用两极运算放大器来有效的消除尖峰。
2. 环境及工作条件影响指标
一般情况下, 影响D/A转换精度的主要环境和工作条件因素是温度和电源电压变化。
D/A转换器的工作温度:标准军品可工作于-55~+125℃, 工业级工作温度为-25~+85℃, 而普通级工作温度为0~70℃。多数器件其静、动指标均为25℃的环境温度下测量得到, 环境温度对于各项精度指标的影响用其温度系数来描述。
D/A转换器受电源变化影响的指标为电源变化抑制比 (PSRR) , 它用电源变化1V时所产生的输出误差相对满量程的比值来描述, 以ppm/V表示。
基于以上的各种参数和指标我们作了如图3所示的D/A转换部分:
此部分是整个系统的核心部分之一, 我们选用的是8位的DAC0832, 这种芯片是80××系列的DAC芯片中最快的, 可达到64K以上, 它利用了一种4位改良的FLASH技术, 可以在少于1.5us的时间内完成一个完整的8位转换, 当A/D转换占用时间时, 它可通过内置的采集和锁定功能来捕捉和存储当前的信号。由于系统中只有一路D/A转换或虽然是多路转换, 但不要求同步输出时间, 则采用单缓冲方式接口, 如在本系统中我们就是采用的这种方式。
控制部分我们采用系统中的8051单片机系列。
基于DAC0832的应用特性我门用8051来控制它的片选通信号。利用8051单片机的接DAC0832的WR1和WR2信号, 这样在触发一个信号之后则触发了DAC的写选通信号, 这样DAC0832就进入选通状态, 而输入寄存器信号和数据传诵信号同时接收AD578LN的EOC信号, 这样就保证了A/D与D/A的同步, 即在A/D开始转换的同时就保证数据从AD578LN传送到DAC0832, 这样就保证了工作的时实性从而减少转换时间保证了系统的功能实现的速度。再如图所示的原理图中DI0~DI7直接AD578LN的B1~B8这样才能保证数据传递时无误差和以时间较短的延迟来进行。在DAC0832的输出口IOUT1和IOUT2我们分别用了两极运算放大器LM358, 由于运算放大器的放大功能即可保证输出信号能够以最小失真的放大输出, 这一点对模拟信号的输出非常的重要, 因为D/A的模拟信号输出断与显示部分相连接, 如果输出的模拟信号不能时实得复现原来的数字信号, 那么显示部分就不能正确的显示采样信号, 这对于工作人员来说将不能正确的进行调试和数据分析, 如果对于高精度的数据采集, 那么就有可能造成采集来的数据不准确。
3. 储器扩展
在本系统中我们采用了静态的6116来扩展片RAM。如图4所示:
从而对采集来的数据进行保存, 由于它的容量为2K所以用地址线为11位, 我们的设计思想是用8051单片机的P0.0~P0.7经74LS373锁存后接6116的A0~A7作为6116的高8为地址线, 用P2.0~P2.2直接接到6116的A0~A7作为6116的低3位地址线。这样就可以充分保证6116的2K的寻址范围, 它的选通位用单片机的与位号控制, 即保证了单片机工作的实时性。
(五) 结论
高速数据采集系统通过硬件串行数据传输设计方式, 实现了高速采集系统的模拟量采集的通道数多、数据采集的精度高、低功耗和稳定性等。
参考文献
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