纳米电路

纳米电路（共4篇）

纳米电路 篇1

1 引言

CMOL电路继承了传统CMOS工艺, 不需要额外的生产设备, 成本会大大降低, 在摩尔定律面临日益严峻的挑战下, CMOL技术被认为是最有前途的替代传统CMOS技术之一[1~3]。然而, 纳米级尺寸的器件在非确定的化学自组装 (self-assemble) 工艺制造条件下, 其直径只有几个原子大小, 且由于一些不可控的因素, 将不可避免的产生各种缺陷, 如:纳米二极管常开 (stuck-open) 、纳米二极管常闭 (stuck-close) 、纳米线断开 (nanowire broken) 等, 缺陷率高达10-3~10-1, 这远远大于传统CMOS集成电路的10-9~10-7缺陷率[4]。因此, 为了在CMOL电路上实现正确的逻辑功能又能保持一定的良率, 针对缺陷的容错映射的研究显得十分必要。而在CMOL电路中, 只有少部分纳米器件参与到逻辑电路功能的实现, 其余大部分器件可作为冗余器件, 这为容错提供了基础。

CMOL电路单元映射过程通常分为两步:一是, 不考虑缺陷的初始单元映射, 主要根据连通域约束和输入输出 (IO) 配置约束完成电路单元映射, 这方面已有了大量的研究[5,6,7,8,9,10,11,12];二是, 为避开电路结构中的缺陷, 在缺陷器件周围的容错映射[6,13,14]。迄今为止关于CMOL电路单元容错映射的研究中, 主要是针对纳米线断开缺陷和纳米二极管常开缺陷[13,14]。虽然文献[6]用可满足性方法求解了存在多种纳米缺陷的容错问题, 但可求解的电路规模小, 并且求解时间长。

本文通过对CMOL电路中纳米二极管常闭缺陷对电路单元映射的影响机制进行分析, 提出了一种启发式容错策略, 与已有的可满足性方法相比, 提高了容错效率。

2 CMOL电路与容错映射

2.1 CMOL电路结构

CMOL电路是结合纳米交叉结构与CMOS技术的一种混合电路, 其剖面结构如图1 (a) 所示, 两层互相垂直交叉的纳米线位于CMOS单元栈的顶层, 纳米线交叉处是纳米二极管器件, 纳米线与CMOS单元由接口引脚进行连接, CMOL电路中有两种不同的接口引脚, 一种是顶层纳米线与CMOS单元之间的接口引脚, 另一种是底层纳米线与CMOS单元之间的接口引脚, 这构成了CMOS单元、接口引脚、纳米线、纳米二极管, 再到纳米线、接口引脚、CMOS单元这样的连接路径。在CMOL电路中, CMOS单元作为反相器 (inverter) , 纳米线实现"线或" (wire-OR) , 所以CMOL电路的基本逻辑功能是"或非/非";在CMOL电路结构上实现逻辑电路时, 首先要将逻辑电路转换成基于"或非/非"的形式, 逻辑门节点映射到CMOS单元 (CMOL单元) 上, 通过配置不同纳米二极管的开关状态, 就可以实现复杂的逻辑功能。

在CMOL电路结构的设计中, 考虑到制造过程带来的缺陷和长距离传输导致的信号衰减, 纳米线以一定长度周期性断开并且与CMOS单元成一定的角度, 如图1 (b) 所示。CMOL电路特殊的纳米线结构使得一个CMOS单元只能和附近的M=2r (r-1) -1个有限单元直接连接, 从而构成了所谓的连通域 (connectivity domain) , 称r为连通域半径。设两个单元c1、c2的右上角顶点坐标分别为 (x1, y1) 、 (x2, y2) , 若它们的曼哈顿距离|x1-x2|+|y1-y2|≤r, 则认为c1在c2的输入连通域内, 图1 (b) 中的11个浅灰色单元就是深灰色单元在r=3时的输入连通域。

2.2 容错映射

实际上, 在CMOL电路制造等过程中会给CMOL电路结构引入各种缺陷, 纳米二极管常闭缺陷是最常见的缺陷类型之一。如图2所示, "实点"的纳米二极管的表示为"常闭缺陷", 即始终处于"on"状态, 如d1、d2;"空点"的表示正常的钠米二极管, 可以设置为"on"或者"off"。假设在图2的CMOL电路上实现逻辑, 由于纳米二极管d2处于常闭状态, 逻辑变量z通过纳米线w1、纳米二极管d2、纳米线w2的路径传到f, 实现f的逻辑表达式中将有逻辑变量z, 会产生逻辑错误;必须对z或者f重新配置单元, 如把f配置到t, 得到, 或者把z配置到t, 得到, 从而避免因常闭缺陷而引入新的逻辑变量到f中。

对于图2中的常闭纳米二极管d2, 对应的两条纳米线w1、w2相连的单元c1、c2处于常闭连接状态, 如果对单元c1和c2都弃之不用, 将会造成很大的资源浪费。分析表明, 利用常闭缺陷连接单元实现逻辑电路功能有两种途径:一是, 单元c1和c2只用其中一个;二是, c1和c2都用, 但需满足条件:当一个或非门配置到单元c2时, 单元c1必须被该或非门的一个扇入占用, 而如果单元c1不是被该或非门的扇入占用, 将会引入一个新的扇入到该或非门, 造成逻辑错误。设逻辑电路的门节点集合为G, CMOL电路单元集合为C, g∈G, c∈C, 用pgc表示门节点g配置到单元c上, 容错映射的约束关系表示为:

其中, 表示单元c被门节点g占用, 表示单元c没有被占用 (即为空白单元) ;表示门节点g1是g2的扇入。

容错映射过程还必须遵循初始单元映射的约束条件: (1) 每一个CMOL单元最多被一个门映射; (2) 每一个门必须映射到有且仅有一个CMOL单元上; (3) 有连接关系门的映射单元的曼哈顿距离必须小于等于连通域半径; (4) 电路中的I/O只能映射到CMOL阵列的四周单元。根据以上约束条件, 重新配置电路中有错误连接的门节点到合适的CMOL单元上, 以实现容错映射。

3 提出的方法

对于给定的一个初始单元映射和一个缺陷图dmap (描述CMOL单元常闭缺陷连接信息) , 先根据缺陷图对电路中的门节点进行评估 (evaluation) , 然后根据评估值选择 (selection) 门节点, 最后以电路中的错误连接数为成本值, 对选择的门节点重新配置单元 (allocation) , 以达到缺陷容忍 (也称之为"容错") 的目的。

3.1 缺陷图的生成

模拟缺陷信息是CMOL电路容错技术研究过程中非常重要的一步, 缺陷图记录每个单元与连通域中单元之间的缺陷连接状态。图3中的箭头表示单元间的常闭缺陷连接, 如单元c1与c2、c2与c3、c2与c4。对于c2的常闭缺陷连接单元c3, 如果c3在c1的连通域内, 由于常闭连接的传递性, c1与c3之间也有常闭缺陷连接, 如虚线箭头所示;而c4不在c1的连通域内, 它们不能直接连接。常闭缺陷图生成的步骤如下:

步骤1:对于每一个单元ci, 在其连通域内随机生成与该单元有常闭连接缺陷的单元, 并存入集合Di中。如图3可表示为D1={c2}、D2={c3, c4}、D3=D4={}。

步骤2:以单元ci为根节点, 深度遍历由集合D构成的图, 当遍历到的节点单元在ci的连通域内, 则存入集合D'i中, 若节点单元不在ci的连通域内或节点单元的常闭连接单元集合为空或又遍历到节点单元ci时结束。对于图3中的单元c1, D1中的c2在c1的连通域内, 则把c2存入集合D'1;假设D2中的单元c3也在c1的连通域内, c3也存入集合D'1, 而D3为空, 则返回;D2中的单元c4不在c1的连通域内, 则返回, 从而有D'1={c2, c3}, 即c1的常闭缺陷连接单元集合。

根据以上步骤生成CMOL电路单元常闭缺陷图, 并应用于容错映射过程中。

3.2 门节点的评估与选择

在评估过程中, 首先要识别注入缺陷图后的逻辑门之间的错误连接。设门节点g配置到单元c, 只有当c的输入输出常闭缺陷连接单元为空白单元 (没有被其他门节点占用) 或只被g的扇入扇出占用时, 逻辑功能才正确;相反地, 当单元c的输入输出常闭缺陷连接单元中有不是g的扇入扇出占用时, 就会引入新的逻辑变量与g连接, 发生逻辑错误。如图4 (a) 的逻辑电路, {i1, i2, i3}为输入, {g4, g5, g6}为"或非/非"门, 其中g6为输出信号门。由于逻辑电路的每个输入在映射过程中也占用一个CMOL单元, 等效为一个门, 也称之为门节点。图4 (a) 逻辑电路的映射情况如图4 (b) 所示, 其中每一个正方形表示一个CMOL单元, "箭头"表示单元间的常闭缺陷连接, 即从一个单元指向它的输出常闭连接单元, 如单元c2是单元c4的输出常闭连接单元。在图4 (b) 中, 门g4配置到单元c4, 而单元c4的输出常闭缺陷单元c2正好被g4的扇出g6占用;单元c4的输入常闭缺陷单元c7、c8分别被门节点i1、g5占用, 而g5不是g4的扇入, 却配置到了单元c4的输入常闭缺陷连接单元上, 产生逻辑连接错误;而g4的另一个扇入i2配置到单元c9, 可以通过设置连接单元c4与c9的纳米二极管为"on"就可以实现逻辑连接。

设门节点g配置到单元c, c的输入和输出常闭缺陷连接单元分别为{ci1, ci2, …, cin}、{co1, co2, …, con}, 其中被占用的单元 (非空白单元) 个数分别为Niall、Noall, 而其中有g的扇入、扇出个数为Niis、Nois, 则不是门节点g的扇入扇出占用的常闭缺陷单元总个数为 (Niall-Niis) + (Noall-Nois) , 这就是与节点g有关的错误连接数。用门节点配置单元的输入输出常闭缺陷连接单元中, 非扇入扇出占用的单元个数与总的被占用的单元个数的比值作为评价每个门节点的标准, 记为评估函数eva, 定义为:

其中eva在[0, 1]之间, 当函数evai越大时, 表明门节点gi的缺陷连接率越大。

选择有缺陷连接的门节点进行单元重新配置, 实现正确的逻辑电路功能。用评估函数与一个随机数比较来选择门节点, 选择关系表达式为:

其中rand为[0, 1]之间的一个随机数, b为一个偏值因子, 与映射中边的缺陷连接率有关, 用来调节再配置门的数量, 当缺陷连接率较大时, b值应小些, 缺陷率较小时, b值应大些, 以增大算法搜索空间。而evai越大, 门gi被选择再配置的概率就越大, 反之亦然。即使evai接近于0, 门gi也有一个非0的概率被选择再配置。

3.3 单元配置与成本函数

选择的门节点重新配置到合适的CMOL单元上, 在避开电路缺陷的同时, 还要遵循初始单元映射的约束条件。在门节点重新配置之前, 先求可配置的单元区域, 称之为修复区域 (repair region) , 记为R。修复区域R即为该门节点扇入配置单元的输出连通域和扇出配置单元的输入连通域的交叉区域, 门节点在修复区域内重新配置, 就不会破坏初始单元映射的连通域约束。如图5 (a) 的逻辑电路, 门g的修复区域R就如图5 (b) 的灰色区域, 即为扇入门A、B的配置单元的输出连通域 (虚线框) 与扇出门F的配置单元的输入连通域 (双点划线框) 的交叉区域。当修复区域R中的单元为空白单元 (没有被其它门节点占用) 时, 门g可直接配置到此单元;当R中的单元被其它门节点占用时, 同时需要求出占用该单元的门节点的修复区域, 只有两个门节点的配置单元在彼此的修复区域内, 才能进行成功配置。

常闭缺陷连接的单元只有为空或者只被其扇入扇出占用时, 才能实现正确的逻辑功能;当常闭缺陷连接单元个数大于其扇入扇出个数时, 必定有一些单元不能被占用, 即始终处于空白单元状态。例如, 门gi配置到单元ci, gi有3个扇入, 而单元ci有5个输入常闭缺陷连接单元, 当这3个扇入都配置到输入常闭缺陷连接单元时, 最少有2个单元不能被占用。减少不能被占用的空白单元, 可以增加电路映射的成功率, 所以优先将扇入扇出配置到有常闭缺陷连接的单元。

每一个CMOL单元都用不同的纳米二极管连接, 门节点g在修复区域内移动, 从一个有缺陷连接的单元移动到一个没有缺陷连接的单元。用电路中总的缺陷连接数作为成本值来衡量门节点每次配置的优劣, 成本值定义如下:当

其中ci、co分别为门gi、go的配置单元, N (ci, c0) =1表示单元ci、co之间有常闭连接缺陷;pgc=1表示单元c被门节点g占用, 反之pgc=0表示单元c没有被占用;θ (ci, c0) 表示两个常闭缺陷单元ci、co的配置状态, θ=1表示单元配置有错误。在修复区域R中选择有最小成本值的配置, 当有多个最小成本值配置时, 选择与扇入扇出配置单元有更多常闭连接的单元配置。设初始单元映射为φinit, 缺陷图为dmap, 容错映射算法步骤如下:

步骤1:根据缺陷图信息, 对初始映射电路中的所有门节点进行评估, 即根据式 (3) , 求每个门节点的评估值evai。

步骤2:根据选择关系式 (4) , 选择要重新配置的门节点。

步骤3:对选择的门节点重新配置单元:

(1) 先求出门节点的修复区域R。

(2) 该门节点的配置单元与修复区域里的每个单元进行预交换, 并根据式 (5) 、 (6) 求出交换后的成本值, 把具有最小成本值的交换单元存入集合P中;再从集合P中选择Nois+Niis最大的单元, 门节点就配置到此单元。

重复以上步骤, 直到容忍CMOL电路结构中所有缺陷, 实现正确的逻辑电路功能。

4 实验结果与分析

提出的算法在随机分布的钠米二极管常闭缺陷模型下, 采用ISCAS'89标准测试电路, 在连通域半径r=18, 与可满足性方法 (SAT) [6]进行比较, 算法读入的初始单元映射用课题组提出的LRMA[10]算法产生。算法用C语言实现, 并在Linux操作系统及Intel Core i3-2130 3.40 GHz CPU, 2GB RAM的PC环境平台运行。选择过程的偏值取[-0.06, 0.05], 算法当使得解的成本值为0或达到最大迭代次数4000或经过多次 (如100) 迭代后解的成本值不变时结束。测试结果中的每一项数据都是在5个不同的初始单元映射 (φinit) 、10张不同缺陷图 (dmap) 分别运行10次后取的中间值 (5×10×10=500run) 。

表1为纳米二极管常闭缺陷密度p=0.1%时的实验结果比较, 其中, "单元"表示初始单元映射中已配置的CMOL单元总数;"面积"为分配的CMOL阵列的大小, 即row×column;"时间"为运行程序时CPU的耗时, 单位为秒;SAT表示可满足性方法[6]。从表1中可以看出, SAT方法仅能求解小规模的电路, 如s27, 对大部分电路都无法求解, 即"UNSAT", 而本文方法在一个较合理的时间里可以求解更大规模的电路。可满足性方法把电路映射的所有约束条件用布尔条件表示, 并寻找一个精确解, 即为可满足性解, 在CMOL电路的单元容错映射中, 约束条件过多, 导致可满足性求解器很难求解;而本文提出的启发式方法在门节点的选择上具有随机性, 从而具有很强的爬坡能力, 可以求解更大规模的电路。

5 结束语

本文针对CMOL电路中的纳米二极管常闭缺陷的容错映射问题, 提出了一种启发式算法。首先识别逻辑电路中因纳米二极管常闭缺陷带来的错误连接, 然后对门节点进行评估、选择和重新配置, 直到容错映射成功。在随机分布的纳米二极管常闭缺陷模型下, 提出的方法与已有的SAT方法比较, 可以求解更大规模的电路。本文丰富了CMOL电路容错技术的研究, 然而该方法求解的常闭缺陷密度有限, 并且只是针对单一的缺陷类型, 接下来可以考虑针对同时存在多种缺陷类型的容错研究, 如纳米二极管常开缺陷和纳米二极管常闭缺陷等, 促进CMOL电路实用化的进程。

纳米电路 篇2

自从2006年纳米发电机（NG）第一次被报道[1]，就引起了全世界范围的关注。在过去几年中，研究人员在纳米发电机领域取得了许多突破性的成果[2,3,4]。目前，研究人员已经制造了多种纳米发电机，比如压电纳米发电机[5]、摩擦电静电纳米发电机[6]、热电纳米发电机[7]、超声波纳米发电机[8]等。当今的电子时代，在微纳尺度范围，急切需要独立的、无需维护的、可持续的、可连续运行的能源技术，用于可植入生物传感器、超灵敏度化学传感器、纳米机器人、微电机械系统、远程或移动环境传感器[9]、国土安全，甚至可穿戴个人电子产品[10]等。在未来，构建完整的物联网需要安置无数的传感器或执行器，独立免维护的驱动能量将可以节省大量维护成本。纳米发电机能够收集周围环境中的微弱的振动能、机械能、电磁能或超声波能量等，并转化为电能，为其他电子器件提供能量。纳米发电机是一种理想的独立免维护的能量来源。在不久的将来，纳米发电机将会在物联网等领域有广阔应用前景。

由于ZnO纳米线（NW）具有良好的半导体特性、压电特性[11]、生物兼容性[12]和低制造成本[13]，所以其是制造压电纳米发电机的一种很有潜力的候选材料。

本文首先采用一步溶剂热法制备ZnO纳米线，本文采用离心方法制备有序堆积的ZnO纳米线薄膜（NF），基于柔性印刷电路板（FPC）技术，将ZnO纳米线薄膜埋入柔性电路板中，制造2种具有不同基底的柔性ZnO纳米发电机。制造的纳米发电机可以同时利用ZnO纳米线的压电效应和摩擦电静电效应，将机械能转化为电能。在未来的工作中，这种柔性纳米发电机能够集成到柔性电路板中，形成自供电的小型化电子系统。

1 实验内容

1.1 离心方法制造有序堆积的ZnO纳米线薄膜

采用简单的一步溶剂热法制备ZnO纳米线，二水合醋酸锌（Zn(Ac)2·2H2O）和氢氧化钠（NaOH）作为前驱体，乙醇作为溶剂。对比其他的制备方法，溶剂热法具有相对低成本、低毒性和易于规模生产等优点。然后，依次使用丙酮、乙醇、去离子水对制备的ZnO纳米线进行离心清洗。相对于水，ZnO纳米线更容易分散在丙酮和乙醇中，需要用超声或搅拌来帮助纳米线在溶剂中分散。

采用离心方法制造ZnO纳米线薄膜。首先，将清洗后的ZnO纳米线分散在乙醇中形成均匀的悬浊液；然后，将适量的悬浊液加入离心管中，离心机型号为CENCE TG16-WS，通过控制离心转速和离心时间，纳米线将被离心沉淀在离心管管底。由于离心原理，纳米线沉淀中的纳米线近似平行有序排列。去除上清液后，纳米线沉淀在50oC烘干30 min；这样纳米线沉淀就可以从离心管管底剥离，完成制造ZnO纳米线薄膜。ZnO纳米线薄膜使用Hitachi S4800进行SEM表征。图1(a）为ZnO纳米线薄膜中纳米线的SEM表征结果，可以看到ZnO纳米线薄膜中绝大部分的纳米线横向有序排列，纳米线紧密接触，密实堆积；图1(b）为制备的纳米线的直径分布统计。所得纳米线的直径小于50 nm，绝大多数纳米线的直径在20～30 nm之间，这表明制备的纳米线具有相对均匀的直径。

1.2 制造柔性ZnO纳米发电机

在此2种设计方案分别制造柔性ZnO纳米发电机。它们的基本结构相同，但使用不同的基底，一种是聚酰亚胺（PI）薄膜，另一种是铜箔。

1.2.1 PI薄膜基底方案

基底采用50μm厚的PI薄膜。PI薄膜是柔性印刷电路板工艺中经常使用的基板材料，采用lift-off工艺在PI薄膜上制作Ag图形化电极。图2是在PI薄膜上制作Ag图形化电极的详细步骤。首先，将PI膜进行清洗；然后，PI膜的一面覆盖一层干膜，并使用UV光对干膜进行曝光显影。干膜的性质与正性光刻胶类似，在显影时，曝光的干膜被保留而未曝光的干膜将被刻蚀掉；在覆盖干膜的一面依次溅射一层TiW（厚度20 nm）和一层Ag（厚度200 nm),TiW层用作粘附层；最后，将基底浸入丙酮中30 min，剥离基板上剩余的干膜。这样，就完成了PI薄膜上Ag图形化电极的制备。

图3(a）是制作完成Ag图形化电极的PI薄膜；图3(b）是将PI薄膜切割成单个单元后的Ag图形化电极。图3(b）中，单元中间的Ag方块是放置ZnO纳米线薄膜的位置，Ag和ZnO纳米线接触形成欧姆接触，单元边缘的Ag线条用作焊接外部电路的导线。

纳米发电机具有一个“PI-NF-PI”三明治结构，上下两层PI薄膜的中间放置ZnO纳米线薄膜，周围使用非导电胶进行严密封装。上下两层PI薄膜需要有一定的位错，保证中间的Ag方块完全对齐，并露出PI薄膜边缘的Ag线条，用于焊接导线。单个纳米发电机的三明治叠层方法如图3(c）所示。

1.2.2 铜箔基底方案

本方案中，纳米发电机的基底采用一种应用于柔性电路板工艺中的铜箔（厚度20μm）。铜箔的表面已经做过防氧化处理，所以铜箔可以直接使用并能保证良好的导电性。铜箔既作为纳米发电机的基底又用作与外电路进行电连接。纳米发电机具有“Cu-NF-Cu”三明治结构。具体的制造步骤如图4所示。

第一步：在铜箔的一面依次溅射一层TiW（厚度20 nm）和一层Ag（厚度200 nm),TiW层作为粘附层，Ag层与ZnO纳米线薄膜形成欧姆接触。由于铜箔表面无法制作图形化电极（铜箔具有良好导电性），使用一种热固化胶膜作为上下铜箔基底之间的绝缘层。这种热固化胶膜经常应用在柔性电路板工艺中，可以在热固化后仍然保持柔性。

第二步：在胶膜上制作用于放置ZnO纳米线薄膜的方块窗口（6 mm×6 mm）阵列，如图4中的（b）所示。

第三步：将胶膜覆盖在溅射Ag层的铜箔表面。

第四步：将ZnO纳米线薄膜切割成与胶膜上的方块窗口一样大小并放置在方块窗口内。切割的纳米线薄膜的尺寸需要尽量能够覆盖方块窗口，防止上下基底接触造成短路失效。

第五步：将另一块溅射Ag层的铜箔覆盖在胶膜上，如图4中的（e）所示。因为胶膜具有很大的粘性，当将铜箔覆盖在胶膜上时很容易产生气泡，所以覆盖上层铜箔时需要非常小心。“Cu-NF-Cu”三明治结构使用真空压膜机MVLP-500进行热固化层压。胶膜固化的条件是在压力4.6 MPa和温度160oC下热固化90 min。

2 结果与讨论

基于两种不同基底，制造了两种柔性ZnO纳米发电机。纳米发电机的输出电压使用实时示波器ATTEN ADS1102c进行测试。为了方便测试，将铜导线焊接在纳米发电机的上下电极。使用手指拍打纳米发电机表面，手指拍打的机械能作为能量来源。开路电压的测试结果如图5所示。PI薄膜基底纳米发电机的开路电压峰值可达10 V以上，如图5(a）所示；而铜箔基底纳米发电机的开路电压峰值仅为170 mV左右，如图5(b）所示。PI薄膜基底纳米发电机比铜箔基底纳米发电机具有更高开路输出电压。

这2种纳米发电机的基本结构相同，都具有“上电极-NF-下电极”三明治结构，如图5所示。两种纳米发电机最大的不同就是基底。PI薄膜是绝缘体，而铜箔是良导体。铜箔基底纳米发电机的Ag层和铜箔可以整体看作一个电极，而PI薄膜基底纳米发电机的PI薄膜和Ag层形成了一个“绝缘层-金属层”结构。这种“绝缘层金属层”结构类似一种基于人体皮肤的摩擦电纳米发电机[4]。所以，当用手指（人体皮肤）拍打PI薄膜基底纳米发电机的表面时，输出电压不仅来源自压电效应，而且来自摩擦电静电效应。PI薄膜基底纳米发电机可以看作是压电纳米发电机和摩擦电纳米发电机的集成，所以比铜箔基底纳米发电机具有更高的输出电压。

3 结语

纳米电路 篇3

电磁特性问题和信号完整性已成为高性能大规模集成电路、纳米电子 (nano electronics) 、RFIC和电子封装技术提升的主要障碍, 但目前无论是仿真技术还是实验手段都无法达到实际工程的需求。本研究小组成功地研究出一项创新高效的等效全波模拟仿真技术, 可有效地用于大规模集成电路, 多层电子封装及复杂印刷电路 (PCB) 信号完整性, 电力完整性及电磁辐射的设计和仿真。

应用领域:

纳米电路 篇4

关键词：AT89S51,FED,纳米金刚石,驱动电路

0 引言

场发射显示器(Field Emission Display,FED)是利用阵列状的冷阴极产生电子,然后轰击荧光屏形成光信号输出。具有高亮度、宽视角、低功耗、响应速度快、超轻薄等诸多优点,是一种新兴的具有广阔发展潜力的自发光平板显示器[1]。

FED由显示屏和驱动电路组成,驱动电路的设计水平直接影响FED的显示效果。设计FED的驱动电路时,要考虑显示屏的显示结构,显示电极模式、驱动电压以及灰度等级等[2]。本文以AT89S51单片机为逻辑控制核心,设计的FED驱动电路能够动态显示简单字符。

1 驱动电路设计

1.1 设计原理与系统组成

PDP、LCD等平板显示的驱动都是采用通用的行列矩阵寻址驱动方式,若要把某个像素点亮时,选中该像素所在的行列电极并施与适当的电压即可实现选通点亮。场发射显示器(Field Emission Display,FED)的驱动电路与上述几种平板显示的驱动一样,FED矩阵选址驱动系统的硬件电路主要由逻辑控制电路(一般为单片机或MCU与逻辑控制器)、存储器和电源、行驱动电路、列驱动电路以及后级匹配功率放大电路等几个模块组成,如图1[3]。

1.2 驱动电路硬件设计

使用分立元器件实现时会存在稳定性不高,逻辑控制输出的功耗比较大,容易引起可靠性降低、效率不高、显示效果不好等结果。针对这些问题,为了能达到较好的显示效果,文中采用分立元件与集成电路相结合的方式来设计硬件驱动电路,来驱动16×16点阵的FED显示屏,可以实现字符的动态显示。其电路框图如图2所示。

在该驱动电路系统中,51单片机作为整个驱动电路的控制核心,通过产生各种控制信号,对行扫描驱动单元和列寻址输出单元等进行控制。其中行扫描驱动输出电路和列寻址输出电路构成电极驱动电路。

1.2.1 FED字符点阵的生成[4]

要在16×16点阵的FED显示屏上显示汉字,必须提前将汉字的点阵代码提取出来,存储到单片机中。文中所用的字符点阵的生成工具为超级字符/图形字模提取软件V1.0。工作界面如图3所示。它可以根据扫描方式生成对应的点阵代码。根据FED显示屏选用16×16模式,可显示1个汉字。图3所示为16×16模式下输入汉字“创”时的界面,窗口内的十六进制数据为“创”字的点阵代码。将点阵代码按顺序存入单片机的ROM中,再由单片机的I/O口顺序扫描输出到FED显示屏上,即可显示“创”字。若要循环连续显示汉字,可分别输入这些汉字到输入栏,逐字生成这些字符的字模点阵代码数据,通过单片机I/O口,顺序扫描输出到显示屏上,即可循环显示这些字符。

1.2.2 逻辑控制电路设计

逻辑控制电路主要由AT89S51单片机和锁存器74HC37组成,逻辑控制电路主要是产生每一行、每一列的控制信号与时序信号。AT89S51是Atmel公司生产的AT89系列高档单片机,具有低功耗、高性能的优点,也是目前应用比较广泛的8位单片机,芯片内含有4Kbytes的Flash只读程序存储器且具备ISP功能的和128Bytes的RAM,各项资源丰富[5]。行逻辑控制由AT89S51单片机和16位锁存器构成,为保证后级驱动电路的要求可选取74HC373,74HC373具有较好负载能力,可直接驱动高压驱动芯,因为它是8位的,所以需要2个来实现。高压驱动芯片采用美国IR公司的IR2113,它采用HVIC和闩锁抗干扰CMOS制造工艺,由三部分组成:逻辑输入,电平平移及输出保护。具有独立的低端和高端输入通道;悬浮电源采用自举电路,简化外围电路设计,采用它可为设计带来许多方便。列选址电路产生图像的控制信号,文中选用的FED显示屏为16×16点阵结构,直接用AT89S51片机的两个端口P0和P2并行输出包图像信息的逻辑信号,略去了单片机与锁存器之间的移位寄存器。列驱动逻辑控制电路由AT89S51单片机与74HC373组成,数据长度为32位,要4片74HC373。单片机从P0-P2口并行输出显示图像的逻辑脉冲信号接三态锁存器74HC373,由单片机的P3.3与P3.4控制锁存器的输出。逻辑控制电路如图4。

电极驱动电路由行扫描驱动输出电路X和列寻址输出电路Y构成。行扫描驱动电路用于驱动选定行电极,其输出驱动信号是固定脉宽的开关信号,列驱动电路则是在选定Xi行情况下,依次选定该行内的每一个像素,各像素的驱动脉冲信号宽度受图像信号调制,由此就可确定每一像素点的亮度。行高压转换电路如图5,列高压转换电路需在IR2113的LIN端加信号Q1,类似列高压转换电路,此处略去该图。

1.3 软件开发工具

文中软件开发工具选用的是KeilμVision3集成开发环境,它是德国KELL公司开发的集成单片机软件开发平台,包括编译器、调试软件、宏汇编器、模拟器、实时内核、集成开发环境以及微控制器等仿真开发装置,对标准的8051单片机及各个公司推出的新型单片机均提供了仿真模拟程序的支持。因其具备友好的工作界面,方便操作及使用,能够大大降低程序开发成本和缩短设计周期。图6为其工作界面。

程序设计采用汇编语言,汇编语言是最早应用于单片机开发的程序语言。相比其他程序设计语言,指令的执行速度快、代码短小精悍,且具有确定的指令执行周期。在KeilμVision3集成环境里编写控制程序的源代码,并进行编译和调试。利用KeilμVision3集成的汇编器将调试好的程序生成AT89S51可执行的.HEX文件。利用KeilμVision3的在线调试或者将程序代码下载到AT89S51仿真器中进行仿真调试,确保能实现功能的前提条件下将生成的.HEX文件用专用的单片机编程器和相应的软件烧写到单片机中。

1.4 软件设计

从人眼视觉暂留的角度考虑,扫描频率至少为46Hz的临界频率,就不会有闪烁感。通过软件控制从上到下扫描屏幕一次的时间设定为20ms,将以上操作反复循环,就可稳定地显示各种图形或文字信息。通过控制数据锁存端的电平高低,就可以控制74HC373的工作状态。为低电平输出锁存,为高电平输入数据直接传输到输出,这样即可实现给6个74HC373分别输入不同的数据。行控制用占两个字节内存变量单元作为16位行对应的控制端,分别对应P2.2、P2.3所控制的74HC373,对该变量进行循环右移。变量中,只有一位为1,其余全为0,这样每执行一次右移并输出数据相当于换行操作。列信号为要显示的汉字点阵编码数据,数据按顺序存放在32个内存单元中,作为数据缓冲区。连续的两个单元代表一列,当输出一行时则把相应的一列数据通过转换输出到对应的列驱动电路上。列输出每一个显示单元对应一个驱动电路,由于该电路的状态是两位的,所以要把对应的数据进行一次转换。转换原则为:0对应01,1对应10。这样在输出时就把16位列显示数据转换成32位了,由对应的74HC373选通完成,分别是AT89S51的P2.4、P2.5、P2.6和P2.7,所连接的锁存器,软件流程如图7。

2 结束语

作为FED硬件重要组成部分,驱动电路的设计在很大程度上取决于显示屏的显示结构、显示电极的引出方式和驱动方法的选择等,所以好的驱动电路设计直接影响平板显示器的显示效果。本文以AT89S51单片机为逻辑控制核心,以锁存器与高压转换电路为辅助驱动电路,采用汇编语言对单片机进行程序设计,实现汉字点阵的动态显示,为FED驱动电路的设计提出了一些实用的理论依据。

参考文献

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