低相位噪声

低相位噪声（通用7篇）

低相位噪声 篇1

随着人们对通信产品的便携性和可靠性要求的不断提高,无线通信成为通信技术重要的发展方向。当前受关注的无线收发机(例如零中频结构)大都需要一个高纯度、高匹配度的I/Q两路正交信号,因此对于正交输出本地振荡器QVCO(Quadrature VCO)设计的研究就具有相当重要的意义。正交信号的产生存在不同的解决方案:(1)在单相VCO后接RC多相网络;(2)先产生倍频信号再进行分频;(3)利用耦合管将两完整VCO核心进行耦合等等。方法(1)只能在单个频点产生严格正交信号;方法(2)功耗和电路规模较大,而方法(3)在具备可调谐性和低功耗的前提下,电路规模较小且结构简单。本文将围绕方法(3)进行论述和芯片设计。

相位噪声对于VCO是最重要的指标之一,对整个前端电路系统性能有重要影响。最显著的一个影响是在接收机应用中的互易混频(Reciprocal Mixing)。当有用信号的邻近信道有强干扰出,同时本振信号又不够纯净,经下变频后有用信号有可能会被干扰信号的噪声边带所淹没。另外,本振信号不纯还会使发射机的杂散信号混入临近信道、对临近信道产生干扰,接收机中可能会造成误码率上升,因此降低相位噪声是VCO设计的重中之重。

本文首先详细讨论电感电容结构LC-VCO中相位噪声的形成原理,针对电路各部分对其贡献而进行降噪的优化;接着研究正交输出QVCO的工作原理并把降低相位噪声的方法推广应用于其上;最后利用所得结论,采用HJTC0.18μm工艺设计工作于2.4GHz的QVCO并分析其指标参数及设计中的问题(文中的电路级仿真采用Cadence SpectreRF完成)。

1 相位噪声的形成及降噪优化

负阻结构LC-VCO的基本电路如图1,交叉连接的MOS管组成负阻互偶对;Mtoul为整个电路提供直流电流偏置,谐振腔由电容C和电感L组成,其选频作用确定了最终的振荡频率。为了提高电流利用效率,在低功耗前提下得到良好相位噪声性能,以此互补结构的LC-VCO为主来研究。为了解不同偏移频率点各器件对相位噪声的贡献,首先对稳定工作于2.4GHz的VCO进行噪声分析(表1)。从表1中不难看出,谐振腔寄生电阻、MOS负阻对和尾部电流源是相位噪声的主要来源,下面对这几部分进行优化设计。

1.1 负载谐振腔部分

理想的谐振腔由电容和电感并联而成,没有任何电阻成份,因而是无噪网络;但实际在片上实现的集成电路中都存在非理想因素,即寄生电阻的存在。在VCO设计中为简便起见,谐振腔噪声只考虑等效并联电阻的电阻热噪声。其等效噪声电流为,则它流过谐振腔将在Δω频率偏移处在谐振腔两端形成电压为,进而根据相位噪声定义可推出其引起的相位噪声为:

由于受工艺限制,电感Q值提升较难且非常有限,因而减小谐振腔相位噪声贡献最直接有效的方法是提高振荡电压的幅度Vstg,而这通常是由增大直流偏置电流来实现的。

1.2 交叉负阻对部分

LC-VCO中利用交叉连接成正反馈形式的MOS差分对管实现负电阻来补偿谐振腔中寄生电阻的损耗,维持电路的振荡。负阻对MOS管对相位噪声的贡献是通过两种方式完成的:近似的开关动作对噪声的过滤与变频以及本身1/f噪声、沟道热噪声的直接贡献。

首先,仅分析负阻对的开关性质对噪声的转化作用。由于VCO中谐振腔之外的噪声必须经由负阻对才能进入谐振腔形成相位噪声,因此负阻对在这里就充当了一座器件噪声到相位噪声转化的桥梁。对于交叉耦合的MOS管来说,当只有半边电路导通时,流过沟道的电流受限于尾部电流源,为恒定值。因此噪声电流的随机调制受到限制(或认为噪声电流源在与并联管组成的回路中环流,无法进入谐振腔);而当两边同时导通,噪声电流将拥有完整的回路注入谐振腔形成相位噪声(如图2)。因此,负阻对同时打开时刻恰是噪声电流向相位噪声转化最多的时刻。

MOS管Ⅰ-Ⅴ特性在一定范围之内呈现线性(如图3),因而对于负阻对来说此段恰好对应于差分电压较小而两边管子同时导通阶段。换个角度,此阶段恰对应于振荡电压过零点附近。设此段时长为Ts,而在ΔV的范围内半边电路仍未完全关断,因此Ts=ΔV/S,其中S为振荡电压过零点附近斜率。这样负阻对就可看作以频率ω0、宽度为Ts的周期矩形脉冲对流经的噪声电流进行采样[4],其中的采样窗口高度为大信号跨导Gm=2Im/ΔV(如图4)。

通过对一周期积分可以得到注入谐振腔的噪声电流为。由此可见,提高振荡电压幅度对降低此转化作用仍是最直接有效的方法。

其次,MOS晶体管的1/f噪声等效电流为,因此增大管子的面积有利于降低1/f噪声。在电路设计中,负阻对MOS管不采用工艺最小沟长,但仍要选择尽量小的沟道长度,因为大尺寸晶体管将给振荡节点施加电容负载,谐振腔固定电容增加,从而降低振荡频率和调谐范围。

MOS负阻对的宽长比直接决定了其等效大信号跨导值的大小,即所提供的负电阻大小。宽长比不会直接影响到相位噪声的转化,但会决定MOS管所产生的热噪声。因此在设计中只要使负阻能维持振荡即可,过大的宽长比只会带来额外的噪声。另外,在通常设计中还会考虑略微增大宽长比以使振荡器能够更快起振和进入稳态,当然这要以增加噪声为代价。再次,振荡电压波形越对称,振荡器对于低频噪声的扰动越不敏感[2]。对于NMOS管载流子迁移率通常是PMOS的3～4倍,所以选择负阻对宽长比时也通常令,使两者提供的跨导近似相等,振荡波形尽量对称以降低相位噪声。

1.3 尾部电流源部分

在负阻LC-VCO中引入尾部电流源可以通过固定偏置电流来减小因电源、地扰动带来的对VCO的影响,稳定整个电路的工作点。然而此有源器件的引入不可避免地将带来额外的噪声。尾部电流源晶体管对相位噪声的贡献主要通过两种形式实现:1/f噪声上变频到中心频率ω0附近和2ω0附近噪声下变频到ω0附近;而变频到中心频率附近的噪声又分别通过调制变容管控制电压和相位=>幅度=>频率的调制实现到相位噪声的转化。为了降低此处引起的相位噪声,首先可以通过降低电流源管跨导值来减小其沟道热噪声,这主要通过提高其过驱动电压来实现。但同时也要注意到,过驱动电压的增大将压缩振荡电压的空间和电流受限区[1]的大小,使尾电流提前进入饱和。仿真表明过驱动电压超过300mV后,相位噪声改善将不明显。其次,为了降低1/f噪声,可以尽量采用大沟道长度的电流源管;再次,为了抑制2ω0附近噪声流入谐振腔,可以在尾部共模节点并联到地的大电容;为了得到更好的滤波效果,还可以在此电容与共模节点之间串接电感。此电感与共模点处电容在2ω0谐振,阻挡其附近噪声进入谐振腔,抑制尾部电流二阶谐波的同时相位噪声性能得到优化[3]。

2 正交相位输出QVCO的原理

本文设计的双核心耦合型的QVCO基本结构和等效电路如图5、图6。其中,MSW为负阻管,提供LC槽路在振荡中损失的能量;MCP为耦合管,负责将两核心串成环路,并锁定在正交的相位关系上。根据Barkhausen原理,为了能够起振,增益为1时,闭环相位移动360°,所以减去由耦合管交叉连接而引入的180°相移后,每核心恰引入90°相移即正交关系。流入每个LC谐振腔的电流由两部分组成;负阻产生的与电压相位相同的电流II=GmV1和由另一核心耦合来的电流IQ=GmcV2;二矢量叠加后将与V1形成一个相位差:

然而,当电容和电感谐振时电压应与电流同相,所以这说明QVCO中两核心并没有谐振于自由振荡频率,而是偏移了Δω以提供负相位差抵消φtank:

另外,在QVCO版图布局和实际制造时都会引入两核心间器件的失配,导致两核心的偏移角φtank以及偏移频率Δω的不同。偏移角的失配最终将导致两信号不严格的正交,即相位误差;φtank相差越大,相位误差将会越大。设计中通常是通过增大耦合管驱动强度和改善版图布局使其尽量对称,加以弥补。

除了前面讨论的单个核心VCO中的影响因素外,QVCO的相位噪声性能很大程度上还与耦合晶体管有关,这是因为其输出频率依赖于耦合管跨导Gmc,Gmc的波动将导致谐振频率的波动;同时,电路中的噪声又会影响Gmc平均值,这样就形成了噪声扰动输出频率,即转化成为相位噪声的过程。由于耦合管连在振荡节点上,因此它的沟长取法与互阻对类似;而耦合管的跨导则决定了两核心的耦合紧密程度,Gmc的增加可以减小因失配而带来的相位误差,但这是以恶化相位噪声为代价的。串联结构QVCO由于采用了堆叠结构,不但能节省电流,而且其源简并结构对耦合管噪声电流有所降低。

3正交相位输出QVCO的设计

本文采用的新结构电路(如图5),振荡节点的电压通过缓冲级被取样(Vo1和Vo2)到尾部控制电流源晶体管栅极,它们将叠加到一定的直流偏置电压上,共同控制尾部电流的大小。缓冲级的电感可以由键合线实现。采样来的控制电压调节尾部供电电流的注入:振荡电压过零点附近电路对噪声敏感阶段注入最少的电流;而电压达到峰值时,即电路对噪声最不敏感阶段多注入些电流。这样就能在减小器件噪声的同时尽量增大振荡电压幅度,从两方面优化振荡器相位噪声性能。尾部添加一个电容-电感滤波网络来抑制高阶谐波的干扰。

整个电路在HJTC0.18um工艺下实现,其各项参数如表2。本设计中QVCO在仅消耗4.6mW的前提下实现了低相位噪声、低相位误差(如图7)。

本文详细分析了LC结构压控振荡器电路各部分相位噪声的形成原理及相应的降噪方法;通过对正交相位输出QVCO原理的研究,将这些方法延伸到QVCO的设计和优化中;利用得到结论设计了一个应用于2.4GHz处ISM波段的QVCO,对理论进行了验证。验证结果证明了所得理论的正确性,有助于电路相位噪声的降低。

参考文献

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[5] ANDREANI P,Andrea Bonfanti,Luca Romano,Carlo Samori,Analysis and design of a 1． 8-GHz CMOS LC quadrature VCO[J].IEEE Journal of Solid-State Circuits,2002,37(12) :1737-1747．

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一种低相位噪声采样时钟源的设计 篇2

关键词：频率源,数字直接频率合成器,滤波器,相位噪声

近年来软件无线电以其信号处理软件化、兼容性强、易于升级、系统稳定等优势得到了快速发展。软件无线电技术要求直接对射频信号进行采样。而这对采样时钟提出了严格的要求。正如式(1)所示,采样时钟的抖动会引起ADC输出信号信噪比的恶化。且在抖动一定的情况下,输入频率越高,信噪比恶化越严重。所以直接射频采样软件无线电系统,对采样时钟引起的抖动有着更为严格的要求。

抖动和相位噪声是同一事物的两种表示方法。抖动均方根与相位噪声之间的关系为

基于此,本文的讨论均以相位噪声展开。

本文设计了一款具有高精度、低相位噪声的采样频率源。输出频率在45~75 MHz范围内0.01 Hz可调,相位噪声优于-119 d Bc@1 k Hz、-116 d Bc@100 k Hz。

1 设计原理

锁相环(Phase Locked Loop,PLL)结合了压控振荡器和标准时钟源的优势,输出信号的短期、长期稳定度均较好。且其等效为一窄带滤波器,并能有效抑制干扰信号,进而提高输出信号杂散指标。但与DDS(Direct Digital Synthesis)相比,PLL的分辨率则较差。要提高其分辨率,则需大幅增加体积和成本。相反,DDS可轻松实现10-7Hz的频率分辨率。但DDS也存在不足,其是一种采样系统,输出频率上线理论为时钟的1/2。实际工程应用中,输出频率上限一般取时钟的1/4~1/3以保证曲线平滑。本设计结合了二者的优势,采用PLL+DDS方案。PLL将低相位噪声、高稳定度的50 MHz参考时钟锁定到1 000 MHz。而DDS则更具用户指令输出所需的频率信号。镜像抑制滤波器接在DDS后端,从而抑制镜像频率,减少输出杂波。图1给出了设计框图。

1.1 锁相环

PLL是一种被广泛采用的频率合成方法。其系统框图如图2所示。PLL主要由鉴相器、环路滤波器、压控振荡器、N分频器组成。鉴相器输出反映了参考时钟和N分频器输出信号的相位差。相位差越大,误差信号越大。环路滤波器是一低通滤波器,用于滤除误差信号中高频成分。经滤波的误差信号控制压控振荡器产生所需振荡信号[1,2]。PLL输入输出频率需满足式(3)。

PLL的输出相位噪声除与各部件的噪声性能有关系外,还受环路带宽的影响。由图3的噪声模型[1]可分析出环路总的输出噪声满足式(4)。

其中,分别呈低通和高通特性。故环路带宽内相位噪声主要由参考时钟、N分频器和电荷泵的噪声水平决定,环路带宽以外则取决于VCO。因此,设计PLL时应在满足环路稳定的情况下合理地选择环路宽度。

1.2 DDS原理

DDS是从参考频率源中通过数字控制产生频率的方法。DDS因具有跳频时间短、相位连续、分辨率高、相位噪声低等优点而被广泛使用于频率源的设计中。相位累加器、相位幅度转换单元、数模转换器是DDS的基本构成要素。图4为DDS的结构框图。

在参考时钟的推动下,相位累加器将产生的相位地址送至“相位幅度转换单元”。“相位幅度转换单元”由一个存储有正弦幅度值的只读存储器构成,其将累加器的输出作为寻址地址并将该地址对应的幅度值传输给数模转换器(DAC)。DAC将输入的数字序列转换为连续的模拟信号。DAC输出的模拟信号含有高频分量,不能直接供系统使用,必须采用一镜频抑制滤波器滤除镜像频率从而得到光滑的正弦信号。一般的DDS芯片均不自带抗镜像频率滤波器,需自行设计。

DDS的输出频率如下式

其中,fo为输出频率;FTW为频率控制字;N为相位累加器数据位宽度;fR为参考时钟频率。相位累加器数据位宽度N一般为32位,在一些高性能DDS系统中N甚至高达48位。从式(5)可知,在参考频率fR及相位累加器数据位宽度N一定的情况下,输出频率仅由FTW控制。从这一角度讲,DDS系统可方便的进行频率调谐。另外,N值较大,DDS的输出频率调谐分辨率非常高,这是其他类型频率合成器所无法比拟的。

DDS可看成一个分频系统,其输出信号相位噪声相比参考时钟会有所改善。具体改善量可由下式计算得到

其中,Pni和Pno分别输入输出信号相位噪声,单位d B;N为分频因子。

DDS是一典型的数据采样系统,其输出将含有大量镜像频率。图5为一DDS输出频谱图。因此需在DDS输出端级联一级低通滤波器滤除第一奈奎斯特以外的频率分量。

1.3 选频滤波器

由上节可知,DDS输出需利用选频网络滤除无需的频率分量。设计采用以过渡带陡峭而得到广泛使用的椭圆函数低通滤波器实现。这类滤波器的设计理论和方法均已成熟,故此处不再赘述,详见文献[4]。

2 设计实现

设计中锁相环芯片采用ADI公司的ADF4106。该器件集成有数字R分频器、数字N分频器、数字鉴相器和电荷泵,外围电路简单。只需外接环路滤波器和压控振荡器便可工作。其的归一化噪声基底为-223 d Bc/Hz,适用于射频输入为500~6 000 MHz频率合成应用[5]。设计采用如图6所示的三阶无源环路滤波器。鉴相频率和环路带宽分别设为1 MHz和50 k Hz,环路器为三阶结构,如图4所示。压控振荡器采用RFMD公司的UMS-1400-A16。其调谐电压低,仅使用简单的无源环路滤波器便可对其进行控制。

直接数字频率合成器选用ADI公司的完全DDS器件AD9912。AD9912集成了一个48位的相位累加器和一个14位的ADC,输出155 MHz时相位噪声可达-131 d Bc/Hz@10 k Hz[6,7,8]。其参考时钟由PLL将50 MHz的恒温晶振信号锁定到1 GHz提供。根据目标频率设定合适的频率控制字即可输出所需频率。

镜像抑制滤波器采用图7(a)所示的具有3个抽头的椭圆函数低通滤波器。传输特性曲线如图7(b)所示,该滤波器在80 MHz处抑制度达43 d Bm。能起到较好地抑制二次及以上谐波和镜像频率,从而提高频谱纯度,并优化采样系统性能[5]。

3 测试结果

采用安捷伦N9030A信号分析仪对样品进行了测试。如图8所示,在最高频率75 MHz测得相位噪声为-119.11 d Bc/Hz@1 k Hz、-119.16 d Bc/Hz@10 k Hz、-116.10 d Bc/Hz@100 k Hz。满足设计要求。从测试曲线可看出,在偏移载频10~100 k Hz频率范围内,相位噪声曲线不完全满足单调下降的规律,这是因为:(1)由环路滤波器的阻容器件值有一定误差。(2)电源并非理想直流电平,叠加的干扰信号影响了相位噪声性能。合理调整环路滤波器,并加强电源滤波即可让相位噪声曲线呈单调下降趋势。

4 结束语

低相位噪声 篇3

关键词：SCFDE,高阶QAM,相位噪声

在宽带高速通信中, 单载波频域均衡 (SC_FDE) 技术以类似OFDM信号处理方式, 引起了广泛的关注[1]。SC_FDE采用低复杂度频域均衡技术, 抗多径能力与OFDM相当, 但是发射信号的峰均功率比低于OFDM, 可采用单载波成熟的射频技术, 降低功率放大器等模拟器件的成本。为提高频谱利用率, SC_FDE常与正交幅度调制 (QAM) 结合使用, 但是随着频谱利用率的增加, QAM调制星座点阶数也随之增加, 其对载波相位噪声的敏感程度也不断增加, 对解调系统的性能有很大影响, 需对相位噪声进行有效抑制。

1 相位噪声分析

1.1 相位噪声产生原因

在通信系统中, 发送端与接收端都需要产生相应的载波以完成相应的射频与基带间的频谱转换。然而产生载波的晶体振荡器与锁相环路存在一定的差异性, 造成了载波频率与目标频率存在短时的随机差异, 进而造成所产生的正弦波信号发生随机相位跳变, 表现为相位噪声。

1.2 相位噪声对单载波的影响

载波的相位噪声会使信号的功率谱密度产生畸变, 导致基带信号的功率谱被扩展。解调信号通过带宽为的带通滤波器时, 信号功率将随载波相噪的恶化而发生严重的泄漏, 降低系统的信噪比, 增大系统的误码率, 对解调性能产生严重影响, 需采取有效措施进行抑制。

1.3 相位噪声对高阶QAM的影响

对于QAM调制的单载波通信系统, 相位噪声会引起星座点的旋转和模糊, 如图1 (a) 所示。越靠近星座图中心的星座点, 旋转的角度越小, 越靠近星座图边缘的星座点, 旋转的角度越大。

随着调制阶数的增高, 星载点可旋转的角度变小, 对相位噪声也越来越敏感, 相位噪声成为影响系统性能的重要因素, 需要加以抑制。

2 SC_FDE中的相位噪声抑制

SC_FDE系统常采用插入UW (Unique Word) 的帧结构, UW一方面可以克服因多径带来的符号间干扰, 另一面由于UW是接收端的已知信息, 可辅助完成相位偏移量的估计与校正。

SC_FDE系统中的相位噪声抑制可分为两个阶段, 首先用UW得到相位偏移量的估计, 并对Data Block中的数据符号进行校正;再利用判决反馈机制, 分别对各个Data Block中的后续符号做进一步的相噪估计和补偿。算法示意图如图2所示。

2.1 利用UW跟踪校正相位偏移

利用本地UW与接收UW的互相关值估计本FFT块的相位偏移量, 然后用相位旋转校正相位偏移, 实现起来较为简单。但是在每个FFT块内, 靠近UW的前半个Data Block符号相位偏转较小, 远离UW的地方相位偏转较大, 如图1 (b) 所示。这是因为靠近UW的符号估计值的可信度较高, 可以补偿相位噪声带来的影响, 远离UW的地方由于相位噪声的特性已经发生了变化, 估计值可信度较低, 需做进一步的处理。

2.2 用判决反馈方法抑制相噪

判决反馈算法抑制相噪效果较好, 但是直接采用判决反馈值作为相位噪声的估计值, 出现判决错误后会将错误传递给下一个预测符号, 这种差错传播现象会严重地影响到高阶QAM的性能。结合SC_FDE系统的特点, 由于首个符号离UW较近, 可认为用UW校正相位偏移时已消除首个符号的相噪, 只需对Data Block中的后续数据做进一步处理即可。后续数据符号序列较短, 符号间判决反馈差错传播的概率较小。

3 仿真验证

为验证SC_FDE中相位噪声抑制算法的有效性, 利用MATLAB进行相应的仿真。SC_FDE系统采用64QAM调制, 其中每个FFT块包含16个已知符号组成的UW序列和48个64QAM符号组成的Data Block, 符号速率为10Msps, 相位噪声由相互独立同分布的高斯随机变量通过3d B带宽为100k Hz的单极点巴特沃斯滤波器产生[3], 均方差为2°, 误码率曲线如图4所示。可以看出, 若不采用任何相位纠正的相关措施, 误码率随信噪比的增加下降缓慢, 使用UW进行相位跟踪校正可以使误码率在信噪比增加时显著下降, 进一步使用判决反馈的方法进行纠正, 可使误码率在10-5时, 信噪比优化1d B左右。

4 结语

本设计结合SC_FDE与高阶QAM的特点, 先利用UW进行相位噪声的粗略估计和补偿, 再用判决反馈机制对相位噪声做进一步的估计和补偿。通过仿真表明, 该方法可以有效提高系统的相位噪声抑制能力。同时, 该方法简单易用, 实际FPGA实现时并不会显著增加系统资源, 简化后的判决反馈算法也不会带来较大的处理时延, 满足信号解调处理的实时性。

参考文献

[1]党薇, 朱婷鸽.SC-FDE技术在未来无线通信中的应用[J].西安邮电学院学报, 2007, 12 (5) :21-29.

[2]柴菁, 张文军, 管云峰.相位噪声对QAM系统的影响及消除方法分析[J].电视技术, 2006, 283 (1) :47-50.

低相位噪声 篇4

(一) 相位噪声

相位噪声则是表征信号质量的频域参数, 表现为在振荡频率谱线的左右出现连续的“裙边”效应。相位噪声通常定义为在某一给定偏移中心频率的处的dBc/Hz值, 其中dBc是以dB为单位的该频率处功率与总功率的比值, 如图2所示。如果没有相位噪声, 振荡器的整个功率都应集中在频率f=f0处。相位噪声的出现将振荡器的一部分功率扩展到相邻的频率中去, 产生的边带。一个振荡器在某一偏移频率处的相位噪声就定义为在该频率处1Hz带宽内的信号功率与信号的总功率比值。

(二) 时钟抖动 (Jitter)

1. 抖动的分类

抖动具体表现为时域上信号周期长度总会有一定的变化, 从而导致时钟信号的上升或下降沿的不确定性, 如图3所示。任何非期望的时间变化都被看作是噪声, 而噪声则是产生时钟抖动的根源。抖动一般分为随机抖动 (Random Jitter) 和固有抖动 (Deterministic Jitter) 。

2. 随机抖动产生机理

随机抖动来源于随机噪声, 诸如:热噪声 (Thermal Noise) 、散粒噪声 (Shot Noise) 、闪烁噪声 (Flicker Noise) 等。随机抖动具有明显的不确定性, 可用高斯分布特性来进行描述。它与电子器件的半导体特性和生产工艺等有关。

如图4所示, 反相器输出端噪声nout分别来自于不同的噪声源。当输出为高电平时, PMOS导通。此时输出噪声主要由于P沟道热噪声引起, 如图中A区所示。当输出为低电平时, NMOS导通。此时输出噪声主要为N沟道热噪声, 如图中B区所示。当输出处于阈值电压区, PMOS和NMOS均导通, 所以输出噪声为两管沟道热噪声, 如图中C区所示。

3. 固有抖动产生机理

因此,

振荡电路的非线性会压缩噪声电压的幅度变化, 如图5所示。因此, 固有抖动具有明显的非高斯概率密度, 可以用确定的峰-峰值电压量化。公式 (3) 表明, 振荡器噪声电压将引起相位的变化, 从而导致jitter产生。

此外, 固有抖动通常会受传输线匹配状况的影响。当传输线长度不相同时, 时钟输出端到达时间不一致, 将引起抖动, 如 (a) 所示。例如:在LVDS输出电平模式中, vd1和vd2的传输线不等长, vd2滞后vd1到达终端, 通过双端转单端电路后, 必然产生抖动。同理, 当时钟受到邻近传输线串扰以及线路匹配不一致时, 将引起抖动, 如 (b) 所示。且两种抖动表现形式有所不同, 如图6所示。

(三) 相位噪声与抖动的转换

1. 抖动 (jitter) 计算

实际工作中, 可以利用相位噪声分析仪测出信号的相位噪声, 如图7所示。然后计算抖动时间, 方法如下:

方法1:直接噪声功率积分求RMS Jitter:

方法2:分频段独立计算, 再求均方根:

2. 信噪比 (SNR) 计算

利用所得抖动时间计算信噪比, 有助于选择合适的A/D或D/A器件以获得最佳信噪比。

(四) 降低相位噪声及抖动的措施

时钟电路设计是模拟电路设计的一个部分。这意味着, 电路的模拟特性, 诸如:器件特性、接口、Layout寄生参数效应、以及电磁兼容性、邻近效应、肌肤效应等设计者都应该做充分的考虑。

1. 增加逻辑电路压摆率。

在公式 (3) 中, 可以看出相位噪声受压摆率 (dvdt) 的影响。但过高的压摆率必然引入更高的宽带噪声, 而且增加电路的实现难度。

2. 仔细布线, 实现传输线路的良好匹配。

采用差分方式实现时钟信号的传输, 减小信号路径上的干扰和串扰, 抑制共模噪声。

3. 实现良好接地。

噪声源电流会被感应到信号路径上, 导致产生时变调制电平。调整开关电流以及不当的接地防止产生地线反弹噪声。

参考文献

[1]Predicting the Phase Noise and Jitter of PLL-Based Frequency Synthesizers Ken Kunder.

[2]Phaselock Techniquew (Third Edition) Floyd M.Gardner.

[3]Converting Oscillator Phase Noise to Time Jitter Walt Kester.

电荷泵锁相环的相位噪声研究 篇5

随着集成电路技术的迅猛发展,电荷泵锁相环(CPPLL ) 由于具有易于集成、 低功耗、 低抖动等优点, 被广泛应用于通信系统、 无线电系统、 自动控制的时钟数据恢复、频率合成、时钟同步等领域。它的噪声源主要分为两类:(1)参考源的相位噪声;(2)锁相环各个模块的内部噪声。 然而,如果不能对电荷泵锁相环的输出信号的相位噪声进行计算,必须等芯片流片后用昂贵的频谱仪来测量。 为较大程度上节约设计成本,有必要对电荷泵锁相环的相位噪声研究,预估相位噪声是否达到设计指标。

国内外已发表大量关于锁相环的相位噪声分析文献。 文献[1-3] 虽然是对锁相环系统的相位噪声进行分析, 但仅仅给出压控振荡器的相位噪声计算公式;文献[4] 只是简要介绍了锁相环系统相位噪声的分析方法,并没有进行更深入的研究。 本文将详细分析并计算电荷泵锁相环系统的相位噪声。

1 锁相环系统的相位噪声

锁相环系统中各个模块都会引入噪声到环路中, 但可以利用传递函数来分析各噪声源在系统中的特性。

1 . 1 锁相环系统的噪声源模型

鉴频鉴相器、 电荷泵和环路滤波器每个模块PSS收敛困难[5], 因此本文将这三个模块作为整体来进行分析。 带有噪声源的锁相环线性模型,如图1 所示。

由图1 可以得到噪声方程:

由式(1)、式(2)可得各个模块的传递函数:

参考源噪声的传递函数:

鉴频鉴相器、电荷泵和环路滤波器噪声源的传递函数:

压控振荡器噪声源的传递函数:

分频器噪声源的传递函数:

由信号系统理论可得: 式(3)、 式(6) 相同为低通函数;式(4)为带通函数;式(5)为高通函数,并且幅度为1。

1 . 2 锁相环相位噪声的计算

本文采用的是二阶无源环路滤波器,如图2 所示。

则:

式(7)中。上式中Ip为电荷泵电流,KVCO为振荡器的灵敏度。

因此,由多个噪声源引起的噪声叠加原理[9]可得:

则根据噪声模型可得:

式(9)中Hi( jω ) i = 1 , 2 , 3 , 4 为式( 3 ) ~ 式( 6 ) 。

则可以得到各个模块的噪声计算公式:

则可以得到锁相环的总相位噪声计算公式:

由式(10)~ 式(14) 可以计算出电荷泵锁相环系统的相位噪声。

锁相环系统的相位噪声环路带宽内主要由参考源相位噪声决定,环路带宽外主要由压控振荡器的相位噪声决定[4]。 由文献[6-8] 可以得到压控振荡器的计算公式:

式(16)中 η=0.9,f0为振荡器中心频率,为振荡器延迟单元电流噪声。

2 仿真结果

本文的电荷泵锁相环设计参数:fREF=6 MHz,Ip=20 m A,C1=6.2 p F, C2=55.8 p F, KVCO= 10 . 1 MHz / V , f0= 48 MHz , N= 8 。 图3是电荷泵锁相环各个噪声源的传递函数, 图中:1 为θref( s )和 θd( s ) 的传递函数, 2 为鉴频鉴相器、 电荷泵和环路滤波器噪声vnf( s ) 的传递函数, 3 为 θVCO( s ) 的传递函数。 从图3 中可以看出1 为低通函数,2 为带通函数,3 为高通函数,fc为带宽。 图4 是电荷泵锁相环的各个噪声源,图中:1 为参考源噪声源 θref, 2 为鉴频鉴相器、 电荷泵和环路滤波器噪声源vnf, 3 为压控振荡器噪声源 θVCO, 4 为分频器噪声源 θd。 电荷泵锁相环的相位噪声主要由参考源相位噪声和压控振荡器的相位噪声决定。

用Cadence软件对整个锁相环系统进行Spectre仿真,得到的相位噪声如图5 所示。 在Matlab中的理论计算曲线如图6 所示,曲线1 是参考源的的相位噪声通过锁相环系统环路后的相位噪声;曲线2 是电压噪声通过系统环路的相位噪声; 曲线3 是VCO的相位噪声通过锁相环系统环路后的相位噪声;曲线4 是分频器的相位噪声通过系统环路后的相位噪声;曲线5 是整个锁相环系统环路总的拟合相位噪声; 曲线6 是系统环路通过Spectre仿真得到的相位噪声。 将此Spectre仿真的总相位噪声导入Maltab中进行比较, 以验证计算公式的正确。由式(10)~ 式(13) 得出的各个噪声源的噪声经过环路后的相位噪声, 再由式(14) 计算得出总的相位噪声, 并将Spectre仿真得到的CP - PLL总相位噪声导入其中进行对比,如图6 所示。 在图中,曲线1 是参考源的相位噪声通过CP-PLL系统环路的相位噪声;曲线2 是PFD&CP&LPF的电压噪声通过CP - PLL系统环路的相位噪声; 曲线3 是VCO的相位噪声通过CP-PLL系统环路的相位噪声; 曲线4 是分频器的相位噪声通过CP-PLL系统环路的相位噪声; 曲线5 是CP-PLL系统环路的拟合相位噪声; 曲线6 是CP-PLL系统环路的Spectre相位噪声。由Matlab拟合出的总相位噪声曲线与Spectre仿真得到的总相位噪声基本吻合, 最大误差不超过2.54 d Bc/Hz。因此,可以由本文的模型和计算方法进行相位噪声的优化研究。

3 结论

本文详细推导了四级差分环形振荡器的相位噪声计算公式,给出了差分环形振荡器延迟单元的电流模噪声模型。 基于此模型得到的相位噪声计算公式,更准确地预估环形振荡器的相位噪声。

在CMOS 0.25 μm工艺下,设计了整数型48 MHz的锁相环系统。 通过Matlab进行设计和优化系统的参数,建立了各噪声源的仿真电路模型, 用Spectre仿真得到各噪声源的相位噪声(电压噪声) 。 同时,比较和分析了Matlab模拟的相位噪声与Spectre仿真得到的锁相环总的相位噪声, 并研究了各噪声源对系统相位噪声的影响,实现了带内相位噪声低于-88.6 d Bc/Hz,带外相位噪声为-108.4 d Bc/Hz@1MHz 。 这些电路仿真结果与理论计算结果基本一致,它们的绝对误差低于2.54 d Bc/Hz。

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数字锁相环相位噪声影响因素分析 篇6

相位噪声作为频率合成器的一项重要技术指标, 其性能好坏直接影响了电子系统的性能。用这种信号不论做发射激励信号, 还是接收机本振信号以及各种频率基准时, 这些相位噪声将在解调过程中都会和信号一样出现在解调终端, 引起基带信噪比下降, 影响电子系统目标的分辨能力。在通信系统中使话路信噪比下降,误码率增加,在雷达系统中影响目标的分辨能力[1,2]。

数字式频率合成器能提供长期频率稳定度与短期频率稳定度都比较高、杂波少的信号输出,而且波道数目多、体积小、易于数字化和集成化。数字锁相环构成的数字式频率合成器是目前通信、仪表、雷达等电子技术中广泛应用的一种频率合成技术[3]。研究低相位噪声、高可靠性频率合成器是系统发展的重要方向。研究数字锁相环的相位噪声影响因素,对于改善相位噪声,提高系统性能具有重要意义。

1 相位噪声分析

数字锁相环频率源的基本组成主要有:参考源、数字分频器、鉴相器、环路滤波器、压控振荡器(VCO)等组成[4]。与模拟锁相环路相比,数字锁相环频率源只是在环路中插入了一个÷N数字分频器,它的作用是对压控振荡器的输出信号进行数字分频,分频比可随实际需要确定。

1.1 相位噪声模型分析

锁相环中的分频器、鉴相器、振荡器等基本电路都会不同程度地引入噪声到锁相环系统中。噪声和干扰具有随机性,具体分析计算非常困难,虽然可以借助ADS等仿真软件进行分析,但也必须借助锁相环的相位模型来研究。

数字锁相环相位噪声模型如图1所示[5,6]。

图1中:Kd为鉴相增益;F(s)为环路滤波器的传递函数;KVCO为压控振荡器的调谐灵敏度;Sφi(f)为参考源本身的噪声经参考分频R倍后,在环路输入端的等效相位噪声;Sφf(f)为参考分频器所引入的触发相位噪声;Sφp(f)为鉴相器的相位噪声和环路内放大器的相位噪声;Sφn(f)为可变分频器的触发相位噪声;SφVCO(f)为压控振荡器开环的相位噪声;Sφo(f)为环路输出的相位噪声。

由输入端的参考源引起的输出相噪为:

$S{}_{\phi \text{o}\text{i}}(f)={\rm N}{}^2\left|{\rm H}(\text{j}\omega )\right|{}^{2}S{}_{\phi \text{i}}(f)(1)$

由参考分频器Sφf(f)引起的输出相噪为:

$S{}_{\phi \text{o}\text{f}}(f)={\rm N}{}^2\left|{\rm H}(\text{j}\omega )\right|{}^{2}S{}_{\phi \text{f}}(f)(2)$

由Sφp(f)引起的输出相噪为:

$S{}_{\phi \text{o}\text{p}}(f)={\rm N}{}^2\left|{\rm H}(\text{j}\omega )\right|{}^{2}S{}_{\phi \text{p}}(f)/{\rm K}{}_{\text{d}}^2(3)$

由Sφn(f)引起的输出相噪为:

$S{}_{\phi \text{o}\text{n}}(f)={\rm N}{}^2\left|{\rm H}(\text{j}\omega )\right|{}^{2}S{}_{\phi \text{n}}(f)(4)$

由Sφvco(f)引起的输出相噪为:

$S{}_{\phi \text{o}\text{V}\text{C}\text{Ο}}(f)=\left|{\rm H}{}_{\text{e}}(\text{j}\omega )\right|{}^{2}S{}_{\phi \text{V}\text{C}\text{Ο}}(f)(5)$

则环路输出总的相位噪声为:

$\begin{array}{l}S{}_{\phi \text{o}}(f)=S{}_{\phi \text{o}\text{i}}(f)+S{}_{\phi \text{o}\text{f}}(f)+S{}_{\phi \text{o}\text{p}}(f)+\\ S{}_{\phi \text{o}\text{n}}(f)+S{}_{\phi \text{o}\text{V}\text{C}\text{Ο}}(f)=\\ [S{}_{\phi \text{i}}(f)+S{}_{\phi \text{f}}(f)+S{}_{\phi \text{p}}(f)/{\rm K}{}_{\text{d}}^2+S{}_{\phi \text{n}}(f)]\cdot \\ {\rm N}{}^2\left|{\rm H}(\text{j}\omega )\right|{}^2+\left|{\rm H}{}_{\text{e}}(\text{j}\omega )\right|{}^{2}S{}_{\phi \text{V}\text{C}\text{Ο}}(f)(6)\end{array}$

从式(6)看出,由于Sφi(f),Sφf(f),Sφp(f)/K2d,Sφn(f)四种相位噪声要经过环路闭环频率特性$\left|{\rm H}(\text{j}\omega )\right|{}^2$的过滤作用,才能到达输出端,因$\left|{\rm H}(\text{j}\omega )\right|$具有低通特性,所以,把这类噪声通称为低通型相位噪声;而SφVCO(f)要经过环路误差频率特性$\left|{\rm H}{}_{\text{e}}(\text{j}\omega )\right|$的过滤才能从环路输出,由于$\left|{\rm H}{}_{\text{e}}(\text{j}\omega )\right|$具有高通特性,所以把SφVCO(f)称为高通型相位噪声。

由以上分析可知,在环路带宽内,锁相环的噪声主要由输入信号源、鉴相器、分频器N的噪声决定。而在环路带宽以外,锁相环的噪声主要由VCO的噪声决定[7]。环路对带内噪声呈现低通特性,为了有效地滤除低通型噪声,需要环路的带宽取的越窄越好;但环路对VCO噪声呈高通特性,要滤除高通型噪声,则要求环路带宽越宽越好。显然,从要求输出相位噪声最小的角度出发,存在着环路带宽和最佳参数的选择问题[8]。

1.2 参考源的相噪分析

利用数字锁相环路倍频时,理论上是参考源晶振经锁相环路倍频N/R倍,相位噪声恶化应为20log(N/R),但工程应考虑分频器R为数字计数分频器,数字电路对相位噪声将会带来额外的恶化,从而抵消了分频对相位噪声的优化,计算相位噪声恶化的公式如下[9]:

$\begin{array}{l}L(\text{d}\text{B})=20\log [f{}_{\text{o}}/(f{}_{\text{o}\text{s}\text{c}}/R)]=\\ 20\log (f{}_{\text{o}}/f{}_{\text{p}\text{d}})=20\log {\rm N}(\text{d}\text{B})(7)\end{array}$

式中:fo为输出频率;fpd为鉴相频率;N为环路分频比;R为参考源预分频比;fosc为参考源晶振的频率。

如某系统要求锁相环路输出:4~5 GHz,5 MHz频率步进的宽带信号,带内相位噪声小于-80 dBc/Hz@10 kHz。环路的鉴相频率应选择为5 MHz的整数分频,若选用参考源晶振为50 MHz,鉴相频率为2.5 MHz,当输出5 GHz时,对于参考源晶振的相噪,相位噪声恶化:20log(5 000/2.5)=66 dB。为满足系统相位噪声指标要求,选用的参考源晶振的相位噪声应满足:小于等于-80-66=-146 dBc/Hz@10 kHz。

1.3 鉴相器的相噪分析

另外,锁相环路中的鉴相器有一定的噪声基底,对于鉴相器产生的噪声,带内相位噪声的估算公式如式(8)所示[10]:

$\begin{array}{l}L{}_{\text{o}}(1\text{Η}\text{z})=L{}_{\text{f}\text{l}\text{o}\text{o}\text{r}}+20\log (f{}_{\text{o}}/f{}_{\text{p}\text{d}})+10\text{l}\text{o}\text{g}f{}_{\text{p}\text{d}}=\\ L{}_{\text{f}\text{l}\text{o}\text{o}\text{r}}+20\log {\rm N}+10\log f{}_{\text{p}\text{d}}(8)\end{array}$

式中:Lfloor为1 Hz带宽内的鉴相器的噪声基底;fo为输出频率;fpd为鉴相频率;N为环路分频比。

按照式(8)计算,当锁相环输出5 GHz时,理论上环路带宽内最差相位噪声为:

$\begin{array}{l}L{}_{\text{f}\text{l}\text{o}\text{o}\text{r}}+20\log (5000/2.5)+10\log (2500000)\\ =L{}_{\text{f}\text{l}\text{o}\text{o}\text{r}}+130\text{d}\text{B}\text{c}/\text{Η}\text{z}\end{array}$

为满足相位噪声小于-80 dBc/Hz@10 kHz的要求,鉴相器的噪声基底Lfloor应满足Lfloor<-130-80=-210 dBc/Hz。

1.4 VCO的相噪分析

VCO的噪声也会影响带内尤其是带宽附近的噪声,特别在VCO的噪声性能较差的时候。这是由于VCO的噪声传递函数在环内是递增的,而VCO的噪声在带内是递减的,这样二者相乘使得 VCO 在带内的相位噪声贡献不再被很快抑制,因此会叠加到带内的噪声上,一定程度上恶化带内噪声。

若要对环路带宽外和环路带宽内的噪声都得到相对合理的抑制,环路带宽应选择在参考源经N2倍增后的噪声功率谱与压控振荡器VCO的噪声功率谱的交叉点比较合适。

若在该系统中选用的参考源晶振相噪指标为:小于等于-85 dBc/Hz@10 Hz,小于等于-115 dBc/Hz@100 Hz,小于等于-140 dBc/Hz@1 kHz,小于等于-148 dBc/Hz@10 kHz;VCO的相位噪声指标为:小于等于-75 dBc/Hz@10 kHz,小于等于-106 dBc/Hz@100 kHz,小于等于-125 dBc/Hz@1 MHz,小于等于-130 dBc/Hz@10 MHz;当输出频率为5 GHz时,相对于参考源晶振的相噪,相位噪声恶化:20log(5 000/2.5)=66 dB。将参考源晶振噪声、VCO噪声、经N2倍增的参考晶振噪声绘制到如图2中,若环路带宽选择在图中交叉点附近,锁相环路可得到较好的输出噪声。从图2中可以看出交叉点在30 kHz附近。

2 仿 真

选用ADI公司的ADF4106作为数字鉴相器,该鉴相器的噪声基底为-216 dBc/Hz,可以满足系统指标要求。利用ADI公司的ADIsimPLL软件分别建立参考源晶振的模型,VCO模型,环路滤波器选择有源环路滤波器,环路带宽选取30 kHz,建立数字锁相环的仿真模型[11],图3是数字锁相环路的原理框图。

在输出频率为5 GHz时,通过ADIsimPLL软件仿真得到相位噪声特性,如图4所示。

通过图4中相位噪声特性可以看出,输出频率为5 GHz时,数字锁相环路的相位噪声在10 kHz时仿真结果为-87 dBc/Hz左右,是可以满足要求的。通过实际电路验证,在数字锁相环输出5 GHz时,实际相位噪声为-84 dBc/Hz@10 kHz,与仿真结果基本是相符合的。

3 结 语

通过分析,可以知道数字锁相环相位噪声的主要来源为:输入信号源、鉴相器、压控振荡器、环路滤波器等。本文重点研究了环路各器件对输出信号相位噪声的影响,并对主要器件的关键指标的选型进行了分析,利用仿真软件搭建仿真模型验证分析结果,对于设计数字锁相环,保证关键指标相位噪声性能的实现提供了参考依据。

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低相位噪声 篇7

与传统的OOK(开关键控)调制格式相比,新型调制格式BPSK(二进制相移键控)、QPSK(正交相移键控)和QAM(正交幅度调制)等,因具有更高的频谱利用率、更高的接收灵敏度和更强的抗光纤非线性的能力而被业界认为是下一代光纤通信系统的关键技术之一[1,2,3,4,5,6]。与OOK调制格式不同,上述新型调制格式的性能极易受传输系统线性和非线性相位噪声影响。因此,针对采用新型调制格式的光纤传输系统,除了需要对OSNR(光信噪比)进行监控外,还需对信号相位噪声进行监控[4,6,7,8,9]。目前针对相位噪声监控已有相关报道。文献[7]报道了一种基于FWM(四波混频)技术的相位噪声监控方案,该方案通过监控FWM过程中闲频光的功率实现对相位噪声的监控。文献[8]报道了一种利用非对称干涉光纤环行镜实现相位噪声监控的方案。文献[9]报道了一种利用相位调制相干接收技术实现相位噪声监控的方案。而全光、精确、大动态范围相位噪声监控技术还有待进一步研究。

本文针对BPSK信号提出了一种基于光纤参量放大的全光相位噪声监控方案,即通过监控参量放大过程中的信号光功率来监控信号相位噪声的大小。系统仿真结果表明,针对40 Gbit/s BPSK信号,该方案可以实现0~0.4Vπ(Vπ为相位调制器的电压)范围内相位噪声的监控。

1 全光相位噪声监控原理

基于参量放大的BPSK信号全光相位噪声监控原理如图1所示。在本方案中,我们采用双泵浦参量放大的方式。两路中心角频率分别为ω1和ω2的连续光和一路中心角频率为ω3的BPSK信号光注入到非线性介质中(如:光纤),当连续光与输入信号光的频率满足2ω3=ω1+ω2关系时[10],连续光与信号光之间通过参量放大过程会产生功率的相互转移,具体的功率转移过程取决于连续光和信号光之间的相位关系。

假设两路连续光的相位分别为φ1和φ2,带有相位噪声的BPSK信号的相位为φ3,则根据参量放大过程中的相位匹配条件有[10]:φ=φ1+φ2-2φ3,式中,φ为相位失配量。为了利用参量放大过程实现对输入BPSK信号的相位噪声监控,我们固定输入泵浦信号的相位φ1和φ2(例如设φ1=φ2=π)。因此,由参量放大的相位匹配条件可知,满足不同相位失配量φ的BPSK信号将在参量放大过程中被放大或衰减。具体来说,如果输入BPSK信号的相位φ3使得φ满足-π/2<φ<0,则输入的BPSK信号将被放大,否则,输入的BPSK信号被衰减。而且BPSK信号的放大增益或衰减系数也与输入的BPSK信号的瞬时相位φ3有关。因此,我们在接收端通过监控参量放大后BPSK信号光的光功率就能够实现对输入BPSK信号相位噪声的监控。

2 系统仿真和分析

我们基于Rsoft商用仿真软件搭建了仿真系统,如图2所示。

设定两路连续泵浦光和一路BPSK信号光的中心角频率分别为ω1=193.9THz、ω2=194.1THz和ω3=194THz。为了模拟链路中的相位噪声,我们将电高斯白噪声通过相位调制器加载到BPSK信号上,并且通过控制电高斯白噪声的电压幅值来控制加载到BPSK信号上相位噪声的大小。然后,将两路连续泵浦光和一路带有相位噪声的BPSK信号一同注入到高非线性光纤中以实现参量放大。其中,两路连续光的光功率均为12dBm,BPSK信号的光功率为-10dBm,传输比特率为40 Gbit/s。光纤长度为1km,非线性系数为30km-1·W-1。最后,在高非线性光纤的输出端用中心角频率为ω3=194THz、带宽为100GHz的光带通滤波器滤出BPSK信号光,并用光功率计监控其功率。

图3给出了噪声电压为0V时输入BPSK信号的眼图和经过高非线性光纤后的光谱图。由于此时的相位失配量φ接近零,信号在参量放大过程中获得最大增益。经过参量放大过程后,BPSK信号的功率放大到约-5dBm。

图4给出了噪声电压为0.4Vπ时输入BPSK信号的眼图和经过高非线性光纤后的光谱图。由于此时的相位失配量φ在-π/2<φ<0范围以外,BPSK信号在参量放大过程中被衰减,其功率衰减约为-14.5dBm。

随后,我们进一步研究了具有不同相位噪声的BPSK信号经参量放大过程后的功率变化情况。图5给出了不同噪声电压情况下,高非线性光纤输出端信号光功率的变化。在此,我们通过改变加载到相位调制器上的噪声电压值来改变加载到输入BPSK信号上的相位噪声。从图中可以看出,当噪声平均电压在0~0.4Vπ范围内变化时,监控到的BPSK信号的光功率随加载到相位调制器的电压(对应于加载到BPSK信号上的相位噪声)呈单调递减变化,表明本方案能够实现BPSK信号在0~0.4Vπ范围内的相位噪声监控。

3 结束语

本文提出了一种基于双泵浦参量放大的全光BPSK信号相位噪声监控方案,并在40 Gbit/s BPSK系统中仿真验证了该方案的可行性和有效性。仿真结果表明,本方案针对BSPK信号可以实现0~0.4Vπ范围内相位噪声的监控。该技术可用于未来高性能光纤通信系统实现对信号相位噪声的监控,从而实时、动态地获取系统性能,以实现对系统的维护、管理以及可重构配置。

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