宽带雷达信号源（共7篇）
宽带雷达信号源 篇1
基于宽带基础上的雷达信号处理是在航海需要上发展而来的，同时宽带雷达也用于航空环境中，对系统的抗震动与抗冲击性能都有较高的要求。传统的雷达信号的处理系统利用传统的总线技术不能满足其运行环境恶劣的条件，因此必须设计适应处理带宽更高且速度更快、环境更加恶劣的设备来满足需求，本文就针对此方面的应用进行研究与介绍。
一、高性能雷达信号处理系统
在设计中采用VPX的结构模式主要是考虑环境与散热的需要，其总线是VME技术的自然进化，采用高速串行总线替代了原有的总线模式，以此获得最佳的处理性能。与VITA组织结构以及其他总线模式相比，VPX的特征突出：从结构上看其密度高且灵活。VPX总线是按照IEEE1101的3U和6U标准来设计的，可以在兼容上做到最大范围的兼容，保证系统的相对稳定。其次，带宽被增强，使用高速串行的插件可以增加总线的宽带性能。同时系统与各种高速串行协议都可以进行兼容。第三，电源设计有所增强，VPX规范通过增加背板的电量供应，和更加完善的散热系统可以支持多种处理器的运行需求，保证了系统的功耗适应范围。第四，采用较为先进的硅晶片结构制成的高速差分连接器具有连接紧密，超如损耗小且误码率较低的特征，每个差分都对支持的宽带数据都可达到极限10G，且硅晶片设计带有ESD接地层和接触层，可以有效的防止意外放电的干扰。
二、工程应用
在VPX出现前，雷达系统面临2个最基本的性能方面的艰制为总线信号引脚可支持的最大数据带宽和每个板槽所提共的最大功率。VPX通过高速连接器和支持高级互联结构有效地解决了上述2个问题。
本文以VPX为总线主体结构，解决了以往的DBF处理系统不能适应高速连接的问题，该系统利用光纤以太网接入板，3块FFPGA处理板、1块MPC8641 D处理板、以及5插槽VPX背板构成了处理系统，系统中所有的插板都按照VPX的需要进行定制。该系统在实际应用中构建模式为：系统前端的由32条光纤构成传输线路，其中每个光纤都可携带8个阵元的采样数据，总计可以实现2G的传输效率。改DBF工程应用方案如下：光纤以太网接入板利用8个QSFP模块接收到32路光纤信号并进行转换成为32路64GBPS的电子信号。利用背板的电路传输给FPGA进行高速处理;每块FPGA处理器都分别接受16路32Gb/S信号进行调整，两块板之间实现数据交换;整形后的半波束形成结果并传输至相应的FPGA前置处理板，进行最终的计算;完成波束的权系数计算是利用芯片MPC8641 D完成，其中分别将其结果传递到FPGA上。
三、系统性能测试
完成设计后，利用模拟对其计算能力与通信能力进行了测试，一方面，计算能力是信号处理的关键性指标，系统性能测试必须要求计算性能过关。在测试中利用1024点精度浮点复数基2FFT算法，测试不同处理器的计算性能。完成测试后数据表明，选择的MPC8641D的计算能力为最强，高于DSP TS101计算能力的2.7倍;是DSP TS201计算能力的1.3倍。
通信能力的测定也是信号处理系统优劣的重要指标，其直接影响信号处理系统的基本性能。在本文的设计中，利用两个板内与板外的FPGA进行别的例化测试了协议的内核，在保障链路误码率达到标准的同时测试链路中所能够达到的最大速率，在测试中表明，不同的协议条件下，通信能力也有较大的差异，在与标准的SDP TS201的系统相比较，采用FPGA核心技术的系统可以提高传输速率4-8倍。
四、结语
综合上述的分析，本文所提出的高性能宽带相控阵雷达的信号处理系统，主要是利用VPX为核心技术，实现传输方式的改变，并利用FPGA和高性能CPU作为系统的处理单元，使其具有高速处理数据的性能，具有了宽带相控雷达所需要的处理能力。并且利用系统兼容性特征可以保证多种宽带条件下的顺利工作。测试结果表明，系统支持超大宽带与超大功率的运行工况，处理恶劣环境下的处理能力也维持在较高水平。
参考文献
[1]温丹昊, 马敏, 刘志高.相控阵雷达波束调度中的三维坐标转换方法.黑龙江科技信息.2012 (12)
[2]吴琼之, 阎敬业, 南方, 闫州杰.VHF有源相控阵雷达数字收发单元设计实现.遥感技术与应用.2012 (02)
[3]张月, 鲍庆龙, 杨剑, 陈曾平.宽带数字阵列雷达通道均衡方法的设计与实现.信号处理.2010 (03)
宽带雷达信号源 篇2
在目前信号频率合成的各种类型中,直接数字频率合成以相位噪声好、捷变频、合成任意波形、频率分辨率高的特点得到了广泛的应用,但是因为DDS输出频谱杂散电平和谐波电平偏高,为了获得宽带高纯频谱雷达信号需采用DDS+倍频技术。对此,本文介绍了一种可行的宽带雷达信号产生设计方案。
1 信号产生系统组成及工作原理
宽带雷达信号产生系统主要由信号产生控制电路、2倍频器等组成。
系统组成框图如图1所示。
1.1 信号产生控制电路
信号产生控制电路的功能是本系统核心,其根据接收到控制面板或者遥控计算机送来的指令,配置DDS模块产生与之对应的雷达信号,并控制开关电路产生相应调制信号送出。
信号产生控制电路由DSP、FPGA、DDS模块、调制控制开关等组成,其原理如图2所示:
1.2 2倍频器
倍频器是完成输入信号频率倍增功能的模块,扩展DDS输出信号频段。以DDS产生的175MHz~325MHz信号为例,2倍频器的主要功能是把DDS送出的175MHz~325MHz信号倍频到350MHz~650MHz,然后经过单刀三掷开关进行选择输出。
考虑到实际滤波器的相对带宽及对高次谐波的抑制,特别是对三次谐波的抑制有很大的困难,如需要滤除175MHz三次谐波为525MHz,在需要获得的325MHz二次谐波625MHz带内,在实现过程中无法用滤波器进行滤除。解决方法是采用DDS产生一定带宽的信号,将该频带分成三段,由选择开关分配给三个不同的倍频和滤波链,每个倍频滤波链采用1级二倍频、滤波放大实现,通过倍频滤波链来产生所需的频综信号,最后用开关合成三路输出350MHz~650MHz信号。2倍频器组成框图如图3所示:
2 关键技术及解决措施
2.1 DDS输出信号杂散解决措施
DDS输出信号杂散大小是整个系统输出信号杂散大小的关键。首先,选择高稳定度、高相噪、低杂散的DDS频率参考源,避免外部器件原因影响DDS输出信号杂散,本系统中选取DDS频率参考源为1GHz,输出信号相噪优于-120d Bc/Hz@1k Hz,杂散抑制:≤-75d Bc;其次选择DDS合适的输出带宽,使DDS输出信号杂散相对最优化,本系统中选取的DDS输出信号带宽为175MHz~325MHz;同时对DDS输出信号加带通滤波器进行滤波处理,将带外杂波最大抑制,使进入到倍频组件的DDS信号杂散尽可能的小。
2.2 倍频组件输出信号杂散解决措施
倍频组件完成输入信号频率倍增功能的模块,扩展DDS输出信号频段。本系统中倍频组件采用分段1级2倍频集成电路模块级联,通过倍频、放大、滤波的方式实现倍频功能,首先对每一级倍频器的输出信号进行全面的滤波处理,更有利于杂波抑制;其次选择合适放大器使每一级倍频器放大都工作于线性范围,提高倍频输出主杂比;另外对输入信号进行分段处理,最大程度的减少DDS输入频率的3次谐波的影响。
3 结束语
本宽带雷达信号产生系统设计主要具有以下特点:
(1)利用DDS芯片的多种工作模式,可方便产生多种雷达信号,而且频率捷变速度快,捷变时相位连续,频率分辨率高达10-6Hz;
(2)通过DSP与FPGA同时控制DDS模块,可实时修改信号参数和加载新的程序及数据,读写速度快,保证了实时性和输出信号相位相参性;
(3)采用多路DDS芯片并行工作,并提供同步时钟输出,为适应不同体制雷达的要求提供了保证,更具通用性。
实验和应用结果表明,该系统能够模拟多种体制的雷达中频信号,而且不同信号间切换方便,使用灵活。在此基础上,通过丰富和完善软件数据库,可建成通用雷达中频信号模拟系统。
综上所述,DDS具有极高的频率分辨率、极短的频率转换时间、很宽的相对带宽和任意波形输出能力,以及可产生正交输出信号及数字调制功能等突出优点,采用DDS+倍频技术的宽带雷达信号产生具有极大的应用前景。
参考文献
[1]费元春,苏广川,米红,等.宽带雷达信号产生技术[M].北京:国防工业出版社,2002.
[2]常文革,祝明波,梁甸农.宽带线性调频信号产生技术研究[J].信号处理,2002,18(2):113-117.
[3]钱朝晖.采用DDS技术的高性能雷达信号源[J].现代雷达,2002,24(4):50-52,56.
[4]Analog Devices AD9910 datasheet,2007[EB/OL].http://www.analog.com/static/imported-files/data_sheets/AD9910.pdf.
相参雷达信号源的实现 篇3
相参信号源是相参雷达调试过程中重要调试设备,而频率合成技术是研制相参信号源的最关键技术。随着这种频率合成技术的发展,现已广泛应用于通讯、导航、雷达、遥控遥测、电子对抗以及现代化的仪器仪表工业等领域。
本文提出采用高性能DSP器件,结合DDS技术产生相参雷达线性调频和二相编码的实现方法。满足了雷达在调试过程中对相参信号源的需要[1]。
1 信号源系统构成简介
系统采用Blackfin533 DSP加 AD9854电路板构成,上位机界面使用Labwindows/CVI编写。信号源的同步脉冲和时钟由处理机提供。其系统框图如图1所示。由处理机提供相参所需的时钟和同步信号。从而确保了信号源的相参性。上位机通过串口控制BLACK FIN 533,BLACK FIN 533 通过数据线控制AD9854。AD9854根据控制命令和同步、时钟产生相参的信号[2,3,4]。
2 信号源系统构成
2.1算法实现
2.1.1 线性调频表述
线性调频信号的载频在调制的时间宽度内按线性规律变换,即对载频进行线性调制以此来展宽发射信号的频谱,使其相位色散。同时为了在脉冲功率(雷达在发射脉冲信号期间所输出的功率称脉冲功率)受限的情况下充分利用发射机功率,往往采用矩形脉冲包络。线性调频信号的复数表达式可写为:
其中:
为信号复包络。T为调制时宽,B为调制带宽,f0为起始中频,K=B/T为调频斜率[5]。
线性调频信号的波形图如图2所示。
(a)幅度-时间波形;(b)频率-时间波形
由式(1),线性调频信号的瞬时频率可写为:
当f0=0时,即为零中频信号(基带信号)。分别取式(1)的实部和虚部就可得到征缴的I、Q两路基带信号。线性调频的频谱形式如图3所示[6]。
2.1.2 相位编码
相位编码脉冲压缩雷达是把编码信息调制在载波相位中的一种雷达,实践中以二相编码应用为多。
以巴克码为例来简单介绍一下相位编码信号,巴克码是一种具有特殊规律的二进制编码组,它是一种非周期序列。采用的是{0,π}两相编码调制,在一个码长中,分N个子脉冲,常见的随机编码信号表达式为:
式(4)中:φ(t)=(0,π);
式(4)中,τ为伪随机相位编码时宽,τ1为伪随机相位编码信号子码时宽,N为伪随机相位编码信号子码个数。二相随机编码信号的复包络信号可写成:
相位编码信号波形如图4中所示。
巴克码相位编码信号利用前后相邻码元的相对载波相位值去表示所传递的数字信息。当相邻码元发生变化时,相位偏移为π;相邻码元相同时,相位偏移为0[7]。
2.2信号源软件实现
2.2.1 系统软件框图
雷达信号源系统框图如图5[8]。
2.2.2 线性调频波形设置
产生中频15 M带宽6 M信号线性调频基本设置步骤:
(1)晶振为20 M,设置倍频系数为10,那么设置系统时钟为200 M。
(2) 选中Chirp模式。根据中心频率15 M,带宽为6 M,则在频率控制字f1中写入初始频率12 M。
(3)写步进频率Δf,因为带宽位6 M,根据芯片手册介绍,步进40次达到目的频率,所以步进频率设为6 M/40=0.15 M。
(4) 写ramp rate clock register,设置频率变化率,即每个步进频率持续的时间。它是一个减计数器,产生脉冲的周期为(N+1)×(system clock period),根据所需线性调频信号的周期为800 μs,带宽为6 M,由方程(N+1)×(system clock period)=800 μs/40得到该寄存器应设置为0xF9F。
(5)选中clr acc1位,配合I/O更新时钟可以使频率达到目的值的时候清除,重新开始下一轮的扫频。
(6) FSK/BPSK/HOLD pin和Out Shaped Keying pin都设为低,也就是不使用HOLD和整形键控功能。
(7)幅度的设置有三种方式:幅度倍乘器被旁路,输出全幅度、用户自己设置固定的幅度、shaped on/off keying,内部固定设定幅度的增长速度,按设置的速度从零往全幅度增长。此线性调频中用第一种方式,即全幅度输出,所以选中Output Amplitude is always full scale项。
(8)设置I/O更新时钟,因为信号周期为800 μs,所以选择内部更新时钟,更新时钟的脉冲间隔为800 μs,因为已经设置了CLR ACC1位,这样的话,每当800 μs之后频率扫到18 M的时候就会来一个更新脉冲清除当前的频率,从12 M开始新的一轮扫频。
(9)全部设置完毕后,需要点击下部的确认键,以使设置的值都写入芯片。更新时钟作用之后就会产生所需波形,时域波形如图6所示,频谱图如图7所示[9,10]。
2.2.3 二相编码波形设置
二相编码中,设置好载波频率和相位寄存器1、2的值之后,从AD9854 第29管脚接一个外部调制信号,就可以产生所需的信号,如载波频率为12 M二相编码设置如下:
(1)晶振为20 M,设置倍频系数为10,那么设置系统时钟200 M。
(2)选中BPSK模式,设置载波频率为12 M,这种模式下,载波频率在频率控制字1中设置。
(3)设置两个14位的相位寄存器,相位寄存器1设为pi,相位寄存器2设为0,相位寄存器的分辨率为14位,所以设置时相位寄存器1应该写入180×(0x3fff/360)=0x1fff,相位寄存器设置为0。
(4) 将调制信号接至AD9854第pin29 。
(5)幅度设置与线性调频信号的方式一样。
(6)准备好之后,激活I/O Update Clock,此处可设为外部更新时钟,通过此软件手动给外部更新时钟管脚一个脉冲。当更新时钟起作用之后,通过示波器观察,就可观察到二相编码信号,如图8所示。
2.2.4 上位机软件
上位机软件选择LabWindows/CVI,它以ANSI C为核心,将功能强大,使用灵活的C语言平台与数据采集,分析和表达的测控专业工具有机地结合起来。它的集成化开发平台,交互式编程方法,丰富的控件和库函数大大增强了C语言的功能,为熟悉C语言的开发人员建立检测系统,自动测量环境,数据采集系统,过程监控系统等提供了一个理想的软件开发环境。
3 结论
本文简单介绍了DDS和雷达信号基本知识,介绍了线性调频和二相编码信号的产生方法,详细阐述了该设计流程,实验结果表明该设计性能良好,应用简单灵活的优点。
摘要：为了方便相参雷达在实际过程中的调试,提出了一种利用DDS加DSP实现相参雷达信号源的方法。信号源能够实现线性调频和二相编码波形的产生,并且通过上位机界面能够灵活地对产生的波形进行设置。该信号源具有结构简单,使用灵活的优点。
关键词：相参雷达信号源,线性调频,二相编码,DDS,DSP
参考文献
[1]丁鹭飞,耿富录.雷达原理.西安:西安电子科技大学出版社,1997
[2]白居宪.直接数字频率合成.西安:西安交通大学出版社,2007
[3]陈峰.Blackfin系列DSP原理与系统设计.北京:电子工业出版社,2004
[4]包迪强,石振华,严颂华.AD9854的噪声分析.武汉大学学报(理学版),2003;49(3):1—6
[5]霍志勇,张军.DDS线性调频信号产生技术研究.无线电工程,2006;36(1):26—28
[6]张玉梅,阔永红,傅丰林.基于DSP和DDS的高精度频率信号源实现.电子工程师,2004;30(1):43—45
[7]姫长华,张秀丽.二相编码雷达信号及常见问题处理.现代电子技术,2008;31(5):1—4
[8]郗洪杰,吴永欣.AD9850 DDS并行控制方案设计及EPLD实现.无线电工程,2004;34(3):60—61
[9]郭德淳,费元春.DDS的杂散分析及频率扩展研究.现代雷达,2002;3(1):63-66
基于FPGA的雷达信号源设计 篇4
本文基于软件无线电的思想和直接数字频率合成的基本原理, 采用Xilinx公司的Virtex-5系列XC5VLX70T FPGA, 在此器件中实现相位累加、波形查找表、PCI9054的接口设计、数/模转换芯片AD9737的寄存器配置以及一些逻辑控制。使用Verilog HDL硬件描述语言在ISE开发环境中进行设计, 完成了硬件设计、仿真、综合、测试的整个流程, 并可以根据实际需要灵活修改。此方法不但提高了设计效率, 而且使系统具有设计灵活、实现简单、性能稳定的特点, 所产生的雷达信号具有分辨率高、相位连续可调等优点, 能够满足现代雷达系统的要求。
1 DDS的基本原理
DDS的原理框图如图1所示。它主要由参考频率源、相位累加器、波形存储器 (ROM) 、数/模转换器 (DAC) 和低通滤波器等组成。DDS的实质是利用采样定理, 通过相位对ROM查表产生波形。DDS的核心部分是相位累加器, 它是N位全加器, 对输入的频率控制字进行累加运算。
设参考时钟为fc, 频率控制字为k, 相位累加器字长为N, 波形存储器 (ROM) 里存放2N个数据 (一个周期) 。其工作过程:在参考时钟fc的驱动下, 相位累加器以步长k做累加操作, 得到相位对ROM寻址, 使之输出相应的幅度码, 再经过数/模转换器得到输出波形[1,2,3,4]。
相位累加器进行累加时, 加满就会产生溢出, 从而完成一个周期的累加动作[2]。DDS输出频率即为相位累加器的溢出频率, 其值为。其频率分辨率 (即频率的变化间隔) 为:。
2 雷达中频信号源系统方案设计
基于FPGA的雷达中频信号源的系统框图如图2所示。系统主要由CPCI单板计算机、PCI9054芯片、Xilinx FPGA、数/模转换器AD9737、低通滤波器和时钟电路组成。系统工作时, 由CPCI计算机完成人机交互控制, 通过PCI9054总线接口与FPGA进行通信, 写入信号参数;在FPGA中实现DDS的模拟, 并根据设置的参数产生相应的数字波形;由数/模转换芯片AD9737将数字信号转化为模拟信号, 经低通滤波器后输出雷达中频信号。
2.1 系统信号处理流程
如图3所示, 通过计算机软件接口界面, 由用户向单板计算机输入信号载频、输出功率、信号类型、脉冲重复时间 (PRT) 、脉冲宽度 (PW) 以及其他信号波形数据和特性参数, 并通过PCI9054总线发送至系统的各个工作模块。
控制软件根据用户发出的操作指令, 运用信息控制字、命令控制字和信号设置参数对系统中的各个模块参数进行设置, 并在信号产生的过程中进行过程控制。
完成数据传输的任务后, 由控制逻辑对各个波形产生器和DDS进行初始化。各个波形产生器单元根据输入的信号数据参数对波形产生过程中相关的计算变量进行设置。初始化完成后由控制逻辑将当前状态信息返回至单板计算机。
完成初始化任务后, 控制逻辑根据消息控制字的内容, 对各个信号波形产生器的产生过程进行控制, 然后由DDS产生雷达数字信号, 经AD9737转换成模拟信号后输出。
本系统各指标要求:信号频率范围:0~400 MHz;频率分辨率:≤10 k Hz;脉冲宽度:50 ns~400μs;脉冲重复间隔:4μs~10 ms;AD9737采样频率:1 Gb/s;ROM存储数据:11 bit偏移二进制码;输出信号类型:连续波、重频参差抖动、频率捷变、二相编码、线性调频。
2.2 DDS模块设计
由FPGA实现DDS模块, 其结构如图4所示, 由频率累加器、相位累加器、相位偏移累加器、波形存储器 (ROM) 和相位选择开关等部分组成。其中, 频率累加器用于产生线性调频信号时控制频率增量;相位累加器与普通的DDS一样, 输入频率控制字, 输出的数据就是合成信号的相位, 相位累加器的溢出频率即为DDS输出信号的频率[3];相位偏移累加器用于产生BPSK信号, 其相位偏移有0和π两种;用前面部分产生的数据作为波形存储器 (ROM) 的相位取样地址, 这样就可以把存储在ROM中的波形抽样值经查找表查出, 完成相位到幅值的转换;脉冲重复时间 (PRT) 和脉宽 (PW) 信号输入到脉冲调制器, 输出信号与ROM输出波形相乘即产生了重频调制信号。
2.3 ROM模块的设计与优化
Xilinx公司的Virtex-5系列FPGA提供了Block ROM的IP核, 使用存储器初始化 (.coe) 对ROM进行初始化, 在上电后使其内容保持不变, 即实现ROM功能。
首先确定所存储正弦波的量化位宽, 方案所选的D/A芯片AD9737提供11 bit量化位宽。为保证D/A的量化精度, 在资源允许的前提下, ROM存储器中所存储数据应与D/A芯片量化位宽相对应。
FPGA芯片中块存储器资源宝贵, 因而需要压缩ROM容量。根据正弦波的奇偶对称性和周期性, 可只存四分之一周期的正弦波数据。此时, 相位累加器输出相位码的前两位为象限信息, “00”为第I象限, “01”为第II象限, “10”为第III象限, “11”为第IV象限。相位码中首位为极性标识, “0”为正极性, “1”为负极性[1]。
2.4 并/串转换
本方案直接产生雷达中频信号, 输出模拟信号频率最高可达400 MHz, AD采样频率为1 GHz。而Virtex-5系列XC5VLX70T FPGA最高工作频率为550 MHz[1], 根据并/串转换的思想, 利用面积换取速度, 设计4个并行ROM模块[5], 如图5所示。
图5中, ROM的时钟由FPGA内部数字时钟管理模块 (DCM) 提供, 通过时钟频率配置窗口, 设置CLK1、CLK2、CLK3、CLK4的频率为250 MHz, 占空比为50%, 相位时延分别为0、、π、。
数/模转换芯片的时钟为1 GHz, 它由FPGA内部Rocket I/O硬核提供。它采用CML、CDR、线路编码和预加重等技术, 可极大减小时钟扭曲, 最高速率可达10 Gb/s以上[2]。设置时, 输入端置入8 bit“10101010”序列, 码率为2 Gb/s, 即可得到1 GHz的精准时钟。
3 雷达各体制信号的产生方法及仿真
连续波信号的产生原理比较简单, 这里不做叙述。下面讲述固定重频、重频抖动、线性调频、频率和二相编码等雷达信号的实现方法, 并给出Model Sim的仿真结果[6]。
(1) 固定重频雷达信号及重频抖动雷达信号
固定重频雷达信号是在连续波信号的基础上加入重频调制信息, 输入PRT和PW参数到脉冲调制器产生脉冲信号, 再与连续波相乘得到[7]。图6所示为固定重频雷达信号。
重频抖动雷达信号与固定重频雷达信号相比, 其PRI发生了随机性的变化。这里采用伪随机M序列的方法, 利用5位移位寄存器实现从+12.5%到-12.5%的PRI抖动。伪随机噪声码产生的原理图如图7所示。
(2) 线性调频雷达信号
LFM信号的时间与频率之间存在线性关系[7]。在普通DDS前面加一级频率累加器, 输入频率增量字, 改变频率控制字, 从而可以改变输出信号的频率。本设计设置的频率增量字为一固定值, 输出信号为线性调频信号, 如图8所示。当然, 如果频率增量是一个变化的值, 则输出信号即为非线性调频信号。
(3) 相位编码雷达信号
在DDS模块后加上相位偏移器和相位开关。相位偏移量有0和π两种。输入bpsk码字到相位开关, 当码元为0时, 产生π的相位偏移量;当码元为1时, 产生0的相位偏移量, 即相位保持不变。图9所示为4 bit二相编码雷达信号的仿真结果, 其码字为1100。
(4) 频率捷变雷达信号
频率捷变信号与常规雷达信号相比, 其频率发生了变化, 其他参数不变[7]。本方案基于状态机实现脉组捷变, 利用状态的变化控制频率控制字的变化, 即在一组脉冲周期内为一个频率控制字, 另一组脉冲周期内为另外一个频率控制字。图10所示为二组频率捷变雷达信号。
本文基于FPGA, 在DDS原理基础上加以改进, 在ISE软件环境下, 利用Verilog HDL语言编程实现了连续波、重频参差抖动、频率捷变、线性调频以及相位编码等雷达信号波形, 经下载至Virtex-5 XC5VLX70T芯片实验测试后验证方案可行, 且效果良好。此设计方案与专用DDS芯片相比, 电路更简单, 成本较低, 开发周期短, 且所产生的信号种类多, 波形质量较好。
参考文献
[1]项圣文.DDS雷达信号源的性能分析和改进[D].西安:西安电子科技大学, 2006.
[2]徐文波, 田耘.XILINX FPGA开发实用教程[M].北京:清华大学出版社, 2012.
[3]熊培蕾, 张剑云, 刘春泉.FPGA在雷达信号模拟器中的应用[J].微型机及应用, 2010, 29 (6) :10-12.
[4]陈亚军, 陈隆道.基于Verilog HDL的信号发生器的设计[J].电子器件, 2011, 34 (5) :525-528.
[5]王锰, 吕卫祥.基于高速D/A AD9739的宽带信号产生[J].雷达与对抗, 2011, 31 (4) :55-58.
[6]夏宇闻.Verilog数字系统设计教程 (第二版) [M].北京:北京航空航天大学出版社, 2008.
通信信号对雷达信号干扰的分析 篇5
1 通信信号概述
1.1 通信信号概念
通信信号指通信中传输的图像、语言、文字等信息的传递信号。现代通讯一般以正弦信号电磁波的方式进行, 都以电磁波的方式进行传递, 发射电磁波的设备携带着接收方所需要的信息, 有时候直接到达接收方, 有时候这要经过许多的中转才能到达接收方。其通信信号的传递是经过不同的通信基站和设备进行传输的, 会连续性的产生信号波[1]。
1.2 通信信号模型建立
目前, 通信多以数字化设备进行, 其数字通信信号包括调幅、调频、调相三种基本调制形式。幅度键控ASK是线性调制, 频率键控FSK及相位键控PSK是非线性调制。因为表征信息的频率与相位的调整变化只有有限的离散值。因而, 可以进行频率键控FSK和相位键控PSK的简化, 作为幅度键控ASK信号处理。
2 特征子空间投影分析法
2.1 特征子空间理论的概念
特征子空间的降维效果和稳健性的出来能力在波束形成、DOA估计、超分辨处理等方面得到了广泛的应用。在通信基站密集的区域, 雷达信号会受到很大的影响, 当在脉压雷达强干扰的接收环境下, 接收的矢量中包括雷达回波信号和通信干扰信号[2]。
2.2 特征值的个数选取
在实际操作中, 输入为带限干扰, 无法准确的掌握大特征值的个数, 因而, 合理的选择大特征值的个数是必须考虑的问题, 如果特征值个数选择不够, 则会对干扰抵消不彻底;而选择过多, 则会将必要的信号对消。实际操作中可选择相邻的特征值的变化进行个数的选择, 其需要满足公式:i/i+1>i+1/i+2其中i=1, 2, 3....;M-2。
对于信号功率, 输入干扰功率越大, 那么对应的特征值也越大, 前面的特征值与后面的特征值的差距增大, 则确定感染子空间的维度就更容易, 且抑制干扰效果会更佳。
2.3 仿真结果分析
如果LFM信号的中心频率为F0=0MHz, 带宽B=10MHz, 时宽为T=10us。噪声是高斯白噪声, 输入不同的干扰功率时, 特征子空间的投影方法干扰抑制效果存在不同[5]。协方差矩阵特征值进行分解后, 代表干扰的特征值和代表信号及噪声的特征值相差较大时, 可以很容易很精确的选择出前面r个大特征值, 相反, 则不容易区分出大特征值和小特征值, 如果受到通信信号的干扰功率越大, 该方法对消效果则更佳, 干扰功率小则抑制效果不理想。
3 最小二乘法分析法
3.1 最小二乘法的思想
根据频率检测仪提供的信号带宽内干扰的频率范围, 在满足频率采样定理的条件下, 均匀的选择不同的离散频点, 作为不同通信信号干扰估计的频率值, 每一个频率信号幅值用最小二乘法进行计算。假设干扰的频率范围是[fmin fmax], 那么每一个离散点的频率为:
fn=fmin+nF0, 其中F0是频率间隔, n=1, 2, 3...N
3.2 离散频点的选择
频率采样的间隔越小, 则N的值越大, 那么最终的数字精确度越高, 在实际中, 误差和频率的采样率有关, 离散点越多, 则误差越小。另外, 在同一频率的采样点数时, 如果输入的带限干扰的功率越大则抑制效果会不佳[3]。对于小功率的通信信号干扰, 此法有效。
3.3 仿真结果分析
如果雷达发射LFM连续波, 则信号的中心频率为F0=0MHz, 带宽B=12.5kHz, 时宽为T=10us。输入的干扰取值范围为0.8到0.9间的倍数信号带宽处的带限干扰, 雷达信号功率和通信信号在内噪声的干扰下, 影响较小[4]。
参考文献
[1]吴少鹏.雷达抗干扰效能评估理论体系研究[J].雷达与对抗, 2011, 23 (6) :10-11
[2]潘超.雷达抗感染效能评估准则与方法研究[D].成都电子科技大学, 2010
[3]杨丹丹.雷达干扰一体化设计的共享信号研究[J].江南大学, 2010 (25) :103
[4]李明.运动平台雷达信号相互干扰研究[J].现代雷达技术, 2011, 36 (6) :56-57
宽带雷达信号源 篇6
1 系统主要指标及方案
1.1 系统的主要指标
输出频率范围:12.8～14.8 GHz;
步进频率:50 MHz;
相位噪声:≤-90 dBc/Hz@1 kHz;
输出杂散:≤-55 dBc;
谐波抑制:≥40 dBc;
输出功率:≥8 dB。
1.2 系统的方案设计
由以上指标看出,该系统的主要难度有2点:输出频率高且范围宽;相位噪声要求比较高,利用单个锁相环难以实现。
因此采用双锁相环加混频的方案,如图1所示。该方案选用100 MHz的低相噪恒温晶振作为2个环路的参考源,主环和辅环均选用Hittite公司的超低相噪模拟锁相环芯片HMC440,改善系统的相噪性能。辅环参考频率为100 MHz,输出6,6.5,7 GHz三个频点;主环参考频率为25 MHz,经100 MHz恒温晶振4分频得到,输出频率为12.8～14.8 GHz。经2分频后再与辅环输出的频点混频到50～525 MHz,返回到主环鉴相器与参考频率做比较。所有的控制都由单片机来完成,根据外部数据的输入(BCD码)进行相应的频率输出。
2 系统性能指标的分析和论证
2.1 系统相位噪声的估计
由锁相环线性相位模型(如图2所示),可得系统开环传递函数为:
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反馈回路为:
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闭环传递函数为:
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为了分析问题的方便,先对环路带宽ωc和相位裕量φ,定义如下:
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利用这个定义式可得:
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系统的相位噪声计算可看成是一个常量(相噪基底)与系统传递函数的乘积,即:
PhaseNoise=PhaseNoiseFloor+20log|CL(S)|
因此当ω<<ωc时,即带内相位噪声为:
PhaseNoise=PhaseNoiseFloor+20log N=PH1Hz+20log fref+20log N
PH1Hz: 1 Hz归一化相噪基底;fref:鉴相参考频率;
由于HMC440锁相环芯片PH1Hz=-233 dBc,由上面公式可推出:
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辅环相噪=-233+10log 10undefined+20log 14×5=-116 dBc
可见主环和辅环的输出频率信号的环内相位噪声均超过该频率源的设计指标。
2.2 系统杂散的估计
系统杂散主要来自于鉴相参考杂散和混频杂散。由于无论是主环鉴相参考频率25 MHz还是辅环鉴相参考频率为100 MHz都远大于环路滤波器的带宽,所以鉴相参考杂散能够被很好地抑制。混频杂散是由双环频率混频产生,通常要选用高隔离度的混频器。由于该方案选用内带2分频结构的VCO,使得主环输出信道与辅环完全隔离开。因此只要精心设计布板结构,防止两信道的空间耦合,即可使混频杂散达到指标要求。
3 环路滤波器的设计
因为环路选用的是模拟鉴相器HMC440,鉴相输出为差分电压输出,所以环路滤波器选差分有源二阶环路滤波结构如图3所示:
环路滤波器的传递函数Z(s)计算如下:
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根据理想运放的输入特性V+(s)=V-(s)可得:
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其中T2=R2C2,T1=R1C2。
由反馈环知识,模型的开环传输函数为:
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KΦ为鉴相器的鉴相灵敏度;KV为VCO压控灵敏度。
将式(2)代入式(1)可得:
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令s=j,可获得环路的开环频率特性函数:
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其相应的相频特性函数为:
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PLL的相位裕量为:
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由此可得:
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一般相位裕量φ取45～50°,环路带宽wc视实际情况而定。只要C2取定一个值,就可以同时确定R1和R2。电容C1的引入主要为滤去鉴相杂散,其引入的极点应远离主极点,即ωc=1/R1C1>10ωn,于是C1<1/10ωnR1,这样环路滤波器就完全确定。环路带宽一般取300～400 kHz左右为宜。元件的取值为:R1=110 Ω,C1=0.056 μF,R2=48 Ω,C2=200 pF,可进行适当调整。
4 硬件的实现及实测数据
为了提高隔离度,模拟电路与数字电路分离,中间加入金属隔板,两个板需要连接的信号,通过上下穿孔的方式连接。模拟电路板上主环部分、辅环及输出放大模块之间分别加入金属。主环的模拟射频板如图4所示。
在高频电路的设计中,应该采用多点接地的方法。这样使得接地线上可能出现的高频驻波现象显著减少。一般认为,所需最长的连接线长L>λ/20时,则属于高频,采用多点接地。
另外,要注意对各个器件进行电源滤波,防止各模块之间的相互串扰。通常在电源引脚输入端并上1 μF和100 pF的电容。
相位噪声,杂散抑制,谐波抑制和输出功率均采用惠普公司的频谱分析仪HP8564E测量,在系统输出最高频点14.8 GHz处相位噪声可以达到-90 dBc/Hz@1 kHz,杂散优于-55 dBc,如图5所示。
5 结 语
本文针对课题频率高、带宽宽及相噪低的频率合成器提出双环下混频设计方案,对方案可行性进行论证,设计并最终实现,达到预先提出的指标。是对高稳定度微波频率合成器研制的有益探索,为以后的设计具有一定的参考价值。
参考文献
[1] Bean Banerjee.PLL Performance,Simulation,and Design[M].Third Edition.Dean Banerjec Pubns,2003.
[2] 刘光祜.锁相跳频源的极值相位裕量设计法[J].电子科技大学学报,2001(12):551-554.
宽带雷达信号源 篇7
本文采用由AD公司生产的新型ADC器件AD9680, 该芯片具有两个数据输入通道,量化位数14 bit,采样率1 GSample·s- 1,支持高达2 GSample·s- 1的射频信号直接采样,且内部集成4个宽带抽取滤波器和12位数控振荡器( Numerically Controlled Oscillator,NCO) 、 采用JESD204B高速串行输出接口协议。不仅能满足某射频雷达对上述指标的需求,且还具有多频段接收、 小型化、低功耗的特点。
1系统简介
为满足某宽带射频雷达的需求,设计了一款基于AD9680的仿真和验证平台,该平台由型号为AD9680 1000EBZ的AD9680采集板和 型号为ADS7 - V1EBZ的FPGA ( Field Programmable Gate Array) 载板组成。 系统框图及硬件验证平台如图1和图2所示。
2性能验证、分析与改善
首先是程序的 编写,AD9680的高速串 行协议JESD204B通过代码组同步、SYNCINB ± 、ILAS、用户数据和错误校正建立链路同步,输出串行线速率为每通道10 Gbit·s- 1或5 Gbit·s- 1。JESD204B链路建立的关键参数有: 转换器数M、物理通道数L、每帧的8为字数F、每个多帧的帧数K以及转换器分辨率N和每个样本使用的位数N',本系统依据以上参数进行串行线速率及FPGA GTX( Gigabit Transceiver X) 参考时钟配置。
2.1全带宽模式
某雷达工作频段存在较强的干扰,对ADC的瞬时动态要求较高,因此对ADC采样率和分辨率的要求也较高。所以本文在配置满量程信号输入、采样点数、 SPI软复位、JESD204B关键参数值等后得到全带宽模式下的FPGA数字信号输出并对其进行ADC性能计算[6],结果如图3和图4所示。
图4中采样信号的频率范围由系统的3个带通滤波器决定,分别为260 ~ 460 MHz,1 170 ~ 1 290 MHz, 1 570 ~ 1 610 MHz。射频数字化接收机动态设计时要求接收机模拟射频通道动态与接收机输入信号及ADC的动态相匹配。这就要求接收机增益设计时最大输入信号不致ADC饱和,同时最小信号输入并经过射频前端增益放大后能被ADC充分量化。故本文在接收机大线性动态范围设计时主要考虑合理分配接收机各级增益和选择动态范围大的器件。另通过分析知调节电路输入端端接阻抗、模拟差分输入电压、输入缓冲电流可改善输出数据的动态性能。首先,合理的输入阻抗可满足驱动器、放大器的端接需求,阻抗小的情况下模拟信号输入幅度减小,ADC性能变差,虽然谐波分量同时可能得到改善。其次,随着信号频率的增加,适当地减小模拟差分输入电压,增加输入缓冲电流,可达到抑制噪声分量,保护差分信号的线性,改善ADC动态性能的效果。实测过程中发现在某射频雷达所需的带宽1 200 ~ 1 400 MHz范围内,固定输入端接阻抗为400 Ω,模拟差分电压为1. 46 Vp - p,并适当调节缓冲电流可得到最优的ADC性能。优化后的结果如图4所示,系统有效 位数 > 8. 4位,SFDR值 > 64. 5 d B,可满足实际项目中ADC器件选型一方面要达到特定指标需求,另一方面要具备较好的动态性能的要求。
2.2下变频模式
射频数字化接收机的变频和滤波等都在数字域实现,为了适应不同频段信号接收和信道化通道数的要求,本系统采用内置4个数字下变频器DDC0 - DDC3的AD9680对回波进行采集和处理。本文对AD9680在DDC模式下的性能进行验证、分析和改善,具体过程如下: 外部时钟输入后,通过设置DDC抽取倍数、 NCO相位值、JESD204B关键性能参数等得到输入信号的FPGA数据输出,计算输出数据的ADC性能值并对其进行分析和改善。部分频点抽取后频谱及性能如图5和图6所示。
随着抽取倍数的提高,系统的重构速度变快。在经过AD9680内置的DDC模块后,频段为1. 2 ~ 1. 4 GHz的信号其满量程FPGA数据输出SNR ( Signal Noise Ratio) 值可达63 d BFs,ENOB可达10位,可保证前端输入噪声加信号能够被ADC充分量化。验证过程发现系统存在以下两个问题: 在过采样和滤波条件下, DDC理想SNR改善为10log (ffs带/宽2),即2倍抽取时理想SNR和全带宽模式相近,在2倍抽取的基础上抽取倍数每提高一倍,相应复数输出数据或上变频后实数输出数据的理想SNR性能值提高3 d B,而图6中SNR性能值实际只提高了约2. 5 d B; 部分频点2倍抽取时性能明显偏低,如图6中的1 601 MHz输入信号。分析可知,影响问题1的主要因素是滤波器的性能,影响问题2的主要因素是在2倍抽取的有效带宽范围内混入
了杂波[7]。
( 1) 系统在进行2n倍抽取时信号先后经过滤波器HB( n) ,HB( n - 1) …HB1,n = 4,3,2,1,由此,HB1是滤波器的最后一级。本文以HB1滤波器为例,分析随着抽取倍数的变大,实际SNR性能值应提高的幅度。 系统采用的HB1滤波器有55个抽头系数,其滤波器响应如图7所示。
2n倍抽取后信号带宽为fs/2n,图中滤波器在抗混叠抑制要求 > 85 d B时,保护带宽为fs/2n× 38. 9% ,即 ( fs/2n× 50% ,fs/2n× 61. 1% ) 的噪声分量在一定程度上会混入( fs/2n× 38. 9% ,fs/2n× 50% ) 。由图7可看出, 滤波器在( fs/2n× 50% ,fs/2n× 61. 1% ) 这段频率范围的响应近似为一条斜线,即近似滤除该频段一半的噪声分量。故2n倍抽取时HB1滤波器在前一级滤波器的基础上对性噪比的实际改善为2. 55 d B。实际中噪声分量不是绝对均匀的,某些点频信号的噪声分量可能存在偏大或偏小的情况,但实测结果与本文计算的实际SNR性能改善值差别较小。
( 2) 由前面的分析知DDC 2倍抽取的SNR性能值应稍大于全带宽模式,而图6中当输入信号为1 601 MHz时, 2倍抽取的ADC性能值明显偏低。为此,对系统输入信号的DDC 2倍抽取进行Matlab仿真,发现2倍抽取性能变差的主要原因是镜像分量的混入: 采集信号先后经过频率为fNCO的数控振荡器和半带抽取滤波器做数据输出。当信号与其的镜像分量与NCO进行运算后同时出现在滤波器HB1的通带内或镜像分量在HB1的过度带内时,滤波器无 法将其滤 除干净,镜像分量混入2倍抽取后信号的有效带宽内,导致输出数据的ADC性能变差。为了实现某雷达频段的射频信号直接采样,必须采用带通采样或欠采样,因此需采用模拟抗混叠滤波器来抑制其他奈奎斯特频带的干扰或噪声,防止干扰混叠或噪声折叠对输出信噪比的影响。
2.3系统同步性验证
宽带雷达数字接收机多个通道之间的相位差大小决定后期成像质量的优劣。本系统用功分器将信号源输入在2 GHz以下的信号分成两路输送给ADS7 V1EBZ的通道A和通道B,对输入信号进行全带宽和数字下变频模式数据采集,采用正弦信号在时域上的自相关和互相关计算两个通道输出数据间的增益误差和时间偏差[8]。分析知延时误差由以下几个因素导致: ( 1) 两个输入信号在电路板上的布线差异。( 2) AD9680芯片内部两个通道间的差异。( 3) 信号经过功分器和接线后产生时间误差。以上使两个通道输出数据相位和频率不完全同步的因素可通过下列方法进行改善: 1) 优化电路设计。2) 调节NCO相位值。3) 算出功分器和接线的延迟误差并将其去除。本文去除了由功分器和接线造成的延迟误差并对系统下变频的NCO相位值进行了调整,优化后的双通道延迟误差如表1所示。
其中,f0为输入信号频率; ΔtAB和GA / B分别为两个通道之间的时间偏差和增益误差。为减小对后期成像的影响,需消除雷达系统的通道相位失真,即在实现双通道回波的高速采集和处理的同时需要达到一定的相位一致条件。本设计的通道A和B分别对应某雷达的水平和垂直两个极化通道,改善后的双通道延时误差在45 ps以下,满足接收机的应用需求。
3结束语