高速数字信号论文（精选10篇）
高速数字信号论文 篇1
信号源作为一种电子测量和计量设备.通常可产生大量的标准信号和用户定义信号。由于它具有高稳定性、可重复性和易操作性等特点,而被广泛用于自动控制系统、震动激励、通讯和仪器仪表领域。它可以模拟各种数据格式的数字信号,并能与其他仪器进行通讯,组成自动测试系统。在各种实验应用和实验测试处理中,既可根据使用者的要求,作为激励源来仿真各种测试信号.并提供给被测电路,以满足测量或各种实际需要,也可作为一种测量仪器来完成一定的测试功能。然而.由于应用背景的不同和对测试、测量技术要求的提高.对信号源的传输速率,稳定性等要求也越来越高,因此开发高速数字信号源具有重大的意义。
数字信号源的传输方式有并行传输和串行传输(422、485、LVDS等)。并行传输操作简单,但是传输距离和传输速度都不高。串行传输操作比较复杂,但传输距离和传输速度都比较高。因此,此次设计中主要运用LVDS并转串芯片将并行信号转化为串行信号传输,达到操作简单,传输距离和传输速度都比较高的目的。
1LVDS信号的工作原理和特点
LVDS(low voltage differential signaling)是一种低摆幅的差分信号技术,它使得信号能在差分PCB线对或平衡电缆(如双绞线、同轴电缆等)上以几百Mbps甚至几Gbps的速率传输,其低压摆幅和低电流驱动输出实现了低噪声和低功耗。
LVDS的工作原理如图1所示,驱动器中含有一个(标称值)3.5mA的电流源。因为接收器的输入阻抗很高,故整个电流实际上全部流过100欧姆终端电阻,于是在接收器输入端产生了350mV(标称值)的电压。接收器的阈值可以保证为100mV或更低,可在0V～2.4V的宽共模范围内维持这样的灵敏度水平。上述组合可提供出色的噪声裕量,对驱动器与接收器之间的共模信号漂移的容忍度会更好。改变电流方向即可在接收器端形成复制相同而极性相反的电压。以这种方式来产生逻辑1和0。
从图2所示的示意图可看出所有差分信号技术都有共有的优点:首先应注意到电流源始终导通,但其电流被引流向不同的方向,以驱动逻辑1和逻辑0信号。这种始终导通的特性可以消除开关噪声带来的尖峰和大电流晶体管不断导通-关断造成的电磁干扰.其次,构成差分对的两条导线的间距很短,可以保证较高的抗噪性能。这一对线中的一条导线所吸引的串扰或电磁干扰也会同时出现在另一条邻近的导线上。由于接收器只对两条信道之间的差异信号作出响应,故同时出现在导线对的两条导线上的“共模”噪声在接收器处将相互抵消。另外,由于两条邻近的导线传输的电流相同,而方向相反,故产生的电磁干扰很低。
2 信号源硬件设计
2.1 设计方案
信号源的作用是检测数据记录装置性能,为模拟实际测试情况而可以下发信号量的功能模块。设计中采用了FPGA与接口器件DS92LV1023相结合的方案,其数字信号源数据、时钟信号及同步信号由FPGA内部模块产生.经DS92LV1023器件将FPGA输出的并行信号转换成串行信号,由于每路LVDS信号都要输出相同的两路LVDS信号互为备份,这里采用2×2电子开关SCAN90CP02实现,接下来经过LVDS发送驱动芯片DS15BA101输出LVDS信号。每路LVDS信号都有启动信号控制记录装置接收。考虑到FPGA的现场可编程性,使用灵活方便,能够降低硬件电路设计难度。所以,该方案选择FPGA作为主模块,这里采用XC2S100E。由于采用差分传输方式。提高了传输距离及信号精度。图3给出信号源的硬件结构框图。
2.2 工作原理
DS92LVl023是美国国家半导体公司推出的10位总线型低压差分信号的应用芯片。DS92LVl023是可将10位并行CMOS或TTL数据转换为具有内嵌时钟的高速串行差分数据流的串化器。采用该器件组进行数据串化时采用的是内嵌时钟.这样可以有效解决由于时钟与数据的不严格同步而制约高速传输的瓶颈问题。这个芯片所能支持的最大传输频率支持66MHz。图4为10bit时钟位嵌入式串化器编码示例。
SCAN90CP02芯片是一款设有可编程预增强功能的2×2 LVDS非块式交叉点开关,操作速度高达1.5Gbps。通过可编程逻辑器件FPGA控制EN0,EN1,SEL0,SEL1来控制其不同输出方式。图5为SCAN90CP02输出方式。
DS15BA101为信号高速驱动器,可驱动同轴电缆和双绞线,它采用差分输入和差分输出。由于LVDS是一种低摆幅的差分信号,以1.2V偏置电压作为基准,摆幅大约为350mV,若不对其进行调节,其传输距离一般不会超过几十米。因此,该信号源电路在差分信号输出端采用了自适应电缆驱动器DS15BA101对信号进行加强。
3 软件设计
a) 图6为1023的控制时序图。
b) DS92LV1023芯片DO+或DO-输出端,幅值大约为350mV。
4 结语
根据提供的方案,使用FPGA设计的数字信号源电路结构简单,实现方便,而且具有很强的可扩展性。数字信号采用LVDS方式传输,增加了传输距离,提高了传输过程中的信号精度。在地面测试台系统的应用中,该数字信号源运行稳定、可靠,各项指标均能满足各项设计要求。
摘要：针对高速数字信号的发生问题,设计了一种基于FPGA时序控制和LVDS传输的数字信号源,它以FPGA作为控制核心,以并转串芯片DS92LV1023实现LVDS信号的传输,它以600 Mbps/s的速度传输,以双绞线作为传输介质,传输距离120 m。本设计已成功运用在某地面匹配装置测试台信号源卡的设计中。
关键词：高速数字信号,时序控制,传输数字信号源
参考文献
[1]陈昱同.基于LVDS的高速远程测试系统设计.[J].中北大学,2008.
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[4]万玛宁.特殊环境高速总线技术的研究与实现.[J].首都师范大学,2003.
[5]单彦虎.基于FPGA的通用测试台LVDS环网总线设计与实现.[J].中北大学,2010.
高速数字信号论文 篇2
【字号：大 中 小】
时间：2012-6-20来源： 通号设计院作者：傅世善阅读次数：1369
第五讲 几个主要技术原则的选择
1.车上模式的选择
从制动曲线的产生分为地面模式和车上模式。
德国LZB系统是基于轨道电缆传输的列控系统，是1965年以前开发的系统，是世界上首次实现连续速度控制模式的列控系统，早期探索中国高速列控方案时曾关注过。LZB系统基于能双向信息传输的轨道电缆，信息量有83.5bit，地面控制中心可以获得列车性能的重要信息，以地面控制中心为主计算制动曲线后，发送指令传至车载设备，车上存有多种制动曲线，按地面指令执行。地面控制中 心掌握在线所有列车的运行情况，并可以直接指挥列车运行。例如，地面控制中心可能组织前后行驶的列车加减速，以调整追踪间隔、运行时分和平衡牵引供电网； 地面控制中心可以监督列车的制动、速度、故障和司机操作等。我们考察时印象很深的是：司机表演“自动驾驶”，以及列车将设备故障情况报给地面动车段，列车 一回段，替换设备和维修者已在站台等候。
地面模式的车载信号设备相应简单，但智能化不够，与其他列控系统兼容比较困难。在早期计算机技术还没发展到当前水平时，采用地面模式是可以理解的，此模式在城轨交通中也有采用。
中国高速铁路网广大，还与普速线互连互通，长途列车较多，要求实现高、普速列车跨线运行。所以CTCS-2级和CTCS-3级均采取车上模式，列车运行速度曲线是车载信号设备根据地面上传的移动许可和线路数据及列车本身的性能计算的。车载信号设备具有一定的智能化，只要各线路移动许可和线路数据的信息标准化，可以实现系统兼容和跨线运行。
2.线路数据地面提供方式的选择
CTCS-0级和CTCS-1级采取大贮存的方式把线路数据全部贮存在车载设备中，靠逻辑推断地址调取所需的线路数据，结合列车性能计算给出目标-距离式制动曲线。CTCS-1级在车站附近增加点式信息设备，传输定位信息，以减少逻辑推断地址产生错误的可能性。
日本数字ATC使用575Hz和675Hz的频带，码长64bit，对用户开放43bit。将列车控制所需的全部信息都通过钢轨传送是不可能的，日本采用变通办法：在车上数据库预存闭塞分区的长度、坡道及区间曲线等地面信息，当列车收到地面传来ATC信息中的轨道电路编码为地址，从车上数据库中取出列车控制所必要的固定数据，结合其他编码信息生成列车控制模式曲线。为了弥补传输速率低的缺陷，日本设计了4种编码。
列车压入本闭塞分区时，首先收到第一种编码，以判断确认闭塞分区分界点；经一定时间后自动转为发送第二种编码，列车获得距停车点距离等列车控制信息；本轨道区段内容有变化时，为了及时向车上传递，发送2组缩短的第三种编码或第四种编码，然后再正常传送第二种编码。
采用第一种编码方式有效控制了分界点的确认，使电气绝缘误差控制在10m以内，安全距离只有50m。采用第二、三、四种编码方式，实际上既加快了应变速度，又扩大了信息含量，使列车控制精度较细。轨道电路有编码也有利于抗干扰。
由此可见，日本采用了数字轨道电路传输信息，传输速率低，信息量不够，又要利用轨道电路编码利于抗干扰，所以采取了车上预存线路数据的方式。日本高速铁路网相对短小，白天行车，有利于车上数据库的版本管理和修改，采用车上数据库预存线路数据的方式是有道理的。
CTCS-2级和CTCS-3级列控系统采取线路数据由地面提供方式。这种方式最大优势在于一旦地面线路数据因故需要变动，由地面修改，与车上设备无关，这非常适用于国情。我国地域广大，需要跨局、跨线的长途列车多，又日夜行车，大量列车在线运行，想统一修改车载设备的数据库是很难的。
CTCS-2级采取由地面应答器提供一个全制动距离范围内的线路数据，包括每一个轨道区段的坡道、曲线、长度等。由于ZPW-2000A型无绝缘轨道电路只有18个 信息量，轨道电路只能提供列车运行前方有若干个轨道区段空闲数来作为移动授权凭证，通过和区段长度数据的计算求得若干个空闲轨道区段总长度，列车到第一个 空闲轨道区段始端的距离则由测速测距系统计算后求得，两者相加就能求得目标距离。车载设备根据地面传送来的移动许可、线路数据和列车性能计算列车运行速 度，若列车接近前方减速点时，即刻生成目标-距离一次制动模式曲线。
CTCS-3级车载设备则是通过无线通信获得地面传送来的移动许可和线路数据，车载信号设备根据列车性能计算列车运行速度。若列车接近前方减速点时，即刻生成目标-距离一次制动模式曲线。
3.与制动系统接口方式的选择
列 控车载信号设备判断列车超速，引发列车制动时，总会有一个车载信号设备与制动系统的接口。在接口方式上历来有“得电制动”与“失电制动”之争。例如，车载 信号设备与制动系统的接口是一个继电器，继电器常态是失磁落下状态，需要时给电，使继电器励磁吸起，引发列车制动，这就称为“得电制动”；如继电器常态是 励磁吸起状态，需要时断电，使继电器失磁落下，引发列车制动，这就称为“失电制动”。如车载信号设备与制动系统的接口采取其他方式，仍然会存在“得电制 动”与“失电制动”之意思，其道理是一样的。
显然，“失电制动”方式符合传统的故障-安 全理念，任何断线、断电、断信号等常见故障时都会导致“失电制动”，因为制动停车是安全取向。采取分级制动模式时，只有一条模式曲线，列车超速，所谓“撞 线”
时，会限时引发列车紧急制动。这种方式有点副作用，当遇到常见故障时，司机紧张，旅客受惊，系统的可用性受到影响。
相反，“得电制动”可用性强些，但不符合故障安全理念，信号专业人士不易接受。CTCS-0级由通用机车信号+列车运行监控装置组成，就采取“得电制动”方式。
CTCS-2级和CTCS-3级列控系统的车载设备根据地面传送来的移动许可和线路数据，车载信号设备根据列车性能计算列车运行速度。若列车接近前方减速点时，即刻生成目标-距离一次制动模式曲线。一次制动模式曲线除紧急制动模式曲线外，还可生成若干条常用制动模式曲线，例，0.7或0.8 全制动力的常用制动模式曲线。列车进站停车时采用0.7常用制动模式曲线，旅客舒适性更好。在高速列车时代，应尽量避免使用紧急制动，紧急制动虽确保了列车不会闯过安全点，但旅客难免易受惊或受伤。如图1所示。
图1目标—距离一次制动模式曲线
数字电子技术与数字信号处理 篇3
【关键词】数字电子技术；数字信号处理；逻辑电路
计算能力可以说是人类最重要的能力之一，因为计算能力的需求增强，意味着贸易更加繁荣，人口更加密集，需求也愈发地多，人类最早的一次计算能力的提升是算盘的发明。这是人类利用工具来计算的开始，也是人类计算史上的一次飞跃。而后的很长时间，计算能力一直停留在算盘的层面，直至17世纪，德国数学家查尔斯·巴蓓奇通过大量对于计算的研究，发现通常的计算设备错误百出，于是他开发了自己的一套计算系统，设计出了差分机，差分机虽然只能计算一部分专门的数据，但是其中含有的系统则为以后的计算机的产生提供了思想基础，可以被认为是近代计算机的一个雏形，查尔斯·巴蓓奇也因为他对计算机的产生做出的贡献被认为是“计算机之父”。他设计的理论十分超前，特别是利用卡片输入程序和数据的设计被后人采用。而计算机技术的衍生，使得一个制表机公司悄悄崛起，学习了查尔斯·巴蓓奇的技术，发明了穿孔片计算机，成为了如今的IBM王国，在美国的一次人口普查，原本利用原始的人口普查需要10年的时间，此时IBM大显神威；仅仅利用六个月就完成，大发其财，迅速膨胀。而第二次世界大战的爆发，终于催生了计算机的诞生。因为在战争中需要精确打击对手，发射导弹时就需要知道导弹的飞行时间和落点，其中的计算十分复杂，人工难以实现，亟待一个计算机器的产生帮助计算。于是1946年，第一台真正意义上的计算机产生了，被命名为艾尼阿克，是电子管计算机，被认为是第一代计算机。而后计算机经过了电子管数字计算机，晶体管数字计算机，集成电路数字计算机，大规模集成电路计算机的四个过程，计算机技术逐渐成熟。后来计算机经过了两次的进一步改革，主要是体型大幅度缩小，逐渐进入了企业，家庭的视野，成本也不断降低。在接下来的几十年里，计算机逐渐成了一个集业务，生活，娱乐等多功能于一体的机器，建立了全球服务器系统，使用计算机可以获得许多生活中得不到的资源，充分发挥客户端PC的处理能力，很多工作可以在客户端处理后再提交给服务器，大大减轻了服务器的压力，进入了Internet时代，整个世界就像一张网一样互通有无，其中数字电子技术就是起主体作用的技术之一。
数字电子技术从17世纪发展到今天，理论体系得到逐步的完善，走入了大学校园，成为了一门重要的课程。在电路中，有两种不同的信号进行着信息传递，一种是模拟信号，他是通过电路中的电学指标来传递信号的，是连续变化的，处理这种信号的电路称为模拟电路。而另一种则是通过不连续变化的脉冲信号来作用的，处理数字信号的电路称为数字电路。
数字电路主要是研究脉冲信号的产生、变换、控制和对数字进行逻辑运算等，因此数字电路又称为逻辑电路。数字电子技术则是一门主要研究各种逻辑门电路，集成器件的功能及其应用，逻辑门电路组合和时序电路的分析和设计，集成芯片各脚功能，555定时器等。在最开始的时代，模拟电路更占据主要位置，而随着科技的发展，数字电路的优越性愈发地明显，它的信号处理能力更加强大，我们可以将模拟电路转换成数字信号，而后利用数字电路进行信号处理，最后在转换成模拟信号输出，提高了工作效率与工作质量，数字电子技术则为这种方法提供了理论依据与可行性。
首先，模拟电路是使用电信号的变化传递信息的，而电路中各个元件的属性如电阻，电流，电压容易受到外界条件的影响，如温度变化，湿度变化等因素，而且模拟电路的参数修改较为困难，而相比于模拟电路，数字电路采用的是二进制，通过逻辑门电路来处理信号，这样的处理方式首先外界环境变化对电路影响很小，不会因为某些因素轻微变化导致电路逻辑反转，并且逻辑电路参数修改简单了很多，便于控制，稳定性和灵活性兼备。逻辑门电路有很多种，但就如同每个理论体系一样，逻辑门电路也是有最基本的几个逻辑组成的，其中就包括与门，或门，非门。与门表示如果事件Y发生，则需要其发生的多个条件同时满足；或门表示如果事件Y发生，则需要其发生的多个条件只要一个或多个条件发生即可；非门表示如果决定事件Y发生的条件A满足时，Y不能发生，当A满足时，Y反而能发生。这三种基本的门电路通过组合还能形成与或门，与非门，或非门等，进而形成复杂的逻辑函数，这一切的逻辑处理就需要计算机或者专用机器进行处理。数字信号处理就是利用这些逻辑电路，采集信号，对其以数据的形式进行一系列的处理，得到易于使用，读取，转换的信号形式。数字信号处理主要应用多元化的数学手法，以网络，信号，通信等理论为依归进行处理信号。数字信号处理技术的具体操作方式是先经过信息的获取或者数据的采集，转换成原始信号，原始信号如果是连续信号，则需经过抽样过程成为不连续信号，进而进行转换，如果是不连续信号则可以直接转换，最终得到二进制数码，输入逻辑电路。
21世纪是信息时代，是高科技的时代，所以数字信号处理技术在很多领域都要得到应用。在通信领域，信号是最主要的研究对象，所以数字信号处理技术是核心的手法之一，现在的电子设备，通讯设施逐渐向无线化发展，整个世界形成一个无线系统，数字信号显得极为重要，数据加密，可视电话等进步科技的实现都需要数字信号处理技术的支持。在图形图像领域，数字处理技术可以很好地把图像，音频，视频等具体形式转换，而现如今已经广泛地应用在科学研究以及其他各行各业中，比如粒子的运动轨迹，卫星遥感图像的处理，岩石的勘测，生物细胞细微结构的扩放，这些技术也在迅猛发展，不断完善。尤其在生物学方面，数字信号处理技术居功至伟，因为人与动物的身体就是一个巨大的信息系统，通过各种器官，组织，细胞，传递信息，进行生命系统的微调，而神经系统作为调节的中枢，信息传递更加尤为重要，数字信号处理技术可以帮助研究人脑信息处理模型，为生物学的进步作出巨大的贡献。
总而言之，现今的时代是数字时代，是信息时代，数字信号处理技术作为一门实用性极强，应用广泛的科学，必定会大放异彩。
【参考文献】
[1]孙金林.数字信息处理技术的发展与思考[J].赤峰学院学报（科学教育版），2011（5）.
[2]李方慧.数字信号处理技术的新进展[M].北京理工大学出版社，2010：8.
高速数字信号论文 篇4
1 系统硬件方案
ADI公司的器件AD9957内置了DDS、IQ数字上变频器和刷新率高达1 GHz的14位高速DA,可直接产生最高400 MHz的输出信号,本系统用为上变频芯片。计算和控制采用高速DSP TMS320C6416T;高速接口采用了ALTERA公司的FPGA EP2S30F672I4N,内嵌较大容量的双口RAM,存储器的数据复制即在FPGA中进行。由于输出信号达到更高的微波频段,后端的微波变频组件是必须的。
图1为本系统硬件组成框图,主要由DSP控制器、FPGA高速接口、AD9957数字上变频和后端微波组件四部分组成。DSP控制器负责大量的信号产生所需的计算和对FPGA的数据传输,并对上位机通过RS232接口传来的命令进行解释和执行,通过SPI串口控制AD9957;FPGA高速接口完成高速数据的存储和复制,实现并口和SPI串口的时序管理;AD9957器件完成IQ数字上变频和D/A转换,D/A输出直接到中频,同时可选择地实现sinc滤波功能;后端的微波组件则完成输出信号的上变频和功率放大,以达到4.3 GHz的中心频率的微波频段。
2 系统工作原理
如图1所示,从PC机发向DSP的串口命令包括信号样式、频段码、带宽和频率码等,DSP控制器根据接收到的命令将频率和带宽解析成基带信号相关的参数,并计算出基带信号的18 bit并行数据流,传送给FPGA内部的双口RAM。同时DSP将频段信息通过SPI同步串口送到AD9957,以控制AD9957内的DDS。当DSP完成18 bit并行数据流传到双口RAM后,FPGA则将该RAM内的数据以一固定的高速时钟频率重复地复制输出到AD9957。AD9957将该18 bit数据流分成IQ两路,与内部的DDS一起完成数字上变频,后通过14 bit D/A将该数据流输出中频信号。后端再经过一个4.1 GHz的本振将该信号变到4.3 GHz的微波段。整个信号产生最关键的是基带信号的复制和IQ数字上变频两个过程,同时产生的数据必须作杂散抑制处理,才能获得高分辨的信号。
2.1 基带信号的存储与复制
高速18 bit并行数据的存储和复制均在FPGA内部进行,存储器采用FPGA上的同步双口RAM资源ALT-SYNCRAM,数据存储和复制电路如图2所示。DSP的计算数据由地址A[14..0]和数据D[17..0]总线通过并行接口控制器、片选CS及写时钟WCLK写入到双口RAM中即完成数据的存储,并行接口控制器主要解决DSP的EMIF外设接口与同步双口RAM之间的时序匹配问题。
信号复制的关键在于读地址发生器,由于读出的数据流要直接形成输出信号,所以对时序要求非常苛刻,读时钟必须同后端的数字变频和D/A时钟严格同步,故图2中的读时钟RCLK来自器件AD9957。读地址由一个高速向上计数器产生,由读时钟RCLK来触发,计数器到顶自动溢出归零并重新向上计数,如此重复往返,即完成信号的复制输出。
由于使用了双口RAM,读写时钟完全独立,写时钟由DSP提供,需要刷新时才写入,所以实时性并不高,减轻了DSP的总线处理难度。而读数据必须实时进行,否则会影响信号产生质量。
2.2 IQ数字上变频
数字上变频在AD9957中进行[4],同时进行查值、sinc滤波等功能,如图3所示。双口RAM中的数据按I和Q交替存放,AD9957内有一个格式转化器自动将IQ数据流转成独立的I路和Q路。如此,实际基带数据长度N是存储器长度的一半。
DSP计算出的基带数据表达式为
多音信号为:
式中,m为信号载频数,fk为基带信号频率,A是为了把信号映射到18 bit符号数的范围内所加的变换系数。
线性调频信号为:
其中,f0是中心频率,fb是带宽。
将式(1)、式(2)表示的基带信号与本振进行正交调制IQ变频后相加得
即多音输出为(fs为本振ωs的数字抽样频率,以下同):
线性调频输出为:
从式(4)、式(5)的输出结果看,所得频率即为基带与本振的叠加,实现了边带数字上变频,而下边带由于IQ调制后相加被相互抵消了。值得一提的是,IQ变频因为在数字域进行,对本振的泄漏非常小,不必考虑IQ两路幅度的不平衡引起的泄漏。因此对DDS可以在其能力范围内任意设置,甚至可以将本振设置到带内,这样在输出频率一定的情况下,本振越高,基带的信号就要求越低,也就是前端并口数据流的速度要求更低一些,相应地减轻了DSP的总线处理难度。从式(4)、式(5)看,IQ调制不存在下边带,即下变频成分。但是实际由于IQ两路不完全对称,仍然存在不同程度的镜像对称频率,这需要设计和调试时充分考虑。
2.3 信号的杂散分析与抑制
任何数字信号的产生都会存在不同程度的杂散,本系统主要的杂散来源于两个部分,一是数字变频的本振的DDS杂散,尽管DDS具有传统频率合成技术无法比拟的优点,但它的输出杂散较大的缺点严重限制了它的广泛使用[5],如何抑制DDS中输出频谱杂散是另一个研究热点。杂散的另一个来源是由所产生的数据在存储器中的周期截断所引起,由奈奎斯特抽样定理知,存储器长度N与所产生的频率f需满足f
为了说明周期截断引起的误差,将存储器分为f的整数段和f的余数段,即:
式中r、h均为整数,且f
p(n-k·N)为长度为N的窗函数,I(n)是I路正弦函数。式(7)前面一项可看成是连续M个数据后补h个0的N个有限数据,后面一项看作是M个0后连续h个数据的N个有限数据,作DFT变换得(注意周期为N)
式(8)的第1项只有前M个数,是信号f的整周期倍,后面h个为0,其积分只有k=nf处有频谱成分,而少了h个数后,只对其幅度有影响。第2项ε(f)完全由于周期截断引起,也是信号的一部分,但它会引起信号的杂散增加,当N是f的整数倍时,即h=0,该项为0,否则,不为0,且设定f时,ε(f±1)大都不为0,说明周期截断误差是调制在f上且离f很近。
要获得高分辨率的信号,应尽量避免周期截断误差。可以利用数字上变频对本振的不敏感,在本振fs、信号和存储器长度N之间来进行适当调整,即当输出中频设定,选取合适的fs和f,使得N/2为f的整数倍,或N/2对f的余数最小。特别是多音时,不可能对每个f都是整数倍,应使N/2对每个f的所有余数尽量偏小。
3 测试及结论
系统硬件按照图1所示的结构进行了制作。对产生的输出信号进行了频谱测量,双音和线性调频的一个例子分别如图5、图6所示。从大量测试的频谱图可以得出,双音信号分辨带宽达到100 k Hz以下,信噪比优于40 d B,频率指标均能准确可调;线性调频信噪比优于30 d B,带宽和中心频率都灵活可调,满足使用要求。
本方法实际产生的基带信号带宽50 MHz,即图1中从FPGA到AD9957的并行数据刷新率只需大于100 MHz即可(本方法实际为225 MHz),数字上变频将50 MHz基带变到150 MHz~250 MHz的中频范围内。因此从基带到中频,都是数字过程,完全避免了直接用D/A到中频的超高速电路的难度,且变频不需要增加额外的硬件成本。所以存储器的数据复制配合数字上变频技术在高速信号产生中是一种性价比不错的选择。尽管如此,受数字速度的影响,数字变频仍然存在中频不够高的不足,但在实用带宽内,不影响它的选用。
参考文献
[1]曹义,张春荣,李辉.基于AD9957的多波形雷达信号产生器[J].现代电子技术,2010(3):39-41.
[2]沈志,王宏远,陈少明,等.基于FPGA的QAM的调制器系统实现[J].电子技术应用,2010,36(1):32-35.
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数字网络信号论文 篇5
1控制好每个环节的传输电平,是网络稳定运行的关键,这一点比单纯模拟传输更为突出,这是由模拟数字混合传输的特点决定的。数字模拟混合传输的特点
(1)这两种信号都是以8MHz为一个传输带宽单位,模拟频道一个8MHz带宽传输一套节目,数字频道一个8MHz带宽传输5—6套节目,所以在同样一个单位带宽损伤情况下,模拟信号只有一套节目出现故障,而数字信号会直接影响5—6套节目的收看。
(2)网络中传输的虽然都是已调制的高频信号,但数字频道是多电平正交幅度调制(64QAM)的数字调制方式。模拟频道是残留边带幅度调制的模拟调制方式,二者共同点是都有“幅度调制”的特点,对传输网络的幅度线性失真都是非常敏感的。
(3)要全面理解数字频道和模拟频道在传输电平测量上的区别。1)不管是模拟频道还是数字频道,在网络中的传输功率都是相同的,但二者在频道内的能量分布不同,特别是峰值能量的数值差异很大。在测量上,二者的传输电平有不同的表述方式。数字频道是数字信号调制的高频载波,在频道内,能量是相对均匀分布的,各频率处“峰值”相等。测量时用“频道内平均功率”来表示。模拟频道是模拟信号调制的高频载波,频道内功率比较集中分布在“图像载波”和“伴音载波”附近,有明显的峰值,测量时,用峰值处的平均电平表示,所以尽管数字频道与模拟频道传输时功率大致相同,但在测试上数字频道电平要比模拟频道电平低10dB左右。二者差值太小数字频道容易进入非线性状态,除自身信号劣化外,还会干扰网络内模拟频道；二者差值太大,数字频道电平低,载噪比损失大,数字信号也会劣化。或者模拟频道电平的峰值超过网络设备的最大失真范围,信号变劣,还会产生副产物,干扰数字频道。2)每个环节电平控制。网络中传输电平是由光电收发设备、放大器、机顶盒等有源设备,器件的性能,网络拓扑结构、布置,传输节目套数,用户数量等共同决定的,在设计时作了详尽充分的考虑,并在系统图中标定了各关键点的传输电平。所以,按照设计要求,随时控制各关键点的传输电平是网络安全运行的关键,只有如此,才能稳定网络运行。在网络运行维护中,控制各个环节电平,以下几个原则问题应做到:①数字频道与模拟频道的电平是由前端决定的,特别是二者的差值是由前端保证的,所以前端调制器输出电平要严格控制好,随时检测,发现电平差异,立即纠正。②前端输入到光发射机的高频信号电平要认真按设计要求控制,不要因为同轴电缆分配网的某些变化随意提高或降低,同轴电缆分配网的电平调整服从光传输电平。③所有光接收机的输出电平也要按照设计调整,并留有电缆放大器自动控制的.余量,用于温度变化补偿,机内各部位的衰减器也要按设计标定的数值安装,因为不同环节的衰减器分别影响非线性失真和载噪比。④原有的模拟同轴电缆分配网不需做大的变动,电平大体可维持正常。偏差太大的,就必须按设计要求重新配置干线放大器,调整电平也要象处理光接收机一样,按要求配置各环节衰减器。光接收机实质上是一台加了光接收模块的干线放大器。用户放大器以下的电缆分配网络调整时以用户获得足够电平、用户之间点评均衡为原则。总之,模拟数字混合传输网各个环节的电平控制至关重要。对于模拟信号,输出信号太高,会造成非线性失真‘出现网纹、交调等；输出信号太低,造成载噪比低,出现雪花、噪点等。而对于数字信号，电平输出过高或过低,都表现为停帧、马赛克或黑屏等。因此,各个环节的电平要控制得当。
2如何检测和处理数字电视故障
(1)初次安装时无法收到数字电视节目,一般由于两个原因:一是有线电视线路故障,维修人员应用数字场强仪测量数字信号电平是否在合理范围内,或者检查连接线接头是否松动,应使各种街头连接牢固。二是因为用户没有将视频线连到机顶盒与电视上,或没有把电视调到AV状态下,这种现象占报修率60%以上。
(2)安装后收台不全,很多频道显示加密状态,多数情况是用户没有弄清数字电视收费政策,只有已付费的频道才能收看,其他需要另外付费的节目虽然可以看到台标但都会是加密状态。
(3)收看时出现马赛克或卡碟的声音,基本是有线电视线路故障,多出在雨雪天或大风天之后,对有线线路进行维修后可以好转。还可能是用户室内有线接头接触不良,现行的方法都是手工完成的,这就要求工作人员在各器件与电缆的连接中不能有丝毫大意,否则将产生电弧及打火现象。当频率较低时阻抗大、信号衰减大,载噪比在25dB以下时,将出现个别频点播出的电视节目出现马赛克或卡碟的声音。
(4)前端机房节目播出频点改变后部分频道无信号,更改播出频点这种问题不会经常发生,但是改动后会给用户收看节目造成不便,如果不重新搜索,部分频道将显示无信号,这时应尽量教会用户如何重新设置新的频点并搜索。也有的机顶盒需要进行软件升级。
(5)如果单个或几个数字频道电平过低,比邻近数字频道低5dB以上,会引起该频道所有节目都无法观看,这时要检查该频道电平比其他频道信号过低的原因。其主要有以下几种故障:同轴电缆屏蔽网接触不良、折断；电缆或插接头的主芯生锈,接触不良；光接点输出故障；致使输出单个或几个数字频道电平过低等。
(6)用户家中线路故障造成有线数字信号线性失真、损耗或反射等,一般有以下几种情况:①用户家中末端几个分头直接拧在一起,而未用分支分配器链接或分支分配器分支口接反；②接头抽芯、松动或屏蔽网线未接,这时需要重新做接头；③同轴电缆老化,芯线氧化腐蚀严重,需要更换同轴电缆线；④机顶盒输入接口连接不良,致使数字信号缺台或马赛克。
高速数字信号论文 篇6
早期的信号处理主要采用模拟的处理方法, 包括运算放大电路、声表面波 (SAW) 器件以及电荷耦合器件 (CCD) 。运算放大电路通过不同的电阻组配可以实现算数运算, 通过电阻、电容的组配可以实现滤波处理等等。模拟处理最大的问题是不灵活、不稳定。解决以上问题的最好办法就是采用数字信号处理技术。数字信号处理主要通过软件实现, 可以很方便的修改参数, 具有很大灵活性。并且数字电路采用逻辑值进行处理, 也相当可靠。当今数字信号处理的理论和方法已经得到长足的发展, 成为数字化时代的重要支撑, 已经渗透到我们生活和工作的各个方面。[1]高速实时信号处理是信号处理中的一个特殊分支。它的主要特点是高速处理和实时处理, 被广泛应用在工业和军事的关键领域, 如对雷达信号的处理、对通信基站信号的处理等。高速实时信号处理技术除了核心的高速DSP技术外, 还包括很多外围技术, 如ADC、DAC等外围器件技术、系统总线技术等。
二、高速数字信号处理硬件体系设计
DSP (数字信号处理器) 是专门为了数字信号处理应用而设计的高速芯片, 由用户通过编程实现处理算法, 其编程语言多为C语言。DSP具有开发周期短、处理速度快、实时处理能力强的特点, 目前, 已经成为了数字信号处理系统中最为重要的处理器件之一。FPGA (现场可编程门阵列) 近年来发展迅速, 因为它的灵活性、可重构性、广泛的适应性, 在一些信息量较大的场合, 如雷达信号处理、海洋气候数据、农业生产信息处理等应用领域, 现场可编程门阵列 (FPGA) 可以跟DSP等芯片配合使用, 增加系统的可用性和效率, 是嵌入式系统中不可或缺的芯片[2]。本文设计的数字信号处理系统主要以DSP为核心, FPGA为协处理器, 再搭配ADC和DAC及接口电路, 为可重构电路, 是目前比较常用的并行处理系统解决方案, 主要完成数字信号的检测、处理和传输。该系统最大的特点是结构灵活, 有较强的通用性, 适于模块化设计, 从而能够提高算法效率, 同时其开发周期短, 系统易于维护和扩展, 适合于实时信号处理。[3]
2.1 DSP和FPGA器件的选型
DSP芯片选择了TI公司的TMS320C6416, 其最高工作频率可以达到1GHz, 器件本身拥有1MB的内部存储空间, 1280MB的外部存储空间, 可以通过HPI、PCI、EMIF等接口与其它器件连接, 能够胜任数据的高速处理要求。[4]
FPGA芯片选择了Xilinx公司的XC5VSX95T, 其拥有14720个Slices、1520Kb RAM、640个DSP48E Slices和640个User I/O。可以依靠片内的大量RAM资源和乘法器完成各种逻辑运算和处理算法。
2.2系统功能与总体结构设计
本系统对前端输出的模拟信号进行ADC采样, 然后经过滤波、变频、抽取和处理, 得到处理数据, 再通过接口送往显控设备显示, 同时, 可以通过DAC输出基带信号, 系统的总体设计结构如图1所示。
其中, FPGA主要实现ADC和DAC控制, ADC采样信号的滤波、变频、解调等预处理, 系统外围接口电路的逻辑控制, 离散的信号控制和状态监测, 以及和DSP的接口逻辑等;DSP属于信号处理硬件的核心部分, 实现数据处理的核心算法等功能, 处理得到的数据通过UART口送往显控设备;FPGA和DSP之间通过EMIF口连接, 并使用DSP的外部中断作为读取数据的触发;具体的电路结构如图2所示。
三、系统性能优化
3.1 FPGA与DSP的接口优化
本信号处理硬件中FPGA作为数据输入/输出的控制及预处理芯片, 必须要与核心处理器DSP交换数据, 因此, FPGA和DSP之间需要建立高速数据接口。
FPGA作为一个外设, 挂在DSP的EMIFA口, 因为EMIF口工作时钟可能和FPGA内部工作时钟不一致, 为了控制FPGA内部电路的时序, 在FPGA内部, 设计了两个FIFO, 来实现EMIF口对FPGA的数据访问。当DSP响应其外部中断信号时, 从FIFO_R中读取FPGA预处理的数据, 当要给FPGA下发工作参数时, 将数据写入FIFO_W。
3.2接口驱动优化
为了实现信号的高质量传输, 需要在DSP的EMIF口和外部存储器之间增加双电源三态缓冲器, 这里选择的是性能稳定的SN74LVC16T245。本设计中, 在FPGA与DSP的EMIF之间使用该芯片构成数据缓冲。
3.3软件优化
随着电子技术和大数据时代的激发, 多个领域对更大的数字信号数据量的存储和处理需求提出了更高的诉求。特别是雷达、高清视频实时转播等系统采用的高采样率设备, 数据率可以达到Gbps, 这就需要除了对硬件采集信号的质量加以控制之外, 还要对软件算法不断加以优化[5]。尤其是在FPGA程序设计中, 需要特别注意信号采集和发送的时序, 不仅要在原理图设计初期根据厂家的芯片Datasheet进行合理的配置, 也要在编写程序时合理处理多时钟域问题。在一个设计中, 一般应该只有一个全局时钟网络可以驱动全部触发器, 这样可以极大的简化时序分析, 去除掉大量与多时钟域相关的问题, 但是在实际的设计时, 由于FPGA对外接口较多, 每个接口的约束条件都不同, 只利用一个时钟是不可能的, 这时候就要处理多个时钟问题。可以通过以下几个技巧进行处理。
1) 使用全局时钟buffer。对于全局时钟信号, 尽量使用全局时钟buffer (BUFGP) 驱动, FPGA内部需要低时钟偏差的信号, 也尽量使用二级全局buffer (BUFGS) 驱动。
2) 分频信号的处理。对于设计中需要采用“分频信号”作为时钟的电路, 在不要求占空比时, 可以将分频信号设计成和主时钟一样宽度的信号, 然后在实际处理中, 仍然以主时钟为触发条件, 把分频信号作为控制信号处理。如图3所示, 假设主时钟为100MHz, 产生一个10MHz的分频信号。
3) 合理选择语法。在VHDL中, if语句指定了一个具有优先级的编码逻辑, 而case语句则是并行逻辑, 不具有优先级。通常, if-else结构速度较慢, 但需要的电路面积较少;case结构执行速度较快, 但占用电路面积较大。在具体编程时, 要综合考虑速度和面积的关系, 如果对速度有特殊要求, 而对资源没有较高要求, 则应使用case结构。在必须使用if-else结构时, 不正确的嵌套使用if语句会增加延时, 因此, 对于延时要求苛刻的路径, 应该放在较高的优先级。[6]
四、结术语
本文主要研究了高速数字信号处理中使用FPGA+DSP的方案结构, 分析了其中重要的接口设计和软件优化, 基本解决了通用高速数字信号的采集和处理问题。但是目前看来, 提出的基于FPGA+DSP的数据采集和处理的硬件实现, 对多路信号的并行计算速度还不够。下一步的目标将是, 通过对FPGA中的算法模块和控制逻辑模块、接口协议的调整优化以满足更高的要求。[7]
参考文献
[1]石星.高速数字信号处理设计评述[A].中国电子学会.中国电子学会第七届学术年会论文集[C].中国电子学会:, 2001:6.
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[3]孙进平, 王俊, 李伟, 张有光等.DSP/FPGA嵌入式实时处理技术及应用[M].北京航空航天大学出版社.2011.
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[5]贾凯宾.高速数字PCB互连设计信号完整性研究[D].南京理工大学, 2008.
[6]孟宪元译.高级FPGA设计结构、实现和优化[M].机械工业出版社.2009.
高速数字信号论文 篇7
随着数字电路的快速发展以及电路工作频率的不断提高, 高速数字电路系统越来越复杂, 导致高速数字设备出现了越来越多的问题, 例如信号路径或者返回路径上, 由于受到阻抗突变等因素导致的失真与反射, 影响了信号的完整性, 解决信号完整性问题已经成为现代高速数字产品成败的关键因素之一。因此, 文章针对高速数字电路信号完整性以及电源完整性问题的研究具有非常重要的现实意义。
二、高速数字电路信号完整性问题分析
1高速数字电路信号完整性的概念。信号完整性即信号的完整程度, 具体来说就是信号由驱动端传输到接收端后波形的失真程度, 其主要的作用是研究数字信号和互连线的电压电流波形相互作用时, 其电气特性参数对产品性能的影响程度。串扰通常是由于导线之间的电磁耦合作用导致的, 互感导致的耦合电压称之为感性耦合;互容导致的耦合电流称之为容性耦合, 由于现代高速数字电路中存在非常密集的联想, 导致走线自身和周围的轴线电磁场之间存在非常严重的耦合, 如果串扰电压达到一定的数值, 将会严重的影响高速数字电路信号的完整性;反射指的是当传输线的负载和特性阻抗不相配时, 从驱动端发出的信号到达指定接收端后, 会导致一部分信号沿着传输线反射回驱动端, 导致信号波形出现畸变问题, 严重的影响信号的完整性
2高速数字电路信号完整性问题的研究。文章采用信号完整性软件Hyper Lynx对串扰以及反射等影响信号完整性的因素进行分析, 该种软件能够为高速数字电路信号完整性提供一个良好的分析环境, 例如后仿真环境、前仿真环境等, 能够实现从几十兆赫兹至几千赫兹电路信号的完整性, 并且该种软件具有非常友好的截面, 受到众多工程师的青睐。
1) 串扰的仿真分析。过大的串扰会导致高速数字电路的误触发, 影响信号的完整性。主要包括: (1) 信号前沿的空间延伸, 信号上升时间内信号速度与上升时间之间的关系表示为:RT×ν=d (公式1) , 公式中, v表示信号的速度;RT表示信号的上升时间;d表示上升时间的空间延伸; (2) 信号前沿的饱和长度, 信号从驱动端输出后, 如果耦合区域长度超过了前沿的空间延伸, 会导致偶和噪声值呈现饱和状态, 达到一个相对稳定的状态, 因此将等于信号前言的空间延伸的偶和长度当做信号前言的饱和长度; (3) 感性偶和电流, 感性偶和电流的公式表示为: (公式2) , 公式中, Lm L代表单位长度互感;I代表动态线上的信号电流;VL代表静态线上感性偶和噪声电压; (4) 容性偶和电流, 容性偶和电流的公式表示为: (公式3) , 公式中V为信号电压;Cm为前沿工件延伸长度上的偶和互容;IC为从动态线流到静态线上的总的容性偶和噪声电流。2) 反射的仿真分析。反射信号量通常受到瞬态阻抗的影响, 反射系数ρ为反射信号和入射信号的幅值之比, 假设交界面之前的瞬态阻抗表示为Z1, 交界面后的瞬态阻抗表示为Z2, 则, 其中Vinc为入射电压, Vrefl为反射电压。同时, 采用点对点拓扑的通用端接策略和仿真分析以及远端RC端接策略与仿真分析, 再采用一些降低发射问题的措施, 能够降低反射对信号完整性的影响。
三、高速数字电路电源完整性问题的分析
针对高速数字电路电源完整性问题的研究, 需要从以下几个方面进行: (1) PDNA的组成, PND组要包括芯片内半导体电源分配网络、封装电源分配网络、PCB电源分配网络、系统外配电网络等; (2) 同时开关噪声, 同时开关噪声最大值的表示公式表示为: (公式4) , 公式中VDD为电源电压;LP表示等效寄生电感;tr表示输入信号的上升时间;βn表示NMOS管的传导系数;n表示同时开关的单元个数; (3) 采用目标阻抗法进行PDN去耦网络设计, 目标阻抗的公式表示为 (公式5) , 公式中, P表示平均功率;ripple表示允许的电压波动;Vdd表示系统的供电电压;Ztarget表示目标阻抗, 采用目标阻抗法进行PDNA去耦网络设计的步骤表示为:确定目标阻抗、进行PCB板的频率扫描、确定相应的去耦电容。采用目标阻抗发设计的PDN去耦网络, 能够尽可能的降低输入阻抗, 并能够准确的判断哪些频点上存在电源噪声, 并采取有效的措施进行处理。
四、结束语
总而言之, 近年来数字高速电路设计频率在不断的提高, 随着集成电路中各种功能电能数量的增多, 互连线的数量也在不断的增加, 这对高速数字电路信号的完整性以及电源完整性造成了一定程度的影响。文章针对影响高速数字电路信号完整性以及电源完整性的因素, 希望能够为实际设计人员提供一定的参考。
摘要：文章针对高速数字电路信号完整性与电源完整性问题进行了分析, 希望能够为高速数字产品的研究人员提供一定的参考。
关键词：高速数字电路,信号完整性,电源完整性
参考文献
[1]王海娜.高速数字电路中信号和电源完整性分析[D].郑州大学, 2010, (6) .
高速数字信号论文 篇8
随着微电子技术的快速发展, 深亚微米工艺被广泛应用于集成电路的设计和制造过程中, 这使得系统的工作频率越来越高, 功能也越来越复杂。随之而来的信号完整性问题也给我们带来了巨大的挑战。当系统工作在高频下, 导线会呈现出传输线效应以及趋肤效应等非理想特性, 再加上各种嘈杂的电磁辐射和电磁干扰, 使得数字信号在传输过程中不可避免地遭到影响和破坏, 以至于偏离原来的逻辑电平, 从而导致系统的功能失效。作为主板核心元件的CPU, 其时钟频率目前为200MHz, 是一个典型的高速时钟信号。因此, 将以CPU时钟信号为例, 提供一种较为完整的针对高速时钟信号的信号完整性测试方案。
1 高速时钟信号完整性的几个重要概念
1.1 振幅参数
振幅参数主要包括Overshoot (过冲) , Undershoot (下冲) , Rising-Edge Ring back (上升沿振铃) , Falling-Edge Ring back (下降沿振铃) , Noise (噪声) 以及Glitch (毛刺) 。
1.2 Slew Rate (斜率)
这个参数可以用Rise Time (上升时间) /Fall Time (下降时间) 来表示。
1.3 时钟信号的抖动参数
在时钟测试中主要关注的是时钟边沿到边沿的定时问题, 所以一般只测试Cycle-Cycle Jitter (周期到周期抖动) 。
2 信号完整性问题的起因与影响
主板的布局、器件的质量、元器件的端接、电源与地的回路, 信号的串扰等等都会影响到信号的完整性, 测试到的波形所体现出的就是这些因素综合起来的结果, 而这些结果可能会造成很大的影响。[2,5]
(1) 每个元器件都有可承受电压的范围, 当信号过冲和下冲过大时, 可能会造成元器件的物理损坏。
(2) 判断信号的高、低状态都有确定的阈值电压, 而振铃和毛刺的存在会产生一个不确定的振幅, 使得信号无法达到正确的阈值电压, 比如说本来为“高”的信号变成了“低”。
(3) 在高速数字系统中, 要求时钟和数据必须满足建立/保持时间的要求。因此, 作为参照信号的时钟, 对其本身的时序要求非常严格, 而时钟的斜率和抖动就是用来衡量时钟是否可以达到这样的时序要求。
3 测试设备的选择
在测试前必须理解一点就是:为了在示波器上显示信号, 信号的一部分必须被转到示波器输入电路。因此, 当一台示波器被接入测试点时, 探头和示波器的阻抗值就成为信号源负载的一部分, 会引起各种负载效应。因此必须谨慎的选择测试使用的示波器和探头。[4]
根据不同示波器, 不同的响应模式, 待测信号的最大频率与上升时间的转换公式, 以及示波器上升时间与带宽的转换公式都略有不同, 采样率也需要进过谨慎的选择, 详细内容可参见表1。
根据表1所列, 可以先分析本文中涉及的测试信号, 假设选择的是Gaussian滚降的示波器, 假设待测信号的10%~90%上升时间为100ps, 可以接受的测试误差为3%, 那么所选择示波器的带宽BW=0.5/100ps×1.9=9.5GHz, 要求的最小采样率为9.5×4=38GSa/s。这样的话, 本试验中选择的泰克公司DSA71254示波器可以满足该要求。
4 时钟信号的信号完整性测试
首先使用单端探头分别测试CLK_H和CLK_L的振幅参数。使用示波器Measure功能中的Max/Min功能, 自动测量参数, 开启Measure菜单中的Statistics功能, 累计200次以上的数值。如图1所示, Ch2为CLK_H, Ch3为CLK_L。其测试结果如图1所示。
在这里要特别注意信号与地的引出方法。考虑待测对象的物理尺寸等, 探头产商会提供一些方便测试的配件, 然而在高速测试中, 这些配件对于信号的影响很难忽视。如果贪图方便测量, 使用探头配件中的夹钳, 就会得到图2的所示测试结果, 由图2可见不但波形的形状发生了变化, 波形的振幅参数也有了很大的区别。
接下来开始测试差分时钟的特性。将差分探头的正负两端分别接到CLK_H和CLK_L上。为了更加直观的考察一段时间内波形的电压参数, 我们使用示波器中的余晖 (Infinite Persistence) 设置功能, 累积1000次以上的波形进行测试。测试波形和结果如图3所示。
之后开始测试差分时钟的Slew Rate (斜率) , 为了方便使用示波器对其进行测试, 可以将这个参数化为Rise Time/Fall Time, 示波器Measure功能中有相应测试项目, 注意根据相关规范要求设置测试范围 (在本例中, 测试范围为-250~250m V) , 相关测试波形和结果如图4所示。
最后进行Cycle-Cycle Jitter的测试, 这个测试项目需要使用专业的抖动测试软件, 在本例中使用的是泰克公司在其示波器基础上开发的软件TDSJIT 3。Measurement Category选择Clock, Measurement option选择Period, 选择正确的信号通道作为Measurement Source, 选择Autoset Source Scales以及Autoset Source Reference Levels, 选择Time Trend作为Plot Type, 开始运行, 要求采集10, 000以上的数据, 最后读出|max+Δ|和|min-Δ|中较大的值, 其测试波形和结果如图5所示。
在抖动测试中, 尤其要注意测试点的选取, 一般在CPU差分时钟的接收端, 可以看到图6所示的电路原理图。
如果在设计阶段设计者已经考虑到测试问题, 可能会留下如ELT168, ELT169这样的测试点, 如果没有专门预留测试点, 那么推荐在差分信号间的端接电阻R116两端进行测试。要注意不能在电容前端进行测试, 一般来说这2个电容的主要作用是解决输入和接收端共模电压差的问题, 因此在此端测试会对抖动造成很大的影响, 在本例中尝试将测试点移至电容C101, C100两端, 其Jitter测试结果如图7所示, 可以看到Jitter值由原来的111.94ps上升至357.89ps。[3]
5 信号完整性测试结果的分析
对于信号是否满足信号完整性的判断依据来自于CPU产品的电气规范, 以本例来说, 使用的是AMD公司的AM2系列的CPU, 因此, 要查找其电气规范, 来对测试结果进行分析, 表2数据节选自该电气规范。
表2时钟信号参数[1]
其中Slew Rate和Rise Time/Fall Time可以这样换算:
根据这份规范就可以经过分析得出一份完整的报告, 如表3所示。
小结
CPU时钟信号是主板上非常重要的高速信号, 其周围PCB走线也较为复杂, 非常容易出现信号完整性问题。现提供的测试方案可以对CPU高速时钟信号进行完整的信号完整性测试。
参考文献
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[3]Bob Kirstein.Practical timing analysis for100MHz digital designs[Z].EDN, August2002.
[4]泰克公司培训资料———探头入门。
多路高速并行信号光传输单元设计 篇9
通信系统的重要组成部分之一是传输系统,而现代信息高速公路的主要传输手段是光纤传输,其特点是高带宽和高可靠性、低损耗[1]。按其传输的距离可以分为长距离、中距离、短距离三类[2]。超过40公里的传输为长距离骨干网传输(Long Haul Reach),2公里到40公里的范围称为中等距离传输(Intermediate Reach),600米到2公里的距离一般称为短距离传输(Short Reach)[3]。本文将现场可编程门阵列(Field-Programmable Gate Array,FPGA)、数字技术、光纤传输技术相结合研制一种多路高速并行信号光传输单元。
多路高速并行信号光传输单元以FPGA、光收发模块为核心,辅以时钟电路、电源电路、存储器。在FPGA中对串行差分高速光信号进行并行化,传输到并行接口;反之将并行接口电信号串行化,形成高速差分光信号。其整体框图如图1所示。文章将对整个设计进行详细阐述如下。
1 光信号接口电路设计
光信号接口电路的设计可以采用3种方式实现,第1种是采用分立元件[4];第2种是基于激光器、光电检测器,为它们设计驱动电路和放大电路等[5];第3种是采用集成光收发模块。前2种虽然成本低于第3种,但是设计时要要考虑的射频电路和分布参数设计技术在2.5G的速率下一般应用设计者还是难以做到。而且现有众多厂家提供高性能的光收发模块,如飞通、恒宝通、安捷伦公司等。故在文中采用第3种方式,只需重点考虑光信号接口电路与光电介质转换芯片的匹配问题。
设计中采用飞通公司生产的PT7323-61-1 T型S F F光收发器模块。其传输速度为O C-4 8(2488.32Mbit/s,STM-16),工作波长为1310nm只需单+3.3V直流供电即可工作。它是一种高性能、高性价比模块。可以应用在电信和数据通信的领域中,所有版本都符合SONET/SDH建议。发射机部分集成了MQW-FP和驱动IC与温度补偿和自动功率控制电路。接收部分将一个高效的铟镓砷PIN光电二极管[6,7]和宽动态范围、增益可以自动控制的跨阻放大器集成在一起。采用LVPECL数据接口简化了外部电路连接接口。设计为带良好EMI屏蔽金属壳的多源2×5小型化封装。光收发器具有优良的抗干扰性和可靠性。
其中一路2.5G光信号接口电路如图2所示。发送数据接口TD+、TD-之间接100欧匹配电阻R4。TXDIS管脚接LVTTL低电平使能光发送,光模块发送部分接收来自光电介质转换芯片的高速串行数据TD+、TD-,并对光模块发送部分的激光器进行调制,使之发送出激光。接收数据接口RD+、RD-所接下拉电阻R1、R2为130欧匹配电阻。当光模块接收部分检测到光信号输入并将之转变成高速差分串行数据RD+、RD-,同时SD1“信号检测”信号呈现为LVTTL低电平送给FPGA做相关控制用。当光模块接收部分没有检测到光信号输入,因此高速差分串行数据RD+、RD-端口无输出且SD1“信号检测”信号为LVTTL高电平。数据接口RD+、RD-;TD+、TD-为LVPECL接口。此外还对电源进行了特殊处理,即两个光模块的收发电源均有∏型滤波器,以便将收发隔离、模块隔离。光模块的屏蔽壳也应接到电源地上,才能起到屏蔽作用。
2 Rocket IO接口电路设计
光收发器电路与FGPA相连。众多厂商能提供千FPGA芯片,比如Xilinx、Altera等。一般的设计中采用FPGA+串并变换芯片+时钟数据恢复电路(Clock and Data Recovery,CDR)方案[8]。为了简化硬件设计,文章采用具有高速CDR和PLL功能的XC2VP7[9]。
XC2VP7是Xilinx公司基于Virex-II FPGA平台技术的一款高性能的FPGA解决方案。其特性有:灵活的逻辑资源,多达11088个逻辑单元;基于SRAM的在线配置;积极的互连技术;Select RAM分级存储器体系,44个18Kb块,可达792Kb存储容量;44个专用的18-bit x 18-bit乘法器块;高性能时钟管理电路;独特的Select IO技术,具有XCITE数控阻抗;1个IBM POWERPC RISC处理器;具有8个嵌入式数G收发器Rocket IO。
在设计主要是使用了数G收发器Rocket IO来进行高速2.5G光信号的串并变换以及逆变换。数G收发器Rocket IO的特点如下:串行变换及解串变换;单片时钟合成和恢复;兼容3.1875 Gb/s XAUI,Infiniband,PCI Express,Aurora,SXI-5(SFI-5,SPI-5),和OC-48协议标准;可选8/16/32位数据接口(设计中采用8位数据接口);在通道旁路时可做为8B/10B编译码器;支持通道绑定(在片上倾斜校正和通道到通道对齐的弹性缓冲器);接收器时钟恢复容忍度可达75非过渡位;50Ω/75Ω可选在片发送和接收终端;可编程的逗号检测和字对齐;通过插入或删除字符来进行速率匹配;自动锁定到参考功能;自持可编程预加重;可以内部环回;可选发送和接收数据反转(在收发硬件设计反转错误时用来纠正错误);支持CRC。
其中一路2.5 G收发器R o c k e t I O接口电路如图3所示。数据接口T X N P A D 9、TXPPAD9;RXNPAD9、RXPPAD9为CML接口。由于在图2中TD+、TD-,RD+、RD-已经做了50Ω阻抗匹配,因此可以直流耦合。相互连接关系如下:TXNPAD9接TD1-、RXPPAD9接TD1+、RXNPAD9接RD1-、TXPPAD9接RD1+。需要提供4路电源:AVCCAUXRX9(接收电路2.5V模拟电源)、AVCCAUXTX9(发送电路2.5V模拟电源)、VTRXPAD9(接收终端1.7V电源)、VTTXPAD(发送终端2.5V电源),4路电源分别采用磁珠L11、L6、L8、L12隔离。
3 时钟电路设计
每个Rocket IO收发器实例需要输入八个时钟。REFCLK和BREFCLK是外部源产生的参考时钟。参考时钟在FPGA端口处表现为差分输入。这些参考时钟连接到Rocket IO数G收发器的REFCLK或BREFCLK端口。为了保证Rocket IO数G收发器内部的发送PLL和接收PLL的正常工作,参考时钟是不可缺少。其余6个时钟可由REFCLK和BREFCLK通过DCM或BUFG产生。在本设计中我们只用到BREFCLK,频率为106.25MHz。串口发送速率为2.125GHz。对应FPGA的IO端口为GCLK4S(FOUT01)、GCLK5P(NFOUT01)。
Rocket IO收发器实例的参考时钟设计如图4所示。由高速差分LVDS频率合成器ICS8442产生。频率合成器使用25MHz的晶体,其谐振电容C57、C60为18p F、22p F。只要将M4、M0、N1设置为高电平,将M2、M3、M5-M8、N0设置为低电平,就可以从管脚FOUT0、NFOUT0输出106.25MHz差分时钟信号,连接到GCLK4S(FOUT01)、GCLK5P(NFOUT01)。由于配置脚(除M5之外)默认为下拉,故在配置为低电平时M5脚必须接到地。由于ICS8442芯片的高速、低功耗和低工作电压,导致其噪声容限低,对电源的纹波、瞬态响应性能、时钟源的稳定性和电源监控可靠性等诸多方面也提出了更高的要求。因此,为了提高系统的可靠性,并行载入电路(n P_LOAD)没有采用简单的阻容复位电路而是采用了专用复位芯片IMPS11。注意的是未使用的FOUT1、NFOUT1必须接100欧终端匹配电阻。
并行传输接口所需的100MHz差分时钟(时钟电路一)也是由一片ICS8442产生。在图4的基础上将M0设置为低电平,即悬空。产生的差分时钟信号FOUT02连接到FPGA的GCLK0S、NFOUT02连接到GCLK1P。再一分四作为并行数据接口的发送差分时钟。
4 并行传输接口设计
并行传输接口是异步FIFO接口,采用8位差分数据宽度,工作频率为100MHz。电路如图5所示。
采用Samtec的0.5mm高速插头QTH150,在接口为差分对工作频率可达1GHz。在本设计中,工作频率为100MHz。接收FIFO包含的信号线有时钟RX_CLK、复位信号RX_RST、满标志RX_FULL、空标志RX_EMPTY、读使能RX_RDEN、数据RX_DATA0-7、接收有效标志RX_VALID。发送FIFO包含的信号线有时钟TX_CLK、复位信号TX_RST、写使能TX_WDEN、数据TX_DATA0-7。各信号线名称中的Pxx表示是第xx对差分信号。
5 结束语
在完成上述的主体电路设计后,作者还对其配套存储电路、电源电路进行了设计。最后进行了八层高速PCB设计来验证原理设计。文中设计的多路高速并行信号光传输单元光接口端采用双LC连接器,外接工作波长为1310nm的单模光纤,传输距离可以达到2km,速率为2.5G。4路8根9/125μm光纤通过MPO连接器转变成8芯带状光缆进行传输。MPO连接器的插入损耗为5d B。
经测试,设计的多路高速并行信号光传输单元各项性能指标良好,可以广泛应用于光纤通道中,速率可达2.12Gbps。
摘要：光传输单元应用广泛,作者在文章中提出了基于XC2VP7、结合PT7323-61-1T的设计方案,并对各部分电路设计做了详细的阐述和分析,最后进行了PCB设计。测试结果表明,设计达到预期目标、性能稳定,可以广泛应用于光纤通道中,速率可达2.12Gbps。
关键词：光接口,RocketIO数G收发器,时钟,异步FIFO
参考文献
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高速数字信号论文 篇10
1.1 电平的定义
为了避免混淆,对“电平”的含义必须明确加以定义[1]。在数字QAM信号中,“电平”是指在任意一个时间间隔中所测得信号的真实功率。另一方面,在模拟视频信号的情况下,“电平”是指在水平同步脉冲周期内所测得的已调制RF载波的真实功率,有时也被称为“峰值视频包络功率”。如果在一个经延伸的时间周期内,用一个被称作“视频滤波器”的电路对同一个已调制载波进行测量,那么所得之结果将是“平均”功率。
1.2 模拟和数字信号的幅度分布
首先假设将QAM信号电平设置成等同于模拟视频信号的平均功率[2,3]。诚然,即便如此,两种信号的幅度分布情况大不相同。这就是说,在同一瞬间两种信号的特定瞬时值截然不同。在同一个示波器上交替观察这两种信号就可以看出它们之间的差别。通过对模拟信号的行、场消隐脉冲的重复显示,就可对它进行测量。而数字信号则完全是随机的。从统计学角度来看,两种信号“密度函数的或然率”( Probability Densi ty Functions,PDF)是不相似的。数字信号经常是呈现“高斯”(Gaussian)型的。
然而,当许许多多独立的信号被组合在一起时,整个信号的幅度分布将趋向于“高斯”分布。人们常用“中心限制理论”(Central Limit Theorem)来证实这一点(详尽的数学计算已不属于本文范围)。实际结论可以这么说,随着信号数目的增加,两种不同信号的“峰值”将越来越相似。这样,在激光发射机中经过峰值限幅,两种信号将更为近似了。本文所指大量模拟视频信号的组合,其数目约为大于20个。
1.3 模拟视频信号的峰值包络功率和平均功率的差别
一个模拟视频信号的峰值包络功率是等于未调制RF的载波功率,这是因为在水平同步脉冲周期内的调制深度为0。当载波被调制时,功率之减少取决于在白色峰值电平出现时的最大调制深度以及平均的图像电平(Average Picture Level,APL)。
对一个单一信号来说,APL的变化将跟随图像内容的变化。当节目内容不同时,APL的值将完全不同。但是,当一组图像信号被组合在一起后,APL的变化必将会减少。所以要选择一个适当的APL值。根据以上分析,选择APL为50%,这是因为图像的中间亮度在全白与全黑之间,这样的假设看来较为合理。另外,应考虑到有足够多的一组信号被组合在一起。
因而,在随后的计算中考虑的是一个模拟视频信号的平均功率有50%的APL。
1.4 场消隐期间的效应
在PAL制中,场消隐持续时间约占25 行的时间。在场消隐期内不传视频信号,但其间有几“行”可能包含图文数据和测试信号等信息。由于有此场消隐期效应,APL更难计算。考虑到这个因素,在计算时可作一个小的调整。但如何来给这个调整作具体设定较难给出。通过大量的实际测试发现,在最差的情况下,因场消隐期效应引起的已调制信号的平均功率增加约为0.2 d B。
1.5 色度信号与音频信号的效应
由于色度信号与音频信号之幅度远低于各种同步信号之幅度,因此,对亮度信号的50% APL来说,它们的效应可以忽略不计。
1.6 电视制式标准的选择
以下各项计算的根据是采用PAL制(除PAL–I制外)特性标准。经过简单的各项修正可证明,如采用NTSC制特性标准,其结果也基本相同。对PAL–I制标准来说,差别较大(特别常涉及到调制深度),就需要另作计算。
2数字与模拟信号电平差的计算
2.1 采用一般制式时的计算
图1 展示了在行消隐期间一个模拟视频信号的时域响应过程。需要注意的是,标准已规定了各种电视信号的详细特征,行同步脉冲和消隐的持续时间在某一特定的信号电平上是唯一的。当然,从一个电平瞬间转换至另一个电平也是不可能的。
然而,为了简化计算,假设从行同步脉冲到行消隐电平之间的转换为瞬时转换,并且它们的持续时间是平均值。从图1中可见,行同步脉冲(B)的时间宽度取值为4.7 μs,整个行消隐持续期,包括消隐前沿(A)、行同步脉冲(B)以及消隐后沿(C)(后沿内包含色同步信号),总共为12 μs。
如果从同步顶点到峰值白电平之间总的视频信号幅度为1 V,设同步头峰值点作为参考点,其值设为0 V,则消隐沿为0.3 V,50%的APL值为0.65 V。
基带模拟视频信号对RF载波的调制采用负极性调制方式(大部分电视系统都采用负极性调制方式)。这意味着在行同步脉冲期间的RF载波幅度为最大。在PAL制式中,当图像信号处于峰值白电平时,“残留”(residual)的载波幅度是最大值的1/10,即0.1(要特别注意“幅度”与“功率”之区别)。图2展示的是在行消隐期间的已调制信号。
相应于消隐电平的RF载波幅度导出过程为:
在基带信号中,同步头到峰值白电平为1 V,消隐信号出现在0.3 V处(见图1)。如果RF载波的最大幅度为1.0,其幅度变化可从1.0~0.1,即0.9 的动态范围。将0.3 乘以0.9,得到0.27。所以,消隐信号可表现出一个最大值为0.73(由1.0-0.27得)倍的RF载波电平。
类似地,相应于50%白电平的RF载波幅度导出过程为:
在基带信号中,50%白电平信号出现在0.65 V处(见图1)。把0.65乘以0.9,得到0.585。因此,50%白电平信号可表现出一个最大幅度为0.415(由1.0-0.585得)倍的RF载波电平。
在行同步脉冲期间,RF载波处于最大幅度值,即1 V。现在又如何来确定已调制载波的平均功率呢?这就需要测定在整个一个行周期中(64 μs),信号在3 种电平(0.415,0.73,1.0)上各自的信号持续时间。
信号的3个持续时间如表1所示。
以上计算都是以电压(V)为单位的,现在则应以功率为单位来计算。因功率与电压的平方成正比,则可按电压平方关系计算
因此,功率从最大值下降了10lg(0.274)= 5.62 d B。换言之,一个被具有APL为50%的视频信号调制的RF载波,其平均功率比峰值包络功率或未调制载波的功率低5.62 d B。这就表明,对数字QAM信号来说,建议应用的平均功率电平应比模拟信号的峰值包络功率电平低约6 d B。这样就与模拟视频信号具有相同的功率电平了。
同样的方法也可用来分析在场消隐期间所增加的RF信号功率。诚然,如前所说有些电视系统常在场消隐期内插入文字、数据、测试信号等信息,有些系统则很少插入这些信息。在最差的情况下,假设不插入任何信息,则RF信号的平均功率被增加0.2 d B。这一点微小的调整可以忽略不计,而实际情况是,在场消隐期内插入测试信号是较为普遍的一种应用。
2.2 采用PAL-I制时的修正
在计算信号平均功率时,要考虑PAL–I制与其他制式的基本差别在于载波的调制深度。在PAL–I制中,与峰值白电平相应的残留载波幅度是最大值的1/5,即0.2,不同于其他PAL制的0.1,如图3所示。
用如前所述测定时间长度的方法来决定已调制载波的平均功率。这就是测定在整个行周期中(64 μs),信号在3 种电平(0.48,0.76,1.0)时各自的信号持续时间。
信号的3个持续时间如表2所示。
按电压平方关系计算
因此,功率从最大值下降了10lg(0.326 5)= 4.86 d B。事实上,PAL–I制的最大调制深度与其他PAL制相比略小一点,结果造成调制信号的平均功率略大。现在的结论就是在PAL–I制系统中,数字QAM信号的电平设置可比峰值包络视频功率电平低5 d B。这样就与模拟视频信号具有相同的功率电平了。
实际上,在有线电视系统的应用中,采用降低6 d B的方法较为普遍,而不管其为何种电视制式。
3 QAM信号的测量和设置
3.1 正确测量QAM信号的幅度
HFC设备正常工作的最基本要求是下行RF电平要设置正确。大多数人对模拟频道的测试都已经很熟悉,使用频谱分析仪和电平表很容易做到,但要正确测量64QAM和256QAM就遇到了麻烦。首先,这些载波形式的幅度是8 MHz带宽的平均功率。其次,数字调制载波很像充满频带的噪声,这使测量变得复杂。
在模拟电视频道幅度测量中感兴趣的是已调频道的视频载波的瞬时同步峰值的均方根值(RMS)。那就是为什么电平表使用峰值检波的道理,那样的仪表就可以决定瞬时同步峰值和显示载波RMS幅度。峰值检波电平表对视频是最佳的,但对噪声和类噪声的信号则无法测量。
当用通常的电平表去测量噪声时,必须使用检波器校对因子来修正。因为电平表是在较窄的带宽下测量的,对视频载波可以取得最佳效果,但对噪声就不行了。对8 MHz带宽的调制载波测量必须取整个带宽的平均功率。很明显这个带宽要比电平表的测量带宽(MBW)宽得多。有些仪表已具备数字平均功率测量的功能。频谱分析仪提供了一个很方便的测量数字调制载波的方法。但是,如果不注意使用方法非常容易得到错误的结果。
从图4 和图5 可以看出,尽管信号没变,但由于频谱分析仪上的分辨率带宽(RBW)设置不同,在频谱仪屏幕上显示出的QAM信号相对模拟信号的幅度差是不一样的。
通过公式计算的方式可得到正确的QAM功率为
式中:PT是总功率;PRBW是光标点测量值(图4 是90 d BμV,图5 是95 d BμV);BWE信号带宽;BWR是分辨率带宽(RBW)(图4是100 k Hz,图5是300 k Hz)。
通过图4所得到的数据计算得
通过图5所得到的数据计算得
可见图4、图5 中QAM信号强度都是109 d BμV。按国内大多数网络的设置,如果要求QAM信号比模拟信号低10 d B,则此时恰恰相对于模拟信号100 d BμV高出了9 d B,高于正常值19 d B。
3.2 正确设置QAM信号与模拟信号的电平差
通过上节分析可知,正确的设置见图6和图7。
PRBW的光标点测量值在图6 是中71 d BμV,图7 中是76 d BμV。 根据图6 中所得数据,依据式(3)得
根据图7中数据计算得
可见,这样的设置才是正确的。
4数字平移后发射机电平的调整
在实际应用中,由于数字平移后模拟频道数大大减少,一般从60 个减少到6 个,而增加的QAM数字频道数约在30个左右,所以光发射机的输入总功率下降,时常会引起发射机显示输入过低告警。此时就需要增加发射机的RF输入功率。必须清楚地知道,这个功率是指发射机得到的RF输入总功率。一般会通过提高每频道电平来提高总功率。
4.1 计算平移前后的信号总功率
如果平移前模拟频道为60 个,每频道的电平为15 d Bm V,则有
这个功率就是平移前发射机得到的总功率。
如果平移后模拟频道为6个,每频道电平提高到23 d Bm V,QAM频道为30个,QAM信号比模拟信号低10 d B,则有
这个总合成功率就是平移后发射机得到的总功率。可见,平移前后发射机得到的总功率基本相等,发射机工作状态没有改变,仍处在正常工作状态。
4.2 建议的调试方法
根据上节的计算可以看到,平移后如果把模拟信号电平提高8 d B,就可以保持光发射机得到的总功率与平移前一样。但也应该注意到,由此会带来3个问题:
1)要将前端原有的信号分配系统提高信号电平较困难,需要在前端增加前置放大器。
2)随着将来QAM频道的增加,需要降低信号电平,否则会引起发射机过载,信号质量变差。
3)无论是现在提高发射机的每频道输入电平还是将来随着QAM频道的增加而降低每频道电平,都会引起光站的输出电平变化,进而引起用户电平的变化。整个电缆分配网电平需要重新调整。
鉴于这3点,笔者建议在平移后不通过提高每频道电平的方法来提高发射机的总功率,而是采用如下3种方法:
1)有条件的可将整个频段内的QAM频道布满,不用的频道不加调制。将来仅需开启调制,电平无需调整。
2)关闭的且频点未被替换的模拟调制器继续保留,仅关闭调制,载波继续输出。将来根据QAM频道的增加而逐一替换。
3)用1台(也可2台或3台,根据具体情况)替换下的模拟调制器,放在频段最高点,调高其输出电平,使其与正在使用的模拟和数字信号的合成总功率与平移前一致。其输出电平的计算及总合成功率的计算方法与上节计算方法一样,区别的仅是此时是3个信号的合成,即在用模拟信号、QAM信号和这个仅供调试用模拟载波信号。将来随着QAM频道的增加,仅需通过降低这个模拟载波电平来保持总功率不变。而这个输出电平较高的模拟载波,由于处在频段的最高点,其产生的寄生杂波不会影响到频段内正常使用的频道。如果有多台替换下的模拟调制器可被用来放在频段的最高处用作调试用信号,则每台调制器的输出电平可相应降低。