锁相同步切换（精选4篇）
锁相同步切换 篇1
1 引言
由于风机、水泵系统采用变频调速的巨大节能优势,近年来,供水系统已广泛采用变频调速恒压供水,但此系统中存在变频转工频的问题,这一特殊情况在工业生产中并不多见,如不采取一定措施,很可能导致电流过大使断路器跳闸,过大的切换电流及转矩也将损坏电机,降低电机使用寿命。一般采用的方式是在变频向工频切换时先切断变频电源,经过足够的延时时间使水泵电机的反电动势降低到一定程度,再通过自耦变压器降压启动或软启动器等方式接入工频电源,但这一方式会导致水压波动大,影响系统性能。因此变频调速恒压供水这种供水方式能否得到广泛而可靠的应用关键是解决水泵电机的变频至工频的切换问题。本文研究的是采用锁相技术实现水泵电机的安全、平稳切换。
2 恒压供水控制系统水泵电机切换要求
恒压供水控制系统中,为保证水压稳定,需检测管网水压,反馈回控制器,与设定值进行比较,经运算处理后控制变频器的输入,使变频器输出电压频率发生变化,从而改变电机转速,保证系统水压恒定。在1拖n的供水系统中,每一台电机的主电路结构如图1所示。图中,KM1、KM2为交流接触器,QF为断路器,M为水泵电机,VVVF为变频器装置。变频转工频发生在系统用水量大于供水量,且变频器已经工作在50Hz,而供水管网压力仍然不能达到设定值时。此时要求KM1断开,KM2接通,再变频软启动下一台电机进行压力闭环调节。
电动机从变频转换至工频时,切换前后电源的频率及相位可能不一致,这将导致切换时产生瞬时大电流,电流的大小具有随机性,有时会大大超过电动机的额定电流,导致断路器跳闸,严重时损坏电机和变频器[3,4]。电流的大小与切换前后的频率及相位有关,在恒压供水变频转工频的过程中,切换一般发生在变频器的频率已达到50HZ时,因此电动机切换前后电源频率相同,产生大电流的原因主要是由于相位不一致。
3 锁相环的基本原理[1,2,3]
为了保证水泵电机切换前后变频电源和工频电源的相位一致,我们在系统中引入锁相环,切换时锁定变频器输出电压的相位和频率,使变频器输出电源与工频电网电源同频同相,再切断变频电源,将水泵转至工频电网,这样可以有效地克服切换过程中的过电流现象。
锁相即相位同步的自动控制,能够完成两个电信号相位同步的自动控制闭环系统叫做锁相环,简称PLL。它广泛应用于广播通信、频率合成、自动控制及时钟同步等技术领域。典型的锁相环主要由相位比较器(PD)、压控振荡器(VCO)、低通滤波器(LF)三部分组成,如图2所示。
压控振荡器VCO的输出Uo接至相位比较器的一个输入端,VCO输出频率的高低由低通滤波器上建立起来的平均电压Uc大小决定。施加于相位比较器另一个输入端的外部输入信号Ui与来自压控振荡器的输出信号Uo相比较,比较结果产生的误差输出电压Ud正比于Ui和Uo两个信号的相位差,经过低通滤波器滤除高频分量后,得到一个平均值电压Uc。这个平均值电压Uc朝着减小VCO输出频率和输入频率之差的方向变化,直至VCO输出频率和输入信号频率获得一致。这时两个信号的频率相同,两相位差保持恒定(即同步)称作相位锁定。
4 CD4046锁相环的基本组成与工作原理
锁相环产品型号较多,其中C M O S数字集成锁相环C D/CC4046[1]最具代表性,其内部原理如图3所示。
由图可知CD4046主要由相位比较Ⅰ、Ⅱ、压控振荡器(VCO)、线性放大器、源跟随器、整形电路等部分构成。工作原理如下:输入信号Ui从14脚输入后,经放大器A1进行放大、整形后加到相位比较器Ⅰ、Ⅱ的输入端,图3开关K拨至2脚,则比较器Ⅰ将从3脚输入的比较信号Uo与输入信号Ui作相位比较,从相位比较器输出的误差电压Ud则反映出两者的相位差。Ud经R3、R4及C2滤波后得到一控制电压Uc加至压控振荡器VCO的输入端9脚,用来调整VCO的振荡频率f2,使f2迅速逼近信号频率f1。VCO的输出又经除法器再进入相位比较器Ⅰ,继续与Ui进行相位比较,最后使得f2=f1,两者的相位差为一定值,实现了相位锁定。若开关K拨至13脚,则相位比较器Ⅱ工作,过程与上述相同。
5 采用锁相环控制的水泵电机同步切换
变频电源与工频电源的锁相同步切换如图4,此图中压控振荡器由变频器、电压互感器、V/F转换电路组成,锁相环由CD4046、低通滤波器、变频器、电压互感器、V/F转换电路组成。
工作原理如下:工频电源的线电压经电压互感器和V/F转换为频率为f1的脉冲信号,变频器输出的线电压转换后为f0的脉冲信号。以工频电源的频率信号f1为基准信号,与f0在CD4046中进行频率与相位比较,产生正比于频率和相位差的电压信号,此信号经低通滤波器滤掉高频信号后放大控制变频器,实现变频器输出信号与工频电网电源信号同频同相。此时输出允许同步切换。
恒压供水系统工作时,若用户需求增加,变频器的输出频率达到50HZ时仍不能满足需求,则系统进入同步切换控制状态,锁相环电路工作,根据以上分析的工作原理,此时变频器输出信号跟随工频输入信号,当两电源频率相同且相位差稳定在一个较小的数值时,CD4046进入锁定,端子1输出高电平,此电平作为允许进行同步切换的控制信号送入PLC,PLC发出切换控制指令,使相应的低压电器动作,水泵电机完成变频至工频的平稳切换。
6 结束语
水泵电机变频转工频安全可靠的切换是使变频调速恒压供水广泛推广的前提。转换前后相位不一致是产生过大电流的主要因素,采用锁相环技术能保证切换前后电源同频同相,有效地减小了切换电流,保障了系统的可靠性、稳定性。经实践运行证明,转换电流控制在额定电流的1.5倍左右,真正实现了1台变频器实现多台电机软启动(1拖n)的变频调速恒压供水。
摘要：变频调速恒压供水已得到广泛应用,但变频转工频切换时产生的大电流将导致切换不成功,损坏电机或变频器。介绍了锁相环的结构及工作原理,分析了采用CD4046的锁相环实现水泵电机安全、平稳、可靠的切换控制技术。
关键词：变频转工频,CD4046,锁相环
参考文献
[1]王照峰等.锁相环电路的基本概念及应用研究[J].电气应用,2005(8,)46-48.
[2]王福昌等.锁相技术[M].武汉:华中理工大学出版社,1996.
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[4]黄良沛等.大功率电机变频转工频的理论探讨和策略研究[J].大电机技术,2004(3),13-16.
锁相同步切换 篇2
1 系统设计
系统总体设计方案如图1所示，其中GPS接收模块可以输出由GPS信号中的秒脉冲信号。在FPGA模块中，实现了一个由计数器和数字延迟线构成的高精度鉴频鉴相器和一个由卡尔曼滤波以及PI控制器构成的数字环路滤波器。DAC模块将环路滤波器的输出转换为对晶振频率的控制量，从而构成一个数字锁相环。在环路锁定的情况下，本地振荡器的振荡频率即可与GPS星载原子钟保持严格同步。
2 电路设计
2.1 高精度鉴频鉴相器的设计
在传统的鉴相器设计中，通常只是利用一个计数器对输入信号进行计数，受到电路的工作频率限制，其精度大约在10 ns量级。由此产生的量化误差，将对系统的准确度造成很大影响。为了达到1e-10甚至更高的准确度，就需要提高时间测量的精度。在以往的设计中，通常采用专用TDC芯片测量，但其成本高，对PCB设计很敏感。为此，本系统在采用计数器进行粗测量的同时，利用Xilinx公司的FPGA内部的高速进位资源，构建了一个数字延迟线，实现了100 ps量级的细测量，即在FPGA内部实现了一个TDC单元，从而降低了频率量化对系统准确度的影响。另外，从相位噪声的角度分析，提高鉴相器的量化位数，也可以有效地降低量化噪声对系统相位噪声的影响。
由于秒脉冲的时间相对测量精度比较长，为了实现大范围的测量，设计中采用了鉴频鉴相器测量GPS秒脉冲与本地振荡器的偏差。如图2所示，其中由100 MHz时钟驱动的粗计数器实现了频率的测量，而由数字延迟线构成的鉴相器，可以测量远小于一个时钟周期的相位误差。
如图2，同步器的功能是将异步的秒脉冲信号与时钟同步，作为计数器的同步置零输入，由两级D触发器的级联构成，用于保证时序裕量可以让潜在的亚稳态可能性降到最低，即保证当触发信号在时钟信号的保持建立窗口中到达时，可以让触发器有足够时间恢复到稳定状态。计数器为一个同步置零计数器。为了在大约1 s的时间内对100 MHz时钟进行计数，计数器的位宽被设计为27 bit。
数字延迟线则是用于测量同步触发信号与异步秒脉冲之间的时间差，是本测量模块的关键。为了实现高精度时间测量，本系统采用了一种基于抽头延迟线的方法，其中延迟线由多个延迟单元组成，每个延迟单元都有相同的传输时延τ。通过采样初始脉冲在线路中传播时线路的状态，利用内插法，完成对两个触发脉冲时间间隔的测量，从而获得秒脉冲与本地振荡器的相位差。
在FPGA中，有乘法器、比较器、加法器，可以将专用进位连线连接成进位链。由于加法器实现简单，可以清晰地显示出进位信号的逻辑关系。因此加法器是最适合实现延迟线内插器的方案。
为实现对输入信号的时间内插，就需要使待测信号沿进位链传播。串行进位加法器的表达式如下：
如图3所示，设置输入A为全1，输入B最低位为待测量信号，其余为0。当外部信号输入为0时，加数的最低位为0，所有输出都为1，进位链上没有信号。当外部输入变成1时，B的最低位变成1，这时最低位输出0，进位信号变为1，进入进位链传播。输入信号沿进位链传播的同时，也被逐级延时，这时，加法器的输出中0的个数，代表了输入信号经过的延迟单元的个数。这样，就实现了对输入信号的内插。
可以看出，从加法器的输出中可以获得需要的延迟信息，这就需要在加法器的输出端每一位后加一个锁存器，用以测量结束时保存进位链的状态。在本设计中锁存器的时钟端需要严格同步，这样采集到的信息才有意义，才能代表时间延迟信息。同时，在锁存器的时钟信号即结束信号的保持建立窗口中，加法器的输出会发生改变，会带来亚稳态的问题。为了解决这个问题，本设计在第一个锁存器之后又加入两个由工作时钟驱动的锁存器构成的同步器。
本设计中最关键之处是利用进位链实现延迟线的布局与布线。以Spartan 3系列FPGA为例[2]，CLB是FPGA内的基本逻辑单元，每个CLB都包含一个可配置开关矩阵，此矩阵由4个输入、一些选型电路(多路复用器等)和触发器组成。开关矩阵是高度灵活的，可以对其进行配置以便处理组合逻辑、移位寄存器或RAM。
一个CLB由4个相同的SLICE组成。SLICE中的进位逻辑包括一个进位专用多路复用器和一个进位专用异或门组成。进位逻辑的延时在CLB中和相邻的CLB中都有专用连接，这些连接的延迟几乎为零。这就为利用进位链构成内插延迟线创造了条件。
在Spartan3系列FPGA中，CLB中的左侧两个SLICE的CIN/COUT直接与垂直相邻的CLB中左侧的两个SLICE的COUT/CIN相连，右侧亦然。以Spartan3系列的XC3S200FPGA为例，该FPGA共有24行20列共480个CLB,1 920个SLICE，故FPGA上在最大情况下共可配置40个96 bit的进位链。
经过实验，在ISE环境下直接调用加法器的IP核，并将XST综合选项设置为面积优先。在布局布线后用FPGA Editor检查底层结构，就可以得到理想中的内插器结构。经过MODELSIM后仿真，结果可以看出该延迟线是均匀的。在实际测试中，由于相邻的两个延迟单元可能会同时落入锁存器的保持建立窗口中，导致分辨率的降低，最终数字延迟线的分辨率约为200 ps。
最后，在同步触发信号到达时，锁存延迟线信息，就可以得到温度计码的结果，再经过优先编码以后，送出中断，通知microBlaze读取结果。
2.2 环路滤波器
不同于一般ADPLL，由于GPS秒脉冲信号频率低、信号在传输中易受到干扰的特点，本系统不能使用通常的N-before-M等数字环路滤波器。
本系统采用的LEA-5S GPS模块输出的秒脉冲信号精度有效值为30 ns,99%精度小于60 ns。在进行滤波之前，首先要根据上文所述进行数据有效性判断，再进行数据合成(用本次计数器值为高位，内插器结果为低位，减去前一次内插器结果)以及硬限幅处理[3]，将与理想秒脉冲相差过大的数据剔除后，将结果送入卡尔曼滤波器。
在滤波器设计上，采用了卡尔曼滤波+PI控制方法，有效滤除了噪声，减小了系统超调与震荡，同时将零差降到最小[4,5]。
卡尔曼滤波器是一个最优化自回归数据处理算法。卡尔曼滤波是一种递归的估计，利用获知上一采样状态的估计值以及当前状态的观测值就可以计算出当前状态的估计值，因此不需要记录观测或者估计的历史信息。相比FIR或滑动平均等滤波器，卡尔曼滤波可以节约大量的存储空间，更利于在低密度FPGA上的实现。
由于卡尔曼滤波需要大量矩阵运算，且需要浮点数来保持其精度以保证最后的收敛，同时，本系统对滤波计算的时间并非十分严格，故本系统中的卡尔曼滤波器在MicroBlaze核中利用C语言实现。KALMAN滤波流程图如图4所示。
在卡尔曼滤波中，动态系统维数、观测系统维数均设为1。同时，应对X0进行初步估计，可以使滤波器收敛速度加快。
滤波后得到当前时刻误差的估计值，将其送入PI模块。在锁相环系统设计中，通常在VCO外再添加一个积分项，来构成一个2类锁相环，以保证系统的收敛，同时消除零差[6]。在PI控制器整定的过程中，先调整比例系数，再调整积分系数，通过实验找出最优值。
2.3 DAC及晶振电路设计
本设计中，晶振选择的型号为TCEBBCS-10.000TCXO，其牵引范围为±8 ppm，在使用中能够基本满足要求，在未来，如将TCXO替换为OCXO,可以进一步提高系统的稳定度。另外可以选择牵引范围更窄的晶振，以进一步提高系统的最小分辨率。
在DAC选择上，需要满足低噪声的要求。本设计DAC选择16 bit高性能的AD5541，其采用R-2R结构设计，噪声可满足全16 bit精度输出，非缓冲输出可以直接驱动晶振的控制端。
3 测试结果及分析
图5是利用CHIPSCOPE抓取的秒脉冲偏差与卡尔曼滤波后的结果。可以看出，卡尔曼滤波器对GPS信号的跳变有比较好的滤除作用。
系统的测试结果如表1所示。
本文介绍的晶振频率同步系统，利用数字锁相环将晶振的输出频率同步于GPS星载时标，从而获得了一个高稳定度、高准确度的本地振荡器。其中，高分辨率数字鉴频鉴相器可以减小系统的量化误差，提高精度。环路滤波器中的卡尔曼滤波器可以很好地抑制GPS秒脉冲对系统造成的干扰。此外，系统的测量单元集成在FPGA之内，降低了系统的成本、体积，提高了稳定性。该系统可以广泛应用于通信网络、测试测量等各个领域，为其提供高质量免校准的频率基准。
摘要：为满足现代通信技术、雷达技术、电子测量以及光电应用领域对高稳定度高准确度时钟的要求,设计了一种基于数字锁相环的晶振同步系统。系统以基于FPGA数字延迟线的高分辨率鉴频鉴相器以及在MicroBlaze核中实现的卡尔曼数字环路滤波器为核心,通过16 bit DAC微调本地晶振振荡频率,使其同步于GPS秒脉冲,从而获得了高准确度高、稳定度的本地时钟。
关键词：GPS,FPGA,频率校准,延迟线,卡尔曼滤波器
参考文献
[1]曾祥君,尹项根,林干,等.晶振信号同步GPS信号产生高精度时钟的方法及实现[J].电力系统自动化,2003,27(8).
[2]Xilinx.Spartan-3generation FPGA user guide.2010.
[3]党晓圆,单庆效,肖昌言,等.基于GPS与北斗双模授时的压控晶振校频系统的研究与设计[J].计算机测量与控制,2009,17(11).
[4]Cui Baojian.An improved time synchronous system basedon GPS disciplined rubidium[C].International Conference onIntelligent Computation Technology and Automation,2009,29.
[5]张莹,周渭,梁志荣.基于GPS锁定高稳晶体振荡器技术研究[J].宇航计测技术,2005(2).
锁相同步切换 篇3
1.1 锁相环分类
发电系统电网同步中锁相环 (PLL) 技术的运用越来越广泛。通常来说PLL可分为单相PLL和三相PLL。对于理想锁相环PLL, 不管是否受到电网电压畸变或干扰, 锁相环都可以精确获得电压同步相位。三相电压具有不平衡的特性, 这是因为单相系统存在的畸变或扰动依旧存在于三相电网中, 同时三相电网中还存在负序扰动。为了在这种情况下使得三相电网电压仍然能够快速精确地获得正序分量的相位信息, 三相锁相环需要达到更高的要求。按结构, 通常把三相锁相环分为开环锁相环和闭环锁相环。
1.2 锁相环路的基本组成
锁相环的作用主要是为了能够跟踪多路信号相位和频率。PLL是一个相位负反馈控制系统, 通过使用PLL可以实现输出相位与参考相位之间达到最小差值。鉴相器 (PD) , 环路滤波器 (LF) 和电压控制振荡器 (VCO) 是构成了典型的PLL基本结构。在实际运用中, 有多种多样的锁相环路, 都是基于PLL最基本的结构变化形成的。与常规控制系统相比:PLL是采集相位信号, 而常规控制系统采集的是电压或电流信号。
鉴相器是一个相位比较装置, 主要功能是监控输入信号相位θ1 (t) 和反馈信号相位θ2 (t) 两者之间的相位差θe (t) ;环路滤波器为了能够对鉴相器的输出噪声和高频信号进行消除, 此外还能够改变压控振荡器 (VCO) 的控制频率的高低;压控振荡器本质上是一个电压—频率转换器。
1.3 锁相环路的频率合成
频率合成器的主要功能是通过一个标准参考频率, 其具有稳定度高、精度高的特点, 通过对该信号使用混频、倍频与分频等方法, 最终得到大量具有同样精度与稳定的频率源。是目前实践运用中最为常用的一种频率合成方法, 称为间接合成。
1.4 锁相环路相位模型
锁相环路本质上是一个对相位负反馈的误差能够进行控制的系统, 输入相位θ1 (t) 、反馈信号的输出相位θ2 (t) 两者进行比较, 得到的误差相位θe (t) ;进一步产生误差电压Ud (t) , 使用过环路滤波器对Ud (t) 进行过滤得到控制电压UC (t) , 将UC (t) 施加到VCO上使之产生频率偏移, 能够跟踪输入信号频率ωi (t) 。当输入频率ωi为固定频率时, 其受到控制电压UC (t) 对输入频率进行作用, 使得输出频率逐渐接近输入频率ωi, 当两个频率相等时, 整个环路能够到达稳定状态, 实现环路锁定。
当环路锁定后, VCO频率与输入信号频率相同, 会产生一个稳态相位差。对于维持误差电压Ud (t) 与控制电压UC (t) , 所产生的相位差至关重要, 如果没有它, 那么环路的控制电压也不会存在, VCO的振荡频率又变为其自由振荡频率ωo, 最终导致了整个环路无法进行锁定。这种现象称为存在剩余误差, 是误差控制系统所独有的特征。再使用相位模型深入研究输入相位θ1 (t) 、输出相位θ2 (t) 的关系, 相位模型是对锁相环进行下一步分析的基础。
锁相环的工作过程如下:一是对VCO的输出进行采集和分频;二是将第一步得到的输出与环路的基准信号同时输入鉴相器;三是鉴相器对输入的两者进行比较, 从而得到一个直流脉冲电压并将其输出;四是改变VCO的频率;最终使得VCO的输出稳定在所需要的状态。
2 并网变换器同步锁相环的应用
2.1 并网变换器同步锁相环的环路模型
在模型设计中要求锁相环输出相位与三相电网电压的基波正序同步, 使用鉴相法, 产生的Ud中包含有输入和输出的相位误差。在建立环路相位模型时, 把该相位误差当做输入相位与输出相位比较后的误差相位。然后对该模型进行线性化, 因为鉴相法的数学模型具有非线特性。最后再选择低通滤波器, 从而对整个系统进行建模。图1为锁相环模型, 设输入相位为θ1 (s) , 系统反馈的输出相位为θ2 (s) , 相位误差设定为θe (s) , 环路滤波器的传递函数为F (s) , K/s相当于VCO, VCO中心振荡频率ωff, K为环路增益 (K实际上是压控振荡器的增益系数) 。
2.2 参数设置
相位模型, F (s) 作为调节器, 调节器的时间常数Kp和Kl, 及VCO的增益系数Ko这三个参数需要进行设计, ωn、ξ的设定对锁相环路各种性能是矛盾却又统一的。一旦ωn、ξ增大, 模型的捕获带也会增大, 进而减小了模型的捕获时间, 加强对VCO噪声的滤除, 稳态相关被降低, 增大了模型的同步带、同步扫描速率;另一方面如果将ωn、ξ减小, 那么输入噪声的滤除力度将会增大, 模型的平均跳周时间会延长。ωn、ξ的增大与减小都会对模型性能产生影响, 因此对于环路参数选择是必须面对的问题。所以在日常使用中, 通常在开始工作阶段将环路参数设计在一个合理的范围, 然后根据锁相环所处的不同工作阶段, 对参数进行更改实现模型性能的最优化。
3 结语
当今社会对电力能源质量要求的越来越高, 电压波形畸变和三相不平衡现象日益严重, 作为同步参考信号的电网电压, 并非固定频率的正弦波形, 电压的频率会波动;波形会发生畸变, 含有谐波或电压缺口;此外, 三相电压可能不平衡。本文在研究锁相环基本原理的基础上, 阐述了通用并网变换器同步锁相环实现方案, 研究同步锁相在并网变换器中的应用。同步锁相对于并网变换器的性能和稳定性都有着至关重要的作用, 对同步锁相的应用研究十分有意义。
参考文献
锁相同步切换 篇4
在许多并网电源系统中,如脉宽调制(PWM)整流器、无功发生器(SVG)、有源滤波器等,获取电网相位信息是极其重要的环节,相位信息准确与否直接关系到设备的安全稳定运行。
总体来说,单相锁相法大致分为以下三类[1]:过零点锁相法、基于乘法器鉴相的锁相法和基于同步旋转坐标系锁相法。过零点锁相法[2]最为简单,但是其对电网电压的畸变敏感,且动态响应慢。基于乘法器鉴相的锁相法[3],稳态相位锁定时,鉴相器输出含两倍频脉动,导致无法无静差跟踪电网相位。为解决此问题,通常需要增设低通滤波器,但是必须以牺牲动态响应为代价。其他解决方法,如增强的锁相环[4]、改进的锁相环[5],通过增加额外的反馈通道来抵消两倍频脉动,控制架构略显复杂。基于同步旋转坐标系锁相法,其概念由三相系统引入,通过控制电网电压的无功分量实现锁相。由于该方法不存在两倍频脉动问题,可以实现电网相位的无静差跟踪[6]。
因而,近年来单相同步旋转坐标系锁相环由于其有效性和可靠性,得到了广泛关注。但是在单相系统中,仅有一相电网电压信号,因此单相同步旋转坐标系锁相环的核心问题在于如何产生虚拟的正交信号。传统的方法包括延时1/4周期[7]、通过希尔伯特变换移相90°[8]、卡尔曼滤波法[9]、全通滤波器(APF)法[10]、有限脉冲响应滤波器法[11]、广义二阶积分器(SOGI)法[12]、反派克变换法[13]等。这些方法在理想的电网情况下都能实现准确的相移。但是,当电网电压存在畸变、频率波动或者采样信号存在直流偏置误差时,它们均无法实现良好的滤波和准确的相移,从而导致锁相环输出存在较大角度误差和脉动[6]。此外,像有限脉冲响应滤波器、希尔伯特变换、卡尔曼滤波等方法还存在计算复杂、运算量大的缺点。文献[14]提出了一种无正交虚拟信号生成的单相同步旋转坐标系锁相法,但是该方法对电网的谐波抑制能力依赖低通滤波器的带宽,锁相效果一般。文献[15-16]提出基于频率自适应滤波器的锁相方法,可以较准确地检测电网基波电压信号。然而这类自适应滤波器,类似SOGI,对直流偏置较为敏感[17]。文献[18]通过引入额外支路以预测和抵消直流分量,取得了良好的锁相效果。但是,基于自适应滤波器/SOGI的锁相方法对谐波抑制能力有限,当电网畸变严重、低次谐波含量较高时,系统锁相精度较低[19,20]。为有效滤波各次谐波,文献[19-20]采用了多滤波器模块架构,提高了锁相环精度,但是系统结构较为复杂、运算量大。
基于离散傅里叶变换(DFT)的锁相技术,能有效抑制电网谐波而保持高精度锁相[21,22,23,24,25],但是当电网频率波动时,由于频率泄露的原因,DFT输出将不再准确而大幅影响锁相精度。因而,基于DFT的锁相方法的核心在于如何准确获得电网频率。文献[21-23]基于复杂的频谱泄露的相角或者幅值关系来间接估计电网频率,该方法本质是开环锁相技术,在电网频率波动范围大、变化速率快情况下,很难保证系统鲁棒性。文献[24]基于过零点检测来获取电网频率,具有动态响应慢、谐波敏感等缺点。文献[25]基于复数傅里叶变换提取三相电网的正序分量,同时利用三相同步旋转坐标系锁相环获取电网频率,具有鲁棒性强、精度高等优点,然而此方法无法直接应用于单相电网系统。
本文将DFT和单相同步旋转坐标系锁相环相结合,利用DFT优异的选择性滤波性能和相角变换性质,从畸变的电网中,准确提取基波和其正交信号,在同步旋转坐标系下,准确获取电网频率,同时实现DFT的频率自适应,避免频谱泄露,实现高精度和无静差锁相。最后,详细比较了三种同步旋转坐标系锁相方法,给出了实验和仿真结果,指出了本文提出的锁相方法的可行性和优越性。
1 畸变电网下的单相同步旋转坐标系锁相环误差分析
附录A图A1(a)给出了单相同步旋转坐标系锁相环原理框图,其由鉴相器、滤波环节和压频振荡器组成。输入电网电压信号,经正交信号发生器(OSG)产生互相垂直的vα和vβ信号,再经派克变换至同步旋转坐标系下,最后通过控制q轴分量为零实现锁相。
设vα和vβ如式(1)所示,信号中含有畸变电网电压的谐波和调理电路引入的直流偏置误差[18]。
式中:Vn为各次谐波的幅值;φn为各次谐波的初始相角;θn为电网各次谐波的角度;Δα和Δβ为直流偏置误差;V1和θ1分别为基波的幅值和角度。
vα和vβ经派克变换之后,如式(2)所示。
式中:为锁相环输出的角度。
由式(2)知,若在理想情况下vα,vβ无谐波和直流偏置,则
可见,理想电网条件下通过调节电网电压无功分量vq为零,可以实现无静差相位跟踪。
为分析畸变电网条件下锁相环的性能,可以将式(2)中的谐波成分看成是锁相环的扰动[6,16],小信号模型如附录A图A1(b)所示(按照基波幅值归一化),其中d(s)如式(4)所示,其中L表示拉普拉斯变换。从而,可通过式(5)所示的扰动传递函数来评估畸变电网对锁相环性能的影响。
式中:kp和ki分别为比例和积分系数。
联合式(4)和式(5),同时假设式(4)中θ~=θ1且电网基波为50 Hz,即可求出畸变谐波下锁相环稳态角度输出,如式(6)所示。
可以看出,受畸变电网影响,锁相环稳态输出角度含有各次脉动。例如,vα和vβ中的直流偏置或二次谐波,将在引入50 Hz低频脉动。脉动的大小和vq中谐波幅值及式(5)的扰动传递函数有关。若取kp=188,ki=3 096,对应附录A图A1(b)控制系统的带宽30Hz和相角裕度85°,此时式(5)的波特图如图1所示。
可以看出,扰动传递函数在100Hz的幅值衰减仅有-10.8dB,而对于基波几乎没有抑制能力。为提高锁相环的精度,需要滤除vq中谐波,尤其是基波和二次谐波等低频脉动,可以在控制环路增设低通滤波器,但是这势必影响锁相环的动态响应。因而,为同时保证畸变电网下的锁相环稳态精度和动态性能,需要从源头出发,使得OSG对直流偏置误差和谐波具有较强的抑制能力,即使在畸变严重的电网条件下也能准确提取基波和生成虚拟正交分量。
2 基于滑动窗DFT的OSG
2.1 滑动窗DFT
DFT被广泛用于信号处理,为减小运算量,可以采用滑动窗DFT[21]。设用采样频率N/Tf(N为DFT的样本数,Tf为信号的基波周期),采样时域信号x(t),生成离散序列{xk},从中选取N点作为样本。假设第k-1次的样本序列为{xk-N,xk-N+1,…,xk-1},其m次谐波设为Xm(k-1)。一个采样周期之后,第k次的样本序列,在上次的样本中移除xk-N,加入xk,{xk-N+1,xk-N+2,…,xk},该新样本对应的m次谐波为Xm(k)。
则Xm(k-1)和Xm(k)有以下关系:
式(7)即是滑动窗DFT的数学计算表达式,通过反DFT,可以得到m次谐波的时域表达式为:
同时,根据DFT相角性质,引入90°相角滞后,可以得到m次谐波的正交信号为:
根据式(8)和式(9),可以从输入电网电压信号,提取基波和生成其虚拟正交信号,如图2所示。图中,vi(k)为电网电压采样值,ωf为电网基波角速度。
由式(7)至式(9)可得基于滑动窗DFT的OSG的z域传递函数[21]为:
考虑到:
这表明,式(10)和式(11)的零点均匀分布在单位圆上且在基波频率处存在零极点对消,如附录A图A2所示。这意味着,上述传递函数在除基波之外的整数倍的谐波频率点处(包括直流0 Hz处)的增益为-∞,在基波频率点处增益为0dB,即
从而,理论上基于滑动窗DFT的OSG可以准确提取vα和vβ信号,完全消除畸变电网的直流偏置和整数倍的谐波。所以,基于DFT正交信号生成的单相同步旋转坐标系锁相环,即使在畸变电网下也会有较高的锁相精度。
2.2 电网频率自适应机制
实际中,电网的频率是时变的,如果DFT的采样频率不是电网基波频率的N倍,将会发生频谱泄漏[21],DFT提取的基波和生成的正交信号也将会有误差,无法完全消除谐波和直流偏置。
针对此问题,本文采用一种变采样频率的自适应机制。将锁相环输出的电网频率反馈至DFT模块,用来实时更新DFT模块的运算和采样频率。
具体实现时,可以通过“计数器”分频控制系统主频率,如附录A图A3所示,其中,fsys表示控制系统主频率,fsample为DFT模块实时更新的频率,Nc表示计数值:
3 对比研究
对于单相同步旋转坐标系锁相环,APF和SOGI是另外两种常用的OSG。APF实现简单;SOGI对谐波有一定的抑制能力。本文将从谐波和直流分量抑制能力、运算量大小和数字实现的难易程度、动态性能等方面将基于滑动窗DFT的OSG与上述两种常规OSG展开比较。
3.1 谐波和直流分量抑制能力
式(15)至式(18)给出了用APF和SOGI产生正交信号的传递函数。
式中:k1为阻尼系数。
关于k1,一般性结论是,k1越大,SOGI的动态性能越好,滤波越差,反之,该值越小,滤波效果越好,动态越差[6],本文中,k1取折中值0.75。滑动窗DFT的样本数N本文取128。
图3给出了三种OSG的传递函数波特图,可以看出,基于滑动窗DFT的OSG对谐波和直流偏置的抑制能力最好,理论上可以完全滤除谐波和直流分量。APF没有滤波效果。GSOGI_α(s)对直流偏置和谐波有一定的滤波能力,但是GSOGI_β(s)对直流偏置的抑制能力较差,对谐波抑制能力较好。
附录A图A4给出了式(19)所示畸变电网信号下三种OSG提取α信号的MATLAB/Simulink仿真结果。可以看出,APF的输出结果严重畸变,SOGI提取的信号也有明显的畸变,而本文提出的基于滑动窗DFT的OSG能将谐波有效滤除,准确提取出基波成分。
3.2 动态性能
图4给出了MATLAB/Simulink中三种OSG产生β信号传递函数的阶跃响应的仿真波形。SOGI的阻尼系数、DFT样本数和3.1节保持一致。可以看出,APF和基于滑动窗DFT的OSG的动态响应时间相仿,都是一个基波周期20 ms,而SOGI的响应时间略慢。此外,还可以看出,仅基于滑动窗DFT的OSG的稳态输出为零,能够较好地滤除直流分量;而SOGI和APF的稳态输出均不为零,对直流偏置的抑制能力较差。
3.3 数字实现和运算量
基于滑动窗DFT的OSG直接在离散域运算,数字实现简单方便,实现框图如图2所示。SOGI的数字实现实现方法比较多,有前向和后向差分法、双线性变换法、二阶或三阶积分器法[12]等。前向和后向差分法运算量最小,但精度最差,其他两种方法可以提高精度,但是运算量较大。本文采用运算量最小的前向和后向差分实现方式,如附录A图A5(a)所示。APF可以通过双线性变换来数字实现,运算量相对较少,如附录A图A5(b)所示。
表1给出了三种OSG的运算量。可以看出,APF运算量最少,数字实现容易。本文提出的基于滑动窗DFT的OSG,实现简单,运算量和SOGI相当。虽然基于滑动窗DFT的OSG需要相对较大的存储空间,但是目前数字处理器通常具有大量片上RAM,实现和应用不会太困难。
4 实验结果
为验证本文提出的锁相环性能,搭建了实验平台。平台采用现场可编程门阵列(FPGA)EP4CE15F17C8作为核心控制器,任意函数发生器DG4072作为信号源模拟电网电压信号。电网电压信号通过14bit-A/D(ADS7945)输入至FPGA中,锁相结果经16bit-D/A(DAC8501)转化成模拟量输出,并通过示波器观察实验结果。
为实验对比验证,分别在本实验平台上实现基于APF、滑动窗DFT和SOGI的三种单相同步旋转坐标系锁相方法。除正交信号产生方法不同,三种锁相方法的滤波环节和压频振荡器完全一致。实验中,DFT样本数为128;SOGI的阻尼系数为0.75;APF和SOGI的采样频率为100kHz;电网的基波频率为50Hz。
附录A表A1给出了FPGA实现三种正交信号生成模块所占用的硬件资源。对于逻辑单元和硬件乘法器,APF占用资源最少,而SOGI占用资源最多,基于滑动窗DFT的OSG占用的资源介于两者之间,但是其额外占用了258B的RAM存储空间。
附录A图A6给出了在输入电网频率50Hz且无谐波畸变和直流偏置的情况下,三种锁相方法的稳态锁相结果。可以看出,三种锁相方法的锁相输出结果一致,锁相频率脉动和角度误差均较小,频率误差约0.1Hz,锁相角度误差约0°。
附录A图A7给出了电网电压信号含有10%直流偏置时,三种锁相方法的稳态实验波形。可以看出,基于APF的锁相法由于较差的直流偏置抑制能力,锁相环角度误差高达10°。基于SOGI的锁相法对直流偏置也较敏感,锁相环角度误差约5°。本文提出的基于滑动窗DFT的锁相法具有很好的直流偏置抑制能力,锁相精度较高,角度误差约0°。
附录A图A8给出了电网电压畸变条件下,三种锁相方法的稳态实验波形。同样的,基于APF的锁相法和基于SOGI的锁相法,对电网的谐波的抑制能力欠佳,锁相环输出有明显畸变,锁相角度误差大于5°。基于滑动窗DFT的锁相法仍然保持较好的锁相精度,角度误差约0°。
表2为附录A图A6至图A8对应的不同电网条件下三种锁相方法的稳态实验对比结果。可以看出,基于APF的锁相法(方法1)对直流偏置误差和谐波均敏感,锁相误差较大。基于SOGI的锁相法(方法2)虽然对谐波和直流偏置有一定的抑制能力,但是稳态锁相精度欠佳。本文提出的基于滑动窗DFT的锁相法,稳态锁相精度在不同电网电压条件下均优于另外两种方法,锁相角度误差约0°。
为验证锁相环的频率适应性,在理想电网条件下,将输入信号的频率变为55Hz,三种锁相方法的稳态实验结果如附录A图A9所示。可以看出,三种锁相方法均具有良好的频率适应性,锁相角度误差约为0°。
为进一步验证锁相环的动态性能,用信号发生器模拟电网频率从45 Hz突变至55 Hz,相应的动态实验结果如图5所示。
图中,θ为锁相环的输出角度,vg为输入电网电压信号,f为电网频率。可以看出,三种锁相方法均能较快地跟踪电网频率,动态响应时间相仿约60ms。动态过程中,基于APF的锁相法和基于SOGI的锁相法的锁相频率无明显超调;基于滑动窗DFT的锁相法的频率超调约1 Hz,其可能是由于DFT模块对阶跃信号的动态响应过程有相对较大超调(见图4)。附录A图A10给出了电网电压相位突变30°时,三种锁相方法的动态实验过程。可以看出,三种锁相方法均能较快地跟踪电网相位变化,动态响应时间相仿,均为63ms左右。
5 结语
针对传统单相锁相环的稳态精度易受电网谐波和直流偏置影响的问题,本文提出了一种基于滑动窗DFT的单相同步旋转坐标系锁相环,利用DFT的优异选择性滤波性能和相角变换性质,同时实现滤波和正交信号生成。与传统的单相同步旋转坐标系锁相环相比,本文提出的锁相技术具有以下优点:适应畸变电网场合,对谐波和直流偏置有很好的抑制能力,具有很高的稳态锁相精度;对电网频率的波动具有自适应性;运算量适中,易于数字实现;保持了良好的动态特性。
附录见本刊网络版(http://www.aeps-info.com/aeps/ch/index.aspx)。
摘要：锁相环技术是并网变流器的核心技术之一。针对传统单相同步旋转坐标系锁相环在畸变电网下锁相精度差的问题,提出一种基于离散傅里叶变换(DFT)的高精度锁相环技术。基于DFT的锁相技术的核心问题是如何准确获取电网频率,将DFT和单相同步旋转坐标系锁相环相结合,利用DFT的优异选择性滤波性能和相角变换性质,从畸变电网信号中准确提取基波和生成虚拟正交信号,在同步旋转坐标系提取电网频率,实现DFT的频率自适应,最终无静差、高精度跟踪电网相位。仿真和实验结果表明,所提出的锁相环对电网电压的畸变谐波、直流偏置误差和电网频率脉动等有很好的适应性,在各种电网条件下,均能准确地跟踪电网电压相位,验证了该锁相方法的有效性和优越性。