数字钟课程设计 郭杰

数字钟课程设计 郭杰（共6篇）

数字钟课程设计 郭杰 篇1

课 程 设 计 说 明 书

数字钟课程设计

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班级：电094

姓名： 学号： 指导教师：

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目 录

一、课程设计题目„„„„„„„„„„„„„„2

二、课程设计的设计任务和基本要求„„„„„„2

三、课程设计题目分析 „„„„„„„„„„„2

四、课程设计的电路设计部分 „„„„„„„„3

五、使用元器件说明 „„„„„„„„„„„„11

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电子技术课程设计

一、课程设计题目: 数字钟

二、课程设计任务和基本要求: ☆ 设计任务

设计一台可以显示时、分、秒的数字钟。☆ 基本要求

●能直接显示时、分、秒的数字钟，要求时针进制为十二进制。●当电路发生走时误差时，要求电路具有校时功能。

●要求电路具有整点报时功能，报时声响为四低一高，最后一响正好为整点。

三、课程设计题目分析: ☆ 设计要点

●设计一个精确的秒脉冲信号产生电路 ●设计60进制、12进制计数器 ●设计译码显示电路 ●设计分频器 ●设计校准电路 ●设计整点报时电路 ☆ 工作原理

数字电子钟由信号发生器、“时、分、秒”计数器、译码器及显示器、校时电路、整点报时电路等组成。秒信号产生器是整个系统的时基信号，它直接决定计时系统的精度，一般用555构成的振荡器加分频器来实现。将标准秒脉冲信号送入“秒计数器”，该计数器采用60进制计数器，每累计60秒发出一个“分脉冲”信号，该信号将作为“分计数器”的时钟脉冲。“分计数器”也采用60进制计数器，每累计60分，发出一个“时脉冲”信号，该信号将被送到“时计数器”。“时计数器”采用12进制计数器。译码显示电路将“时、分、秒”计数器的输出状态经七段显示译码器译码，通过六位LED显示器显示出来。整点报时电路是根据计时系统的输出状态产生一个脉冲信号，然后去触发音频发生器实现报时。校时电路是来对“时、分、秒”显示数字进行校对调整。

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课程设计的电路设计部分

● 译码显示电路

译码电路的功能是将秒、分、时计数器的输出代码进行翻译，变成相应的数字。用与驱动LED七段数码管的译码器常用的有74LS48。74LS48是BCD-7段译码器/驱动器，输出高电平有效，专用于驱动LED七段共阴极显示数码管。若将秒、分、时计数器的每位输出分别送到相应七段译吗管的输入端，便可以进行不同数字的显示。需要数码管串联电阻R作为限流电阻。

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●

振荡器: 通常用555定时器与RC构成的多谐振荡器，经过调整输出1000Hz脉冲。

数据计算

设计要求振荡源输出1kHz的方波，并且占空比为50%。则计算过程如下：

由占空比50%，可知R1=R2。

T=T1+T2=(R1+R2)Cln2

取C=100nF，R1=R2= T/Cln2=0.001/2*0.69C=7.2kΩ

电路图中取值为7.15kΩ.共 页

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●

分频器: 分频器功能主要有两个，一是产生标准秒脉冲信号，一是提供功能扩展电 路所需要的信号，选用三片74LS90进行级联，因为每片为1/10分频器，三片级联好 获得1Hz标准秒脉冲。其电路图如下：

分频器

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☆

秒、分、时计时器电路设计

秒、分计数器为60进制计数器，小时计数器为12进制计数器。实现这两种模数的计数器采用中规模集成计数器74LS160构成。

●

60进制计数器

由74LS160构成的60进制计数器，将一片74LS160设计成10进制加法计数器，另一片设置6进制加法计数器。两片74LS160按反馈清零法串接而成。秒计数器的十位和个位，输出脉冲除用作自身清零外，同时还作为分计数器的输入脉冲CLR(1)。下图电路即可作为秒计数器，也可作为分计数器。

进 制 计 数 器

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●

12进制计数器

由74LS160构成的十二进制计数器，将一片74LS160设计成2进制加法计数器，另一片设置1进制加法计数器。即个位计数状态为Qd Qc Qb Qa = 0010十位计数状态为Qd Qc Qb Qa = 0001时，要求计数器归零。通过把个位Qc、十位Qb相与后的信号送到个位、十位计数器的清零端，使计数器清零，从而构成12进制计数器。电路图如下: 进 制 计 数 器

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● 校时电路

方法一

校时电路是数字钟不可缺少的部分，每当数字钟与实际时间不符时，需要根据标准时间进行校时。K1、K2分别是时校正、分校正开关。不校正时，K1、K2开关是闭和的。当校正时位时，需要把K1开关打开，然后用手拨动K3开关，来回拨动一次，就能使时位增加1，根据需要去拨动开关的次数，校正完毕后把K1开关闭上。校正分位时和校正时位的方法一样。其电路图如下:

校 正 电 路

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方法二 电路图如下：

●

整点报时电路

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仿广播电台整点报时电路设计,每当数字钟计时快到整点时发出响声,四低一高并且以最后一声高音结束的时刻为整点时刻。

整点报时电路

五、元器件使用说明:

⑴ 集成异步十进制计数器74LS90原理说明：

集成异步十进制计数器74LS90它是二-五-十进制计数器。74LS90具有异步清零和异步置九功能。当R0全是高电平，R9至少有一个为低电平时，实现异步清零。当R0至少有一个低电平，R9全是高电平时，实现异步置九。当R0、R9为低电平时，实现

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计数功能。

74LS90功能表如下

:

⑵

555定时器

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7课 程 设 计 说 明 书

振荡器由555定时器构成。在555定时器的外部接适当的电阻和电容元件构成多谐振荡器，再选择元件参数使其发出标准秒信号。555定时器的功能主要由上、下两个比较器Ｃ

1、Ｃ2的工作状况决定。比较器的参考电压由分压器提供,在电源与地端之间加上ＶＣＣ电压,且控制端ＶＭ悬空,则上比较器Ｃ1的反相端“-”加上的参考电压为2/3ＶＣＣ,下比较器Ｃ2的同相端“+”加上的参考电压为1/3ＶＣＣ。若触发端 Ｓ的输入电压Ｖ2≤1/3ＶＣＣ,下比较器Ｃ2输出为“1”电平,ＳＲ触发器的Ｓ输入端接受“1”信号,可使触发器输出端Ｑ为“1”,从而使整个555电路输出为“1”;若阈值端Ｒ的输入电压Ｖ6≥2/3ＶＣＣ,上比较器Ｃ1输出为“1”电平,ＳＲ触发器的Ｒ输入端接受“1”信号,可使触发器输出端Ｑ为“0”,从而使整个555电路输出为“0”。控制电压端ＶＭ外加电压可改变两个比较器的参考电压,不用时,通常将它通过电容(0.01μＦ左右)接地。放电管Ｔ1的输出端Ｑ′为集电极开路输出,其集电极最大电流可达50ｍＡ,因此,具有较大的带灌电流负载能力。若复位端 ＲＤ加低电平或接地,可使电路强制复位,不管555电路原处于什么状态,均可使它的输出Ｑ为“0”电平。只要在555定时器电路外部配上两个电阻及两个电容元件,并将某些引脚相连,就可方便地构成多谐振荡器。

（3）74LS48译码器

7段显示译码器74LS48是输出高电平有效的译码器，其引脚图和真值表如下：

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由7448真值表可获知7448所具有的逻辑功能：

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（1）7段译码功能（LT=1，RBI=1）

在灯测试输入端（LT）和动态灭零输入端（RBI）都接无效电平时，输入DCBA经7448译码，输出高电平有效的7段字符显示器的驱动信号，显示相应字符。除DCBA = 0000外，RBI也可以接低电平。（2）消隐功能（BI=0）

此时BI/RBO端作为输入端，该端输入低电平信号时，表1倒数第3行，无论LT 和RBI输入什么电平信号，不管输入DCBA为什么状态，输出全为“0”，7段显示器熄灭。该功能主要用于多显示器的动态显示。（3）灯测试功能（LT = 0）

此时BI/RBO端作为输出端，端输入低电平信号时，表1最后一行，与 及DCBA输入无关，输出全为“1”，显示器7个字段都点亮。该功能用于7段显示器测试，判别是否有损坏的字段。

（4）动态灭零功能（LT=1，RBI=1）

此时BI/RBO端也作为输出端，LT 端输入高电平信号，RBI 端输入低电平信号，若此时DCBA = 0000，表1倒数第2行，输出全为“0”，显示器熄灭，不显示这个零。DCBA≠0，则对显示无影响。该功能主要用于多个7段显示器同时显示时熄灭高位的零。

(4)74LS160功能介绍

下图为74LS160管脚图及其功能表

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主要功能介绍

74LS160异步清零端/MR1 为低电平时，不管时钟端CP信号状态如何，都可以完成清零功能。

160的预置是同步的。当置入控制器/PE为低电平时，在CP上升沿作用下，输出端Q0-Q3与数据输入端P0-P3一致。对于54/74160，当CP由低至高跳变或跳变前，如果计数器控制端CEP、CET为高电平，则/PE应避免由低至高电平的跳变，而54/74LS160无此种限制。

160的计数是同步的，靠CP同时加在四个触发器上而实现的。

当CEP、CET均为高电平时，在CP上升沿作用下Q0-Q3同时变化，从而消除了异步计数器中出现的计数尖峰。对于54/74LS160的CEP、CET跳变与CP无关。

160有超前进位功能。当计数溢出时，进位输出端（TC）输出一个高电平脉冲，其宽度为Q0的高电平部分。

在不外加门电路的情况下，可级联成N位同步计数器。

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对于54/74LS160，在CP出现前，即使CEP、CET、/MR发生变化，电路共页

第 1页 的功能也不受影响。

数字钟课程设计 郭杰 篇2

在经济、科技高速发展的今天,人才已成为社会最重要的资源之一。人才选拔活动愈加频繁,竞争日益激烈。为了减少主持人的主观判断误差,便于监督,公平公正,需要设计一种性能稳定可靠、成本低、技术先进的知识竞赛抢答器。目前,形式多样的抢答器已广泛服务于电视台、商业机构、学校及企事业单位,为各种竞赛增添了知识性、娱乐性和刺激性。在已开发的知识竞赛抢答器产品中主要采用采单片机技术、数字集成电路及PLC技术等。文中设计的抢答器以FPGA器件为核心,具有可靠准确的判别能力,计时精确,使用简单等特点。

1 总体方案设计

1.1 系统功能

将智力竞赛抢答器设计为三种工作方式:①主持按下启动键后,秒时钟计时开始,在规定时间30s之内某选手按下抢答键时,对应席位指示灯亮,表示正常抢答,秒时钟自动停止;②主持人按下启动键后,秒时钟计时开始,30s时还没有选手按下抢答键,表示放弃抢答,秒时钟自动停止;③主持人未按下启动键时,某选手就按下抢答键,对应席位指示闪动,表示犯规抢答。另外,当第一个选手按下抢答键后,电路将其它各组按键封锁,使其不起作用。采用动态扫描方式显示时间。电路可自动复位或由主持人将其复位。

1.2 主要技术性能指标

(1)选手席位数量:

8个。

(2)席位指示灯:

LED发光二极管

正常抢答:亮

犯规抢答:闪烁

(3)抢答时间范围:

0s～30s。

(4)时间显示方式:

LED数码管,两位,共阳极,动态扫描。

(5)抢答速度识别时间:

1/1000s。

(6)按键锁定方式:

自动。

(7)复位方式:

自动,延迟时间为9s。

2 系统设计描述

2.1 电路结构

根据总体设计方案,将智力竞赛抢答器划分成四个子系统和一个控制器。其中,输入子系统由抢答键、锁存器组成;时间显示子系统由计时器、动态扫描译码电路和LED数码管组成;席位指示子系统由席位灯驱动电路、发光二极管组成;时钟子系统由时钟信号源、分频器组成;控制器由启动键、启动电路、判断电路和复位电路组成。智力竞赛抢答器电路结构如图1所示。

2.2 电路工作原理

在图1中,主持人按下启动键后,启动电路输出信号Q为高电平,计时器开始对1Hz时钟信号进行计数,经过译码后显示计时时间(00s～30s)。当某选手按下抢答键时(高电平有效),该信号被锁存器保存起来,并经过席位灯驱动电路输出高电平,对应的发光二极管亮,表示正常抢答。同时,判断电路输出信号T为高电平,使计时器停止计数,锁存器处于保持状态,其它各组选手再按键无效。若没有选手按下抢答键,计时到30s时自动停止,输出信号END30为高电平;如果启动键未按下,某选手就按下抢答键,锁存器将该信号保存,并经过席位灯驱动电路输出1Hz时钟信号,对应的发光二极管闪烁,表示犯规抢答,同时判断电路输出信号F为高电平,使锁存器、启动电路处于保持状态,再按抢答键、启动键无效。

复位电路工作状态由判断电路和计时器来控制。当输出信号T、F或END30有一个为高电平时,电路处于计时状态,经过9s延时/END9端输出一个低电平信号,将启动电路、锁存器和计时器复位。分频器可将时钟信号源输出的高频率时钟信号分频为1Hz和1kHz时钟信号,1Hz时钟信号用于计时和席位灯闪烁,1kHz时钟信号用于动态扫描译码控制和抢答速度识别。

3 电路设计

3.1 启动电路

启动电路由D触发器和与门组成,如图2所示。

使能端S状态由判断电路输出F控制,锁存器初始状态时(Q0～Q8均为0),F=0,经反相后使S=1,启动电路处于等待状态。主持人按下启动键时,从START端输入一个脉冲,D触发器被置成1状态,即Q=1,表示选手可以抢答,同时计时器开始计数;若主持人未按下启动键就有选手抢答,F=1,表示犯规抢答,经反相后使S=0,启动电路处于保持状态,再按启动键无效。/CLEN为清零端,与复位电路输出端/END9连接,低电平有效。

3.2 判断电路

判断电路由若干个门电路组成,如图3所示。输入端D1～D8与锁存器输出端Q1～Q8连接。

使能端S连接启动电路输出端Q。Q=1时,S=Q=1,若D1～D8中有1状态,则T=1、F=0,表示被锁存的信号是抢答信号。T=1,计时器停止计数;Q=0时,S=0,若D1～D8中有1状态,则T=0、F=1,表示被锁存的信号是犯规信号。由图可知,T=1或F=1,输出端/OFF状态均为0,此时,锁存器处于保持状态,而复位电路则为计数状态。

3.3 计时器

计时器电路如图4所示,两片74160接成一个同步三十进制加法计数器,输出端与动态扫描译码电路连接。使能端S、STOP和/CLRN分别连接启动电路输出端Q、判断电路输出端T和复位电路输出端/END9。按下启动键时,Q=1、T=0、/END9=1,则S=Q=1、STOP=T=0,/CLRN=/END9=1,电路处于计数状态,对CLK端输入的1Hz时钟信号进行计数,Q6～Q1端依次输出000000(0)～110000(30)。计数到110000(30s)时,END30端状态由0跳变为1,电路进入保持状态,同时启动复位电路。若在计数过程中有选手抢答,则T=1,STOP=T=1,电路停止计数,并进入保持状态。/CLEN为清零端,与复位电路输出端/END9连接,低电平有效。

3.4 复位电路

复位电路由一片74160接成一个同步九进制加法计数器。

时钟信号源输出的时钟信号频率很高,通过分频器将其分频为1Hz和1kHz时钟信号。1Hz时钟信号用于计时和席位灯闪烁,1kHz时钟信号用于动态扫描译码控制和抢答速度识别。智力竞赛抢答器电路如图5所示。

4 结果与分析

智力竞赛抢答器的仿真波形如图6所示。从图中可以看出,START端无信号输入时,若K1端输入一个脉冲,表示有犯规抢答,对应的L1端输出1Hz时钟信号,用其驱动1号席位灯闪烁,经过9s延时,系统自动复位;START端输入一个脉冲后,计时开始,QA～QG端输出时间的译码信号。E1为1,个位时间译码,而E2为1,十位时间译码。当K2端输入一个脉冲时,表示正常抢答,对应的L2端输出1(高电平),用其驱动2号席位灯亮,同时QA～QG端输出状态不变,即计时停在4s,再经过9s延时,系统自动复位。智力竞赛抢答器现已在自主研发的FPGA创新开发实验箱上实现,技术性能达到了设计要求。

摘要：设计一种集抢答、定时、计时、违例、组号显示、声讯、自动复位的智能化竞赛设备。采用EDA技术进行了电路设计与仿真,硬件电路已在自主研发的FPGA创新开发实验箱上实现,技术性能达到了设计要求。

数字电路课程设计——数字钟 篇3

《模拟电子技术课程设计》任务书

一、课题名称：数字钟的设计

二、技术指标：

（1）掌握数字钟的设计、组装和调试方法。（2）熟练使用proteus仿真软件。（3）熟悉各元件的作用以及注意事项。

三、要求：

（1）设画出总体设计框图，以说明数字钟由哪些相对独立的功能模块组成，标出各个模块之间互相联系。（2）设计各个功能模块的电路图，加上原理说明。（3）选择合适的元器件，设计、选择合适的输入信号和输出

方式，确保电路正确性。

指导教师：廖俊东 学生：蔡志荷

电子信息工程学院

2018年1月 10日

课程设计报告书评阅页

课题名称：数字钟的设计 班级：15级电子信息工程4班 姓名：蔡志荷

2018年1月 10日

指导教师评语：

考核成绩：指导教师签名： 年月

目录

摘要..................................................................................................................................................1 第1章设计任务与要求...................................................................................................................2

1.1 设计指标数字钟简介.....................................................................................................2 1.2 具体要求.........................................................................................................................2 1.3 设计要求.........................................................................................................................3 第2章元件清单及主要器件介绍...................................................................................................4

2.1 元件清单.........................................................................................................................4 2.2 主要器件介绍.................................................................................................................4

2.2.1 74LS90计数........................................................................................................4 2.2.2 74LS47.................................................................................................................5 2.2.3 七段数码显示器.................................................................................................7

第3章设计原理与电路...................................................................................................................8

3.1 计时电路.........................................................................................................................8

3.1.1 计秒、计分电路.................................................................................................8 3.1.2 计时电路.........................................................................................................10 3.2 校时电路.......................................................................................................................11 3.2.1 报时锁存信号...................................................................................................13 3.2.2 报时...................................................................................................................13 第4章仿真结果及误差分析.........................................................................................................15 4.1 实验结果.......................................................................................................................15 4.2 实时分析.......................................................................................................................15 第5章设计总结.............................................................................................................................16 参考文献.........................................................................................................................................17

四川工业科技学院数字电路课程设计

摘要

本次课程设计的主题是数字电子钟。干电路系统由秒信号发生器、“时、分、秒”计数器、显示器、整点报时电路组成。秒信号产生器是整个系统的时基信号，它直接决定计时系统的精度，这里用多谐振荡器加分频器来实现。将标准秒信号送入“秒计数器”，“秒计数器”采用60进制计数器，每累计60秒发出一个“分脉冲”信号，该信号将作为“分计数器”的时钟脉冲。“分计数器”也采用60进制计数器，每累计60分钟，发出一个“时脉冲”信号，该信号将被送到“时计数器”。“时计数器”采用24进制计时器，可实现对一天24小时的累计。译码显示电路将“时”、“分”、“秒”计数器的输出状态送到七段显示译码器译码，通过七位LED七段显示器显示出来。整点报时电路时根据计时系统的输出状态产生一脉冲信号，然后去触发蜂鸣器实现报时。

数字电子时钟优先编码电路、译码电路将输入的信号在显示器上输出；用控制电路和调节开关对LED显示的时间进行调节，以上两部分组成主体电路。通过译码电路将秒脉冲产生的信号在报警电路上实现整点报时功能等，构成扩展电路。本次设计由震荡器、秒计数器、分计数器、时计数器、BCD-七段显示译码/驱动器、LED七段显示数码管设计了数字时钟电路，可以实现：计时、显示，时、分校时，整点报时等功能。

关键词：数字时钟，振荡器，计数器，报时电路

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第1章 设计任务与要求

1.1 设计指标数字钟简介

数字钟电路是一款经典的数字逻辑电路，它可以是一个简单的秒钟，也可以只计分和时，还可以计秒、分、时，分别为12进制或24进制，外加校时和整点报时电路。

数字钟已成为人们日常生活中必不可少的生活日用品。广泛用于个人家庭以及车站、码头、剧场、办公室等公共场所，给人们的生活、学习、工作、娱乐带来极大的方便。由于数字集成电路技术的发展和采用了先进的石英技术，使数字钟具有走时准确、性能稳定、集成电路有体积小、功耗小、功能多、携带方便等优点。

因此本次设计就用数字集成电路和一些简单的逻辑门电路来设计一个数字式电子钟，使其完成时间及星期的显示功能。多功能数字钟采用数字电路实现对“时”、“分”、“秒”数字显示的计时装置。具有时间显示、走时准确、显示直观、精度、稳定等优点，电路装置十分小巧,安装使用也方便而受广大消费的喜爱。

1.2 具体要求

1、掌握组合逻辑电路、时序逻辑电路及数字逻辑电路系统的设计、安装、测试方法；

2、进一步巩固所学的理论知识，提高运用所学知识分析和解决实际问题的能力；

3、提高电路布局，布线及检查和排除故障的能力。

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1.3设计要求

1、设计一个有“时”、“分”、“秒”（23小时59分59秒）显示，且有校时功能的电子钟。

2、用中小规模集成电路组成电子钟，并在实验箱上进行组装、调试

3、画出框图和逻辑电路图、写出设计、实验总结报告。

4、整点报时。在59分51秒时输出信号，音频持续10秒，在结束时刻为整点。

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第2章 元件清单及主要器件介绍

2.1 元件清单 1、74LS90（6个）2、74LS47（6个）3、74LS00（6个）4、74LS20（6个）5、74LS04（6个）

6、共阳七段数码显示器（6个）

7、蜂鸣器（1个）

8、快关若干，电阻若干

2.2 主要器件介绍

2.2.174LS90计数

本题目核心器件是计数器，常用的有同步十进制计数器74HC160以及异步二、五、十进制计数器74LS90.这里选用的是74LS90芯片。

74LS90的引脚图如图2-1表示。

图2-1 74LS90内部是由两部分电路组成的。一部分是由时钟CKA与一位触发器Q0组成的二进制计数器，可记一位二进制数；另外一部分是由时钟CKB与三个触发器Q1、Q2、Q3组成的五进制异步计数器，可记五个数000~111.如果把Q0和CKB连接起来，CKB从Q0取信号，外部时钟信号接到CKA上，那么由时钟CKA和Q0、Q1、Q2、Q3组成十进制计数器。

R0(1)和R0(2)是异步清零端，两个同时为高电平有效；R9(1)和R9(2)是置

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9端，两个同时为高电平时，Q3Q2Q1Q0=1001,；正常计数时，必须保证R0(1)和R0(2)中至少一个接低电平，R9(1)和R9(2)中至少一个接低电平。

74LS90的功能表如表2-1所示。

表2-1 2.2.274LS47 74LS47的引脚图如图2-3表示。

图2-3 译码为编码的逆过程。它将编码时赋予代码的含义“翻译”过来。实现译码的逻辑电路成为译码器。译码器输出与输入代码有唯一的对应关系。74LS47是输出低电平有效的七段字形译码器，它在这里与数码管配合使用。

表2-2列出了74LS47的真值表，表示出了它与数码管之间的关系。

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表2-2 H=高电平，L=低电平，×=不定 74LS47译码器原理如图2-4.图2-4

74LS47是BCD-7段数码管译码器/驱动器，74LS47的功能用于将BCD码转化成数码块中的数字,通过它解码，可以直接把数字转换为数码管的显示数字，从而简化了程序，节约了 单片机的IO开销。因此是一个非常好的芯片！但是由于目前从节约成本的角度考虑，此类芯片已较少用，大部份情况下都是用动态扫描数码管的形式来实现数码管显示。

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2.2.3 七段数码显示器

共阳极七段数码管引脚图如图2-5表示。

图2-5 LED数码管中的发光二极管共有两种连接方法：

1、共阴极接法：把发光二极管的阴极连在一起构成公共阴极。使用时公共阴极接地，这样阳极端输入高电平的段发光二极管就导通点亮，而输入低电平的则不点亮。实验中使用的LED显示器为共阴极接法。

2、共阳极接法：把发光二极管的阳极连在一起构成公共阳极。使用时公共阳极接＋5V。这样阴极端输入低电平的段发光二极管就导通点亮，而输入高电平的则不点亮，而输入高电平的则不点亮。

注：课设中使用的是共阳极数码管。

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第3章 设计原理与电路

3.1 计时电路

计时电路共分三部分：计秒、计分、计时。其中计秒和记分都是60进制，而计时为24进制。难点在于三者之间进位信号的实现。

3.1.1 计秒、计分电路

1、个位向十位的进位实现。

用两片74LS90异步计数器接成一个一步的60进制计数器。所谓异步60进制计数器，即两片74LS90的时钟不一致。各位时钟为1Hz方波来计秒，十位计数器的时钟信号需要从个位计数器来提供。

进位信号的要求是在十个秒脉冲中只产生一个下降沿，且与第十秒的下降沿对齐。只能从个位计数器的输出端来提供，不可能从其输入端来找。而计数器的输出端只有Q0、Q1、Q2、Q3四个信号，要么是其中一个，要么是它们之间的逻辑运算结果。

把个位的四个输出波形画出来，如图3-1所示。

图3-1 由于74LS90是在时钟的下降沿到来时计数，所以Q3正好符合要求，在10秒之内只给出一个下降沿，且与第19秒的下降沿对齐。Q2虽然也只产生一个下降沿，但产生的时刻不对。这样，个位和十位之间的进位信号就找到了，把个位的Q3（11端）连接到十位的CKA（14端）上。

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2、六十进制的实现

当几秒到59时，希望回00.此时个位正好计满十个数，不用清零即可自动从9回0；十位应接成六进制，即从0~5循环计数。用异步清零法，当6出现的瞬间，即Q3Q2Q1Q0=0110时，同时给R0(1)和R0(2)高电平，使这个状态变成0000，由于6出现时间很短，被0取代。接线如图3-2所示。

图3-2 当十位计数到6时，输出0110，其中正好有两个高电平，把这两个高电平Q2和Q1分别接到74LS90的R0(1)和R0(2)端，即可实现清零。一旦清零，Q2和Q1都为0，不能再继续清零，恢复正常计数，直到下次再同时为1。

计秒电路的仿真图如图3-2所示，计分电路和计秒电路是完全一致的，只是周期为1S的时钟信号改成了周期为60秒即1分钟的时钟信号。

3、秒向分的进位信号的实现

积分电路的关键问题是找到秒向分的进位信号。当秒电路计到59秒时，产生一个高电平，在计到60秒时变成低电平，来一个下降沿送给计分电路做时钟。计秒电路在计到59时的十位和个位的状态分别为0101和1001，把这四个1与起来即可，即十位的Q2和Q0，个位的Q3和Q0，与的结果作为进位信号。使用74LS20四入与非门串反相器构成与门，如图3-3所示。

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图3-3 计分电路与计秒电路一样，只是四输入与门产生的信号应标识为59分。

3.1.2 计时电路

用两片74LS90实现二十四进制计数器，首先把两片74LS90都接成十进制，并且两片之间连接成具有十的进位关系，即接成一百进制计数器，然后在计到24时，十位和个位同时清理。计到24时，十位的Q1=1，个位的Q2=1，应分别把这两个信号连接到双方芯片的R0（1）和R0(2)端。如个位的Q2接到两个74LS90的R0(1)清零端，十位的Q1接到两个74LS90的R0(2)清零端。

计时电路的个位时钟信号来自秒、分电路产生59分59秒两个信号相与的结果，如图3-4所示。

图3-4

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计分和计时电路可以先单独用秒脉冲调试，以节省时间。联调时，可把秒脉冲的频率加大。

图3-5是一个链接好的简单的没有校时和报时的数字时钟电路。

图3-5 图中为了把数显集中到一块，可以直接把时、分、秒的数码管拖动到一起。但为了仿真时使器件管件的逻辑状态显示不影响数显的效果，可以从主菜单中把逻辑显示去掉即可。

3.2 校时电路

接下来把校时电路加上，校时电路主要完成校分和校时。选择较分时，拨动一次开关，分自动加一；选择校时时，拨动一次开关，小时自动加一。校时校分应准确无误，能实现理想的时间校对。校时校分时应切断秒、分、时计数电路之间的进位连线。

如图3-6，红色线框内是校时电路，由去抖动电路和选择电路组成。

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图3-6 其中，计到59分的信号已有，如图3-6中所示。只需把它和计秒电路的十位中的Q2Q0相与作为开始报时的一个条件即可。见图3-7，U16:A和U10:D组成的与门输出即为报时开始信号。

图3-7

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3.2.1 报时锁存信号

用秒个位的计数器输出进行四高一低的报时锁存信号。现在来分析一下50~59秒之间秒个位的状态。

秒个位：Q3 Q2 Q1 Q0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1

结合题目要求，通过这些状态的观察发现，秒个位的Q3’和Q0逻辑与后，正好在秒个位计到1、3、5、7时产生高电平，0、2、4、6时产生低电平，可作低四声报时的锁存信号；秒个位的Q3和Q0逻辑与后，正好在秒个位为9时产生高电平，可做高音的报时锁存信号；这样就产生了两个报时锁存信号。

3.2.2 报时

把上述分析所得到的的报时开始信号分别和两个报时锁存信号相与，产生两路报时锁存信号，如图3-7，上面一路为高音报时锁存，下面一路为低音报时锁存。图中左面三个与非门实现的是与或逻辑，前面已介绍。

上下两路报时锁存信号分别与1kHz和500Hz的音频信号（20Hz~30kHz）相与或来驱动数字喇叭，实现整点报时功能。这里喇叭使用元件SOUNDER,它接收数字信号。

实验时，把59分50秒这个报时开始信号直接用高电平取代，这样比较省时。另外实际连接电路时，可用555定时器产生一个1kHz的方波，再经D触发器二

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分屏得到500Hz的方波信号。计时电路的1Hz方波也可由555定时器产生，但由于标准电阻和电容值的选择会带来一些积累误差，也可选用其他更精确的振荡电路来实现。

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第4章 仿真结果及误差分析

4.1 实验结果

成功设计一个有“时”、“分”、“秒”（23小时59分59秒）显示，有校时功能的电子钟。能够实现整点报时。在59分51秒时输出信号，音频持续10秒，在结束时刻为整点。且能够正常仿真。

如图4-1是完整的数字钟电路图。

图4-1 4.2 实时分析

本次课程设计电路完全按照仿真图所连的，在测试时，当开始进行时校时时，没有出现问题，但当进行到分校时时，发现计数电路的秒电路开始乱跳出错。因此，电路一定是有地方出错了，在反复对照后，发现是因为在接入校正电路时忘了把秒十位和分个位之间的连线拿掉而造成的，因此，在接线时一定要注意把不要的多余的线拿掉。

仿真时用的脉冲是用的软件里的时钟脉冲，没有使用555定时器，可能会造成一定的误差。

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第5章 设计总结

通过这次数字电子钟的课程设计，我们把学到的东西与实践相结合，深化了我对数字电路设计和模拟电路的设计，让我在设计的实践中获得了更多的知识，同时锻炼了我的动手能力。在这过程中对我们学的知识了更进一步的理解，而且更进一步地熟悉了芯片的结构及掌握了各芯片的工作原理和其具体的使用方法，也锻炼了自己独立思考问题的能力和通过查看相关资料来解决问题的习惯。

虽然这只是一次学期末的课程设计，但通过这次课程设计我们了解了课设计的一般步骤、方法和设计中应注意的一些问题。我觉得这次设计是很有重要意义的，它锻炼了同学们对待问题时的态度和处理事情的能力，了解了各个芯片能够完成什么样的功能，使用芯片时应该注意那些要点，同一个电路可以用那些芯片实现，各个芯片实现同一个功能的区别。

总之，这次课程设计让我学到了好多东西，这种课程设计对一个大学生是非常重要的。在此我要感谢我同组的搭档蔡西！然后，非常感谢廖老师的耐心指导！

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参考文献

EDA数字钟课程设计 篇4

设计题目：用VHDL语言实现数字钟的设计

班 级：电子1002班 学 号：20102625 姓 名：于晓 指导教师：李世平、李宁 设计时间：2012年12月

摘要

数字钟是一种用数字电路技术实现时、分、秒计时的钟表。本设计主要是实现数字钟的功能，程序用VHDL语言编写，整体采用TOP-TO-DOWN设计思路，具有基本的显示年月日时分秒和星期的功能，此外还有整点报时功能。该数字钟的实现程序分为顶层模块、年月模块、日模块、时分秒定时模块、数码管显示模块、分频模块、星期模块，此外还有一个库。该程序主要是用了元件例化的方法，此外还有进程等重要语句。

没有脉冲时，显示时分秒，set按钮产生第一个脉冲时，显示年月日，第2个脉冲到来时可预置年份，第3个脉冲到来时可预置月份，依次第4、5、6、7、8个脉冲到来时分别可预置日期、时、分、秒、星期，第 9个脉冲到来时设置星期后预置结束，正常工作，显示的是时分秒和星期。调整设置通过Up来控制，UP为高电平，upclk有脉冲到达时，预置位加1，否则减1。当整点到达时，报时器会鸣响，然后手动按键停止报时。

关键词：数字钟，VHDL，元件例化，数码管

1、课程设计目的

掌握利用可编程逻辑器件和EDA设计工具进行电子系统设计的方法

2、课程设计内容及要求

设计实现一个具有带预置数的数字钟，具有显示年月日时分秒的功能。用6个数码管显示时分秒，set按钮产生第一个脉冲时，显示切换年月日，第2个脉冲到来时可预置年份，第3个脉冲到来时可预置月份，依次第4、5、6、7个脉冲到来时分别可预置日期、时、分、秒，第 8个脉冲到来后预置结束，正常工作，显示的是时分秒。Up为高电平时，upclk有脉冲到达时，预置位加1.否则减1，还可以在此基础上增加其它功能。

3、VHDL程序设计

3.1整体设计思路

本设计采用top-down 模式设计，分模块进行，各功能都使用元件例化方式设计，主要有LED显示模块、时分秒定时模块、日期模块、年月模块、分频模块、星期模块，此外还创建了一个程序包，用来实现年月日、时分秒的加减调整。主要运用了过程语句、元件例化语句、信号赋值语句、和顺序语句

图3-1-1 整体结构图

图3-1-2 顶层模块引脚图

3.2各模块设计思路

3.2.1 普通计数器（时、分、秒、月、年计数器）设计

时钟模块通过调用程序包的时分秒加减过程语句实现两个六十进制，一个二十四进制，秒的进位信号作为分的计数时钟信号，分的进位信号作为时的时钟信号。时的进位信号通过管脚映射到日期模块的计数时钟信号。

定时功能在时分秒模块中，是由分计数器在到达59时产生一个脉冲，让speaker产生高电位鸣响。

年月模块主要实现月份的十二进制计数器，和100进制的年份计数器。月份的计数信号由日期模块的进位信号传递过来，年份的时钟信号由月份的进位信号产生。

图3-2-1 时分秒引脚图 图3-2-2 年月引脚图 3.2.2 可变进制计数器（天计数器）模块设计

不同月中的天的数量是不同的，例如“大月”就有31“天”，“小月”有30“天”，平年“二月”有28“天”，而闰年“二月”有29“天”。所以天计数器应该具备进制可变的性能。日期模块主要分为三个部分，预置日期加，预置日期减和产生进位信号，使月份增加。平闰年的判断是通过年月模块传输过来年份信号（两个4位的BCD码），如果高位的信号为“xxx0”且低位的信号为“xx00”（如20，84等），或高位为“xxx1”且低位为“xx10”（如32等）则判断为闰年。这种方法的包含了一百年中的所有闰年的情况。然后判断大月小月可以判断月份来确定30进制还是31进制。进位信号也是分为大月、小月、平年闰年来确定是否产生。

图3-2-3 日模块引脚图

3.2.3 LED显示模块

主要通过接受setpin的控制信号来选择显示的内容，把不同的信号赋给输出的端口，从而实现时分秒，年月日的切换。3.2.4 星期模块

通过七进制计数器实现，同时带有预置的功能，不能同年月调整联动，但是能单独调整。

图3-2-4 星期模块引脚图

4、仿真与分析

4.1 日模块

4.1.1 年份为2000年，月份为2月，有29天，初值设为2000年2月28日，仿真中日为：28、29、1、2、„

4.1.2 年份为1999年，月份为2月，有28天，初值设为1999年2月28日，仿真中日为：28、1、2、„

4.1.3 年份为2000年，月份为3月，有31天，初值设为2000年3月30日，仿真中日为：30、31、1、2、„

4.1.4 年份为2000年，月份为4月，有30天，初值设为2000年4月30日，仿真中日为：30、1、2、„

4.2 年月模块

初值设为1999年12月，lock为1时，显示年月，lock为3时，预置月，lock为2时，预置年

4.3 时分秒定时模块

lock为0时，显示时分秒，lock为5时，预置时，lock为6时，预置分，lock为7时，预置秒。当分到达59时，整点报时器响，speaker高电位，随着手动清零，恢复原位。

4.4 星期模块

初值设为星期1，仿真中显示为：1、2、3、4、5、6、7、1、„

4.5 分频模块

4.6 顶层设计模块

5、课程设计总结

本次课程设计历时两天半，经过自己不断的努力完成了数字钟的设计，程序代码的编写调试及仿真。以前只是看书或者编一些很小的程序用来仿真，觉得没怎么难，但当进行此次课程设计真正处理一个较大程序时，问题便都显现出来。虽然在这个过程中遇到了很多的问题，但是最终都得到了很好的解决。

我此次设计的程序是在课本原有数字钟程序的基础上进行添加更改得来的，最初在运行原有程序时很顺利，但是随着加的东西越来越多，程序中出现的问题也就越来越多。很多同学都觉得在已有程序上再添加东西看似简单，实则很容易混乱，理不清头绪，而且这个原有程序是用进程所写，比较麻烦。虽然这样容易出现问题，不过我觉得这是一个锻炼的好机会。、在处理分频模块时，最开始按照老师的要求设置了频率，但是当运行时，发现根本出不来，后来与同学讨论后，发现频率过大，后来改为八分频，使得分频

模块能够使用。在一开始加星期模块时，没怎么考虑，可是当加进去后才发现，星期模块不能与其他模块很好的相连，不能很好的做到与“日模块”相合，后来虽有改动，但最终没能改成功。在加定时器功能时，一开始单独为定时器列了一个模块，所写的程序也很复杂，错误百出，最后程序改好后，仿真却出不来。后来经过同学的提点，就把程序改简单了，单纯的来个脉冲就出现高电平，但后来仿真发现高电平一直在高位，没法给脉冲，最后没办法便手动脉冲。与顶层模块连接后，又发现分满59的脉冲没给，因为我的时分秒全都放在了一起，只能将定时模块挪到时分秒模块中，这样反而使得整个工程简单了一些。

在各个模块都能仿真成功后，顶层模块的程序与仿真却出现了很多问题。首先是顶层模块程序有很多警告，例如“second_waver”没有用到之类的，后来在改动的过程中，便把内变量换为了外变量，但是有些原来的警告没有了，但是新的警告又出现了，原本能够连好的U3与U4 模块均不能正常连接，后来与同学自习查找，才终于将错误找出，由于粗心大意误动了一些元件例化时的变量，使得时间拜拜浪费。最后在仿真的时候，仿真结果出不来，经过与同学商量在每个程序中都给年月日等变量均付了初值，才让仿真出来。

此次课程设计虽然只有短短的两天半的时间，但是经过前期的查找资料，后来的实验室实际操作，再到现在的报告总结，我收获了很多。其实完成一个设计，编程只是很小的一部分，最主要的在于查找资料以及调试程序，此次设计我在查找资料方面做的不是很充分，以至于设计的面很小，而且在遇到问题后不能很快的找出，以后一定要做好准备工作。此次课程设计中遇到的问题看似不大，但都是很好的问题，对我以后的设计有很大的帮助，一定会牢牢记住。

最后，此次课程设计的完成很大程度上取决于老师和同学对我的指导与帮助，这更能说明，一个较大设计的完成及实现，不是仅限于自身，我们要学会与别人交流沟通，才能做到更好。

6、参考文献

[1]李景华,杜玉远.可编程逻辑器件与EDA技术.沈阳:东北大学出版社,2000 [2] 姜如东，VHDL语言程序设计及应用，北京邮电大学出版社

[3] 康华光．电子技术基础（数字部分）［M］．北 京：高等教育出版社，2001．

多功能数字钟课程设计报告 篇5

电子技术课程设计报告书

2016年6月12日

一、设计任务及要求：

用中小规模集成芯片设计并制作多功能数字钟，具体要求如下：

1、准确及时，以数字形式显示时（00～23）、分（00～59）、秒（00～59）的时间。

2、具有校时功能。指导教师签名：

2016

二、指导教师评语：

指导教师签名：

2016

三、成绩

指导教师签名：

2016年6月年6月年6月日

日

日

多功能数字钟课程设计报告 设计目的

一、设计原理与技术方法：

包括：电路工作原理分析与原理图、元器件选择与参数计算、电路调试方法与结果说明； 软件设计说明书与流程图、软件源程序代码、软件调试方法与运行结果说明。

1、电路工作原理分析与原理图

数字钟实际上是一个对标准频率（1Hz）进行计数的计数电路。由于标准的1Hz 时间信号必须做到准确稳定，所以通常使用输出频率稳定的石英晶体振荡器电路构成数字钟的振源。又由于计数的起始时间不可能与标准时间（如北京时间）一致，故需要在电路上加一个校时电路。因此一个具有计时、校时、报时、显示等基本功能的数字钟主要由振荡器、分频器、计数器、译码器、显示器、校时电路、报时电路等七部分组成。石英晶体振荡器产生的信号经过分频器得到秒脉冲后，秒脉冲送入计数器计数，计数结果通过“时”、“分”、“秒”译码器译码，并通过显示器显示时间。由以上分析可得到原理框图如下图

图1 实验原理框图

2、元器件选择与参数计算

（1）晶体振荡电路：产生秒脉冲既可以采用555脉冲发生电路也可以采用晶振脉冲发生电路。若由集成电路定时器555与RC组成的多谐振荡器作为时间标准信号源，可使555与RC组成多谐振荡器，产生频率 f=1kHz的方波信号，再通过分频则可得到秒脉冲信号。晶体振荡器电路则可以给数字钟提供一个频率稳定准确的32768Hz的方波信号，可保证数字钟的走时准确及稳定。相比二者的稳定性，晶振电路比555电路能够产生更加稳定的脉冲，数字电路中的时钟是由振荡器产生的，振荡器是数字钟的核心。振荡器的稳定度及频率的精度决定了数字钟计时的准确程度，所以最后决定采用晶振脉冲发生电路。石英晶体振荡器的特点是振荡频率准确、电路结构简单、频率易调整，它是电子钟的核心，用它产生标准频率信号，再由分频器分成秒时间脉冲。

所以秒脉冲晶体振荡选用32768Hz的晶振，该元件专为数字钟电路而设计，其频率较低，有利于减少分频器级数。从有关手册中，可查得C1、C2均为20pF。当要求频率准确度和稳定度更高时，还可接入校正电容并采取温度补偿措施。由于CMOS电路的输入阻抗极高，因此反馈电阻R1可选为20MΩ。

（2）分频器电路：分频器电路将32768Hz的高频方波信号经32768（152）次分频后得到1Hz的方波信号供秒计数器进行计数。分频器实际上也就是计数器。该电路可通过CD4060与双D触发器74LS74共同实现。

（3）时间计数器电路：时间计数电路由秒个位和秒十位计数器、分个位和分十位计数器及时个位和时十位计数器电路构成，其中秒个位和秒十位计数器、分个位和分十位计数器为60进制计数器，而根据设计要求，时个位和时十位计数器为24进制计数器。计数器可以使用十进制的74LS160。

（4）译码驱动电路：译码驱动电路将计数器输出的8421BCD码转换为数码管需要的逻辑状态，并且为保证数码管正常工作提供足够的工作电流。译码器可以使用CD4511。

（5）校时电路：可以通过基本的门器件、电阻与开关实现。由设计的电路图可选择与非门74LS00。（6）整点报时电路：一般时钟都应具备整点报时电路功能,即在时间出现整点前数秒内,数字钟会自动报时,以示提醒.其作用方式是发出连续的或有节奏的音频声波。

3、电路调试方法与结果说明（1）电路调试方法 ①数码管的调试：可以用万用表的负极接数码管的3或8脚，正极依次接数码管剩余的管脚所接电阻的另一端，并将万用表调至测发光二极管档位，从而测试数码管的显示是否正确。②“时”“分”“秒”电路的调试：将“时”“分”“秒”电路连接完成后，可以用函数信号发生器产生的1Hz方波信号分别作为“时”、“分”、“秒”的个位74LS160的计数脉冲，从而测试“时”是否为24进制，“分”和“秒”是否为60进制。③校时电路的调试：先将电路外接用函数信号发生器产生的2Hz方波信号，再分别通过校时、校分电路开关的断开、闭合以及开关闭合后电路的工作情况判断电路的校时、校分功能是否正确。

④秒脉冲产生电路的调试：将电路产生的秒时间脉冲接入示波器，观察并计算电路是否产生1Hz方波信号。（2）结果说明

①数码管的调试：当正极依次接1、2、4、5、7、9、10管脚时，数码管依次是G、F、A、B、C、D、E亮。②“时”“分”“秒”电路的调试：“时”为24进制（从“00”到“23”），“分”和“秒”都为60进制（从“00”到“59”）。

③校时电路的调试：开关断开时电路处于正常工作状态，开关闭合时电路处于校时、校分状态。

④秒脉冲产生电路的调试：电路产生1Hz方波信号。

4、软件设计说明书与流程图（1）秒脉冲产生电路

晶体振荡器是构成数字式时钟的核心，它保证了时钟的走时准确及稳定。由于晶体具有较高的频率稳定性及准确性，从而保证了输出频率的稳定和准确。晶体XTAL的频率选为32768HZ。该元件专为数字钟电路而设计，其频率较低，有利于减少分频器级数。从有关手册中，可查得C1、C2均为20pF。当要求频率准确度和稳定度更高时，还可接入校正电容并采取温度补偿措施。由于CMOS电路的输入阻抗极高，因此反馈电阻R1可选为22MΩ。较高的反馈电阻有利于提高振荡频率的稳定性。通常，数字钟的晶体振荡器输出频率较高，为了得到1Hz的秒信号输入，需要对振荡器的输出信号进行分频。通常实现分频器的电路是计数器电路，一般采用多级２进制计数器来实现。

本实验中采用CD4060来构成分频电路。管脚图见图2。CD4060在数字集成电路中可实现的分频次数最高，而且CD4060还包含振荡电路所需的非门，使用更为方便。CD4060计数为14级2进制计数器，可以将32768Hz的信号分频为2Hz，再经过74LS74即可获得1Hz的方波信号。原理电路图如图3所示，图4为仿真电路图。

图2 D4060管脚图

图3 CD4060秒脉冲振荡发生器

图 4 产生1Hz时间脉冲的电路图

（2）时间计数器电路 ①“秒”“分”电路

根据题目要求，“秒”和“分”都是60进制的，而且是从“00”到“59”，可以使用十进制的74LS160来实现这个功能。首先将两片74LS160通过串行进位方式接成百进制计数器，即分别将“秒”和“分”个位的进位输出信号经非门作为“秒”和“分”十位的计数输入脉冲。当计数器从全0状态开始计数，计入59个脉冲时，经与非门译码产生低电平信号立刻将两片74LS160同时置零，于是便得到了60进制的计数器。74160的逻辑功能示意图、引脚图及功能表如下所示。

图5 a)74160逻辑功能示意图

b)74160引脚图

图6 74160逻辑功能表 ②“时”电路 根据题目要求，“时”是24进制的，而且是从“00”到“23”，可以使用十进制的74LS160来实现这个功能。首先将两片74LS160通过串行进位方式接成百进制计数器，当计数器从全0状态开始计数，计入23个脉冲时，经与非门译码产生低电平信号立刻将两片74LS160同时置零，于是便得到了24进制的计数器。（3）译码驱动电路

计数器实现了对时间的累计以8421BCD码形式输出，选用显示译码电路将计数器的输出数码转换为数码显示器件所需要的输出逻辑和一定的电流，选用CD4511作为显示译码电路，选用LED数码管作为显示单元电路。由于CD4511是输出高电平有效，所以选用七段共阴极LED数码管。若将“秒”、“分”、“时”计数器的每位输出分别接到相应七段译码器的输入端，便可进行不同数字的显示。“秒”用数码管显示如图7所示。

图7 “秒”的译码及驱动显示电路图（4）校时电路

数字种启动后,每当数字钟显示与实际时间不符合,需要根据标准时间进行校时。通常，校正时间的方法是：首先截断正常的计数通路，然后再进行人工触发计数或将频率较高的方波信号加到需要校正的计数单元的输入端，校正好后，再转入正常计时状态即可。校“秒”时，采用等待校时。校“分”、“时”的原理比较简单，采用加速校时。对校时电路的要求是 : 1．在小时校正时不影响分和秒的正常计数。2．在分校正时不影响秒和小时的正常计数。当开关断开时，因为校正信号和0相与的输出为0，而开关的另一端接高电平，正常输入信号可以顺利通过与或门，故校时电路处于正常计时状态；当开关闭合时，情况正好与上述相反，这时校时电路处于校时状态。与非门可选74LS00，非门则可用与非门2个输入端并接来代替从而节省芯片。校时电路图见图8。

校时电路图（5）整点报时电路

一般时钟都应具备整点报时电路功能，即在时间出现整点前数秒内，数字钟会自动报时，以示提醒。其作用方式是发出连续的或有节奏的音频声波。当时间在59分50秒到59分59秒期间时，分十位、分个位和秒十位均保持不变，分别为5、9和5，因此可将分计数器十位的QC和QＡ、个位的QＤ和QＡ及秒计数器十位的QＣ 和QＡ相与。电路在整点前6秒钟内开始整点报时，即当时间在59分54秒到59分59秒期间时，报时电路产生报时控制信号，控制小喇叭产生低音；当时间为00分00秒时，报时电路产生报时控制信号，控制小喇叭产生高音。

5、软件调试方法与运行结果说明（1）软件调试方法

由于仿真时晶振不能正常工作，所以通过外接1KHz方波信号来调试电路。“时”“分”“秒”电路的调试：“时”为24进制（从“00”到“23”），“分”和“秒”都为60进制（从“00”到“59”）。校时电路的调试：可以通过校时、校分电路的开关来校对时间，并判断电路的“时”“分”“秒”的进制是否正确。开关断开时电路处于正常工作状态，开关闭合时电路处于校时、校分状态。（2）运行结果说明

数码管的各部分可以正确显示，电路的“时”为24进制（从“00”到“23”），“分”和“秒”都为60进制（从“00”到“59”）。开关断开时电路处于正常工作状态，开关闭合时电路处于校时、校分状态，通过控制开关及输入信号可以达到校时功能。

三、设计体会与建议 1.设计体会

我觉得此次的数字钟设计实验，电路原理相对来比较简单，但电路图比较复杂，所用芯片比较多，相应的连线也多，这就给焊接电路增加了较大的难度。不过通过此次实验，使我更进一步地熟悉了芯片的结构，掌握了实验中所用各芯片的工作原理和其具体的使用方法，同时还接触到了一些新认识的芯片，增长了见识。这次课程设计是一次难得的锻炼机会，让我们能够充分运用所学过的理论知识和自己动手实际操作的能力，另外还让我们学习查找资料的方法，以及自己设计电路、焊接电路、分析解决电路存在的问题的能力。这对于我来说是很好的提高，填补了平日理论学习后实践方面的空白。参考文献

[1] 阎石.数字电子技术基础[M].北京：高等教育出版社，2001年

数字电路设计课程教学改革研究 篇6

1 教学中存在的问题

笔者结合多年的教学体会, 分析电子类专业数字电路设计课程的教学现状, 认为该课程教学过程中存在的主要问题有以下几个方面。

1.1 教学内容脱离社会需求

数字电路设计课程一般包括数字电路设计、设计及应用三个部分, 原理是基础, 设计和应用是提高, 它们相辅相成、互相促进。但目前一些高等院校教学的基本情况是走向两个极端:一是过分侧重基础原理以及传统的教学方法, 而对数字电路设计的新技术重视程度不够, 缺乏足够的时效性, 使学生不能将所学知识与现代技术相结合, 不能适应企业对电路设计人才的需要;二是急功近利, 过分侧重流行数字电路开发工具的使用, 忽视甚至放弃原理的教学, 造成学生对具体开发工具的操作能力突出, 但缺乏完整的知识结构, 遇到问题不能举一反三。高等院校数字电路设计课程的教育目标是培养社会需求的电路设计应用人才, 这就要求培养的学生既理解原理、具有扎实功底, 又善于灵活运用现代设计开发工具、富于创新, 以上两个极端是不符合这一教育目标的。

1.2 教学实践有悖工程化原则

现代企业的电路设计基本上是工程化的合作开发。其基本特征是按照模块化设计的原则利用电子设计自动化软件进行组织。将电子设计自动化的基本方法融入数字电路设计课程的实践环节, 使学生尽早建立起工程化的概念, 应是顺应市场需求的一条原则, 但考察目前的教学过程可以看到, 除了毕业设计之外, 从课后作业、上机实验到课程设计或综合性实验, 几乎都是学生的个人行为, 大多数学生是抱着应付的心理被动地来完成这些任务的, 而且所有学生所作的工作千篇一律, 没有任何的创新, 更无所谓兴趣。在毕业设计中反映出许多学生不懂得如何合作开发一个实用的电路系统, 严重影响了毕业设计的质量。学生毕业后也不能迅速适应所在单位的工作要求。

1.3 教学手段缺乏多样性

目前, 高等院校电子类专业数字电路设计课程的授课大多采用电子课件。课件的运用一方面减轻了教师板书的负担增加了授课的信息量, 但另一方面, 教师在授课时对课件的过分依赖, 并加快了演示的节奏, 缺乏教与学的友好互动, 学生的思维难以与之同步也给课程的教学质量带来了一些问题。并且课下学生与老师之间缺乏交流, 使得一些课堂上遗留的问题得不到及时解决, 从而使教学质量下降。

1.4 考核制度沿袭传统的应试模式

目前的教学管理体制尤其是考核制度仍沿袭传统的应试教育模式, 在这种体制下, 高等院校以期终理论考试成绩作为对学生最终评分的主要依据, 造成学生为考试过关而学, 并不注重提高自身能力, 教师仅为完成教学任务而教, 并不注重培养学生的能力。这种违反教学规律、背离教学培养目标的现象已严重阻碍了数字电路设计课程的发展。

2 数字电路设计课程的教改思路

针对目前高等院校电子类专业数字电路设计的教学体系在诸多方面存在的不足, 笔者提出:以教学内容的整合为中心, 通过教学环节、教学手段、考核方式的配合, 建立一个较为合理的教学体系, 从而促进教学质量的提高和学生创新能力的培养。

2.1 整合教学内容, 完备知识体系

数字电路设计课程教学目标是, 通过课程的学习, 强化基础训练, 使学生理解数字电路设计的基本原理;理论课与E D A技术相结合, 应用软件工程原则, 掌握E D A设计数字电路的设计方法;培养学生的创新能力, 掌握V H D L语言的应用技术。在实施数字电路设计课程教学时, 应从基本原理、设计方法到应用开发, 涵盖如下教学内容: (1) 基本原理包括逻辑门电路、组合逻辑电路的分析与设计、常用组合逻辑功能器件、触发器、时序逻辑电路的分析和设计等。这些内容是教学的重点, 它们涵盖了数字电路的基本原理。 (2) 设计方法包括电路数字化原则、V H D L语言、E D A软件的应用。 (3) 开发软件包括Quartus II软件系统和proteus软件的应用。

2.2 重视实践环节, 培养创新能力

为了实现预期的教学目标, 必须将理论教学与实践教学紧密融合, 鼓励引导学生将理论知识灵活掌握, 并具体应用到实际生活中。实践教学是数字电路设计课程教学的一个重要环节, 课程中的理论和实际操作实验安排要合理。 (1) 教师在课堂上应给学生指定明确的有利于消化课堂理论知识的实验题目, 让学生实验时做到目的明确、有的放矢。 (2) 实验针对的往往是一定范围的知识点, 各个知识点相互联系不够紧密, 具有一定的局限性, 因此在课程的后期需要安排两周左右的课程设计或综合性实验训练, 所选题目应具有一定的应用背景, 让学生能够自由设计一个与实际生活联系紧密、具有实用价值的应用系统, 使所学知识融会贯通。

2.3 艺术组织教学, 优化教学手段

实际教学中要求教师应艺术地组织教学, 灵活采用多种教学手段, 这样才能吸引学生的注意力, 激发学生的学习潜能。

(1) 努力营造生动活泼的课堂教学气氛

学生对教师的感情直接影响到教学的效果, 教师在课堂上应鼓励学生敢于发表自己的见解, 正确与否教师都应从正面引导, 对学生的观点要给予充分的肯定, 民主、平等、融洽的课堂气氛是优化教学的基础。

(2) 教学资源全部上网, 畅通师生之间的沟通渠道

教学过程是教与学的和谐统一体, 要想达到好的教学效果, 师生之间必须及时地进行沟通。为此, 数字电路设计的主讲教师可根据实际情况, 制作或使用实用的CAI课件, 要求课件能够提供课堂教学、课后练习、重点难点、模拟试卷、疑问解答、作业批改等模块, 并与该课程的教学大纲、授课计划等教学资源全部集成到校园网, 从而建立师生间良好的沟通渠道。

(3) 教学手段应灵活多变

在授课过程中, 教师应针对不同的教学内容, 运用不同的教学手段, 提高教学质量。如对知识性较强的章节尽量采用C A I课件;对内容浅显、易于理解的章节可提出要点、安排学生自学;对需要深入掌握的重点难点, 如异步时序逻辑等, 可用板书的形式进行详细的讲解。

2.4 改革考核方式, 重视能力培养

数字电路设计的考核应分为知识考核与能力考核两部分。知识考核重点考查学生对关键概念和原理的熟悉和理解程度, 考核方式和题目要避免学生死记硬背;能力考核的方式要灵活一些, 比如与E D A相结合, 综合考查学生对数字电路的理解和掌握程度。期末可以安排学生进行综合实训, 自由组队完成, 以求在合作中掌握更多的知识培养更多的兴趣, 教师可根据每组学生的完成情况给出评判。应将考核变为激发学生学习兴趣的机会, 而不要成为教师和学生的一种无奈。

创新是一个民族的灵魂和国家兴旺发达的不竭动力, 教育是保证创新的基石。如何在数字电路设计课程的教学中加强学生的创新能力培养, 关系到未来电子类人才的综合素质。数字电路设计课程的教学改革涉及方方面面, 教师应从教学内容、教学手段、考核方式等方面认真考虑, 锐意改革, 为社会培养出具有创新能力的电路设计人才。

摘要：分析了数字电路设计课程教学的现状。认为在教学过程中存在教学内容脱离社会需求、教学实践有悖工程化原则、教学手段缺乏多样性、考核制度沿袭传统的应试模式等诸多问题。针时这些问题从教学内容、教学手段、考核方式等方面进行了探讨, 提出了数字电路设计课程的教改思路。