电路板结构

电路板结构（精选7篇）

电路板结构 篇1

集成电路制造厂对其生产的每种集成电路封装器件都要进行老化测试, 所以集成电路需求量的迅速增长, 为老化测试插座产业也提出了更高的要求, 必须具备与产量和品种相适应的老化测试插座。老化测试插座是对集成电路进行可靠性验证和各类环境适应性试验的必备的试验装置。

集成电路封装的结构型式

集成电路芯片的封装技术已历经了好几代的变迁, 技术指标一代比一代先进, 如芯片面积与封装面积越来越接近, 适用频率越来越高, 耐温性能越来越好, 引脚数增多, 引脚节距减小, 可靠性提高, 更加方便等等。芯片封装形式很多, 但就其与PCB的安装方式来看主要有以下两类封装:通孔式封装和表面贴装式封装。

通孔式封装, 是IC的引脚通过穿孔插进电路板, 在板的背后焊接。主要包括双列直插式封装 (DIP) 和针栅阵列封装 (PGA) 。较受欢迎的表面贴装式封装, 是将芯片载体 (封装) 直接焊接在PCB上的封装。包括:小外形封装SOP;四方扁平封装QFP;塑料引线芯片载体封装PLCC;无引线陶瓷芯片载体封装LCC;球栅阵列封装BGA、芯片级封装CSP等。

老化测试插座的结构

无论是通孔式封装还是表面贴装式封装, 生产制造过程中的老化测试都是一个重要环节, 所以老化测试插座是随着集成电路的发展而发展的。老化测试插座的结构是根据集成电路封装结构的不同而设计的, 其命名与集成电路封装形式一致。因此, 为了顺应集成电路的飞速发展, 一般而言, 有什么样的封装形式就有什么样的老化测试插座。并且由于集成电路封装节距小、密度大, 所以给老化测试插座的设计与制造带来了很大的难度。下面对老化测试插座的结构作简单介绍。

通孔式封装老化测试插座

单、双列直插式封装老化测试插座

单、双列直插式封装的I/O接脚是从封装的对边伸延出来的, 然后弯曲 (见图1) 。双列直插式封装有塑料PDIP和陶瓷CDIP两种, 中心距为2.54mm或1.778mm, 一般是8～64接图3圆孔式老练测试插座脚, 而塑料封装DIP的接脚数目通常可以多至68。因为压模和引线框的关系, 令制造尺寸更大的DIP有困难, 导致接脚数目局限在68以内。由于DIP接脚数目比较少, 最多为68, 所以DIP老化测试插座一般采用低插拔力片簧式结构 (见图2) , 此结构由接触件和绝缘安装板组成。接触件采用片簧式结构使封装引线, 与片簧式接触件双面接触, 耐磨损, 并易于插拔。

虽然国内外大多数IC生产厂家在对DIP进行老化测试时采用上述的片簧式结构, 也有少数的IC生产厂家采用手柄式老化测试插座, 这种插座是零插拔力结构, 设计制造难度比较大, 价格也比较高, 所以也有少数IC生产厂家使用圆孔式结构 (见图3) , 即装机用DIP插座, 因装机用DIP插座插拔力小, 接触可靠, 并且价格很便宜。

针栅阵列封装 (PGA) 封装老化测试插座

PG A是通孔封装中的一种流行封装, 它是一个多层的芯片载体封装, 外形通常是正方形的, 这类封装底部焊有接脚, 通常用在接脚数目超过68的超大规模IC (VLSI) 上。当需要高接脚数目或低热阻时, PGA是DIP的最佳取代封装方式。PGA封装的外形见图4。

P P G A为塑料针栅阵列封装, C P G A为陶瓷针栅阵列封装其节距为2.54mm。而FPGA为窄节距PGA, 目前接脚节距为0.80mm、0.65mm的FPGA为主流。目前国内常用的PGA封装接脚数目从100 (10×10) 到441 (21×21) 或更多。

对于接脚数目少于100线的PGA封装进行老化测试时, 国内有一小部分生产厂家采用性价比较好、插拔力较小的圆孔插入式插座 (见图5) 。而对于超过接脚数目100的, 则要使用零插拔力老化测试插座。

PGA零插拔力老化测试插座的结构形式 (见图6) 。使用时把这种插座的手柄轻轻抬起, PGA就可以很容易、轻松地插入插座中, 然后将手柄水平放置到原处, 利用插座本身的特殊结构生成的挤压力, 将PGA的接脚与插座牢牢地接触, 绝对不存在接触不良的问题, 而拆卸PGA芯片只需将插座的手柄轻轻抬起, 则压力解除, PGA芯片既可轻松取出。由于PGA零图13按压式老化测试插座结构示意图插拔力插座使用方便, 接触可靠, 也常用于装机。例如, 计算机主机中的CPU就使用的是PGA零插拔力插座。

表面贴装式封装老化测试插座

表面贴装式封装形式

Q F P四方扁平封装适用于高频和多接脚器件, 四边都有细小的“L”字引线 (见图7) 。小外形封装 (SOP) 的引线与QFP方式基本相同。唯一区别是QFP一般为正方形, 四边都有引线, 而SOP则是两对边有引线, 见图8。

Q F P在电路板的占位比D I P节省一倍。外形可以是正方形或长方形, 引线节距为1.27mm、1mm、0.8mm、0.65mm和0.5mm, 引线数目由20～240。而SOP的引线节距最大为1.27 mm, 最小为0.5 mm, 比DIP要小很多。到了20世纪80年代, 出现的内存第二代封装技术以TSOP为代表, 它很快为业界所普遍采用, 到目前为止还保持着内存封装的主流地位。

L CC系列封装是无引线封装, 其引线是采用特殊的工艺手段附着在陶瓷底板上的镀金片, 节距为1.27mm, 常见芯数为18、20、24、28、68等。封装形式见图9。

塑料有引线芯片载体 (PLCC/J L C C) 是T I于1 9 8 0年代初期开发的, 是代替无引线芯片载体的一个低成本封装方式。PLCC是J形弯曲 (J-bend) 的, 那是说这封装的接脚向内弯曲成“J”的形状, 所以有些厂家也叫JLCC或QFJ (见图10) 。PLCC的优点是占的安装位置更小, 而且接脚受封装保护。PLCC通常是正方形或长方形, 四边都有接脚, 节距为1.27 mm或0.65 mm。引线数常见的有18、20、22、28、32、44、52、68、84。

J形引线小外形封装 (SO J) 的对边伸延出来的, 然后弯曲成“J”形 (见图11) , 引线形状与PLCC相同, 不过PLCC的引线分布在四边, 其引线节距为1.27 mm, 常用芯数为16、20、24、26、28、32、34、40、44 (节距为0.80) 。

为满足发展的需要, 在原有封装方式的基础上, 又增添了新的方式——球栅阵列封装 (BGA) 、盘栅阵列封装 (LGA) , 芯片尺寸封装 (CSP) 、多芯片组件 (MCM) 等等, 其外形见图12, 由图可以看出, 这几种封装形式充分利用整个底部来与电路板互连, 用的不是接脚, 而是焊锡球, 因此除了封装方便容易外, 还缩短了与PCB板之间的互连距离。

表面贴装式封装老化测试插座

表面贴装式封装的飞速发展, 也带动了表面贴装式封装老化测试插座产业的迅速发展。目前用于表面贴装式封装的老化插座的结构形式主要有两种:按压式和翻盖式。这两种结构都能很好地保护集成电路封装件, 并且方便快捷, 不需要专用工具就能放入和取出封装件。

按压式测试插座由安装板、施力装置、定位装置、接触件等零件组成, 其结构形式如图13所示, 常见的外形见图14。使用时操作者要按压插座的施力装置, 将表面贴装式封装件放置在接触件上, 并且借助于定位装置很好地定位, 松开施力装置使其施加给封装件的“L”形、“J”形或焊锡球形引线足够的力, 使得引线与接触件之间形成可靠的接触。国内IC生产厂家也曾使用过这种结构形式, 通过使用发现存在两个比较大的问题, 一是按压力太大, 不宜操作;二是由于手压施力装置时容易造成接触件受力不均匀, 使得图13所示的接触件受力后, 变形处易折断, 一个接触件损坏, 整个插座就报废了。所以一般情况下对于芯数比较少的表面贴装式封装件使用按压式结构的IC生产厂家还是比较多的, 比如J形弯曲引线的PLCC和SOJ, 在老化测试时一般选用此种结构形式。

翻盖式老化测试插座主要用于表面贴装式封装的夹具, 其施力装置是由带挂钩或卡块的不锈钢或塑料盖子。QFP、SOP封装件的引线为”L”状, 非常的脆弱, 其引线的节距分别为1.27 mm、1.02 mm、0.8 mm等。为了保护封装件的引线, QFP系列夹具结构设计时应有便于放置封装件的结图15翻盖式老化测试插座机构形式 (1) 构件。到目前为止用于QFP和SOP的翻盖式老化测试插座有两种结构形式。

一种是图15所示的结构, 由盖板、卡块、安装板和接触件等零件组成, 接触件安装在安装板的槽中, 接触件的接触部位与安装板的槽顶端有一定的距离H, 封装件的各个引线既可直接放置每个接触件上安装板的槽中, 这样的结构在盖子扣到位后, 既可以在夹具工作过程中很好地保护封装件, 又可以使封装件的引线与夹具的接触件可靠地接触。

另一种也是目前比较受欢迎的结构, 在带挂钩的盖板与接触件之间增加一个固定封装件的绝缘装置 (见图16) , 其中的定位板上设计有与封装件的引线的节距与数量相等的细长槽, 测试、老化时将QFP或SOP封装件放置在固定装置后, 再将固定装置放置在插座的接触件上, 盖板锁紧后, 即可以保证引线与接触件可靠地接触, 又能保护引线不受损害, 不变形。其最大优点就是操作方便, 使用寿命长, 比较受IC生产厂家的欢迎。

LCC翻盖式老化测试插座结构详见图17, 其接触件也是“C”型的。测试、老化时将其放置在插座的规定位置, 使封装件的引线与插座接触件的接触部位接触, 然后将盖板压紧卡块卡到位即可。

焊锡球形引脚封装翻盖式老化测试插座的结构形式见图18, 其接触件结构的形状为喇叭口形状, 这种喇叭口形状既能很好地保护焊锡球, 又能与焊锡球形成可靠地接触。老化测试时将封装件的焊锡球形引脚放置在接触件的喇叭口上, 将盖板压紧卡块卡到位后, 封装件的焊锡球形引脚与接触件的喇叭口的接触部位可靠地接触。

结语

本文简单论述了目前用量比较大的集成电路老化测试插座的结构形式。通过以上论述可以看出为了使用方便、保护封装件, 无论是通孔式封装, 还是表面贴装式封装其老化测试插座的结构形式基本上是低插拔力或零插拔力结构。

参考文献

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[3]球删阵列封装——小荷才露尖尖角[J].电子设计技术, 1995.12

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[5]贾松良等.电子封装与互连手册 (第四版) [M].北京:电子工业出版社2009.06

Zen4——升级版的电路结构 篇2

从1994年Pass先生提出一个精简型功放, Zen的设计理念, 并发布了第一版电路图以后, 直至本文已经过去了8年。在其间, Zen的电路经过设计者与制作者之间的交流和讨论不断得到改进, 从Zen1至本文的Zen4分为四个版本。

在Zen2中, 我们给Zen换了一颗强壮的心, 加入了ALEPH电流可变恒流源。ALEPH恒流源的加入, 使放大器的输出电流提高了一倍, 与Zen1的静态恒流源相比, 显著的降低了放大器的失真, 提高了输出功率和信噪比。

针对Zen电源抑制比低的问题, 在Zen3中, 我们讨论了如何使用稳压电源来给Zen供电, 降低放大器的输出噪声。

Zen的另一个不足, 是它的输入阻抗过低。根据之前几个版本的电路, Zen的输入阻抗在600Ω至几千欧姆不等。这么低的输入阻抗对于常见的信号源来说是一个很大的负担, 使信号源与放大器之间很难达到最佳的阻抗匹配。比较理想的放大器输入阻抗应该在47k左右。

我们将在本文中讨论解决这个问题, 并给定型后的Zen4功放设计一个配套的PCB。

提高输入阻抗

本着精简设计的初衷, 我们将尽可能的通过增加少量元件的方式来提高Zen的输入阻抗。

作为一个单级放大器, 增益级场效应管的输入端工作在虚地模式, Zen的输入阻抗可以等效成由输入插座至场效应管栅极之间的电阻。我们可以简单的通过提高输入电阻和反馈电阻的方式来增加放大器的输入阻抗, 但是这个做法将使场效应管工作在非线性区。

场效应管的栅极, 对于直流信号来说具有一个无限大的输入阻抗, 但是受栅源电容和栅漏电容的影响, 它的交流输入阻抗非线性是变化的。场效应管的这个特点使其在放大高频信号时产生失真。根据以前几个版本Zen放大器的失真与频率曲线, 也可以发现这个问题, 随着频率的增加, 放大器的谐波失真从高频段的某点开始会显著提高。

比较合理的解决办法是在放大器的输入部分增加一级缓冲放大, 此举可以有效的降低高频失真。图1所示是由一个N沟道场效应管构成的源极跟随器, 这个电路的特点是输入阻抗非常高, 输出阻抗非常低。在小信号级进行阻抗匹配的好处是, 因为小信号场效应管的输入电容比功率型场效应管小得多, 对高频信号的影响也将是微乎其微的。

用P沟道场效应管也可以构成类似的跟随器, 如图2所示。管子的漏极接地, 源极通过一个电流源进行偏置 (电流源简化为一只电阻) 。这种方式有很多优点:首先, 输入信号可以直接耦合, 省略了对音质影响较大的输入电容, 且不需要输入偏置电路。其次, 管子的栅源电压是固定的, 根据管子自身的参数, Vgs约为3.5V。这个电压不受源极电阻数值的限制, 这样可以给管子设定较高的静态电流。第三, P沟道场效应管的非线性区往往与N沟道的管子相反, 这样可以在一定程度上减小增益级 (N沟道场效应管) 的失真, 可以通过调整管子的偏置电流使前后级电路做到合理搭配。第四, 由于管子的输入端等效为虚地, 它的输入电压基本恒定, Vgs=3.5V, 驱动电流不会受输入电压的影响。电路没有米勒效应, 也不受增益和离散电容的影响, 可以获得更好的性能。

Zen4电路

图3所示为最后定型的Zen4电路图。至此, Zen经历了三个版本的修改, 电路结构和性能已经非常完善了。在它的输入部分, 使用了图2所示的缓冲级;电源部分, 使用了Zen3中介绍的稳压电源;恒流源部分, 使用了Zen2中介绍的ALEPH电流可变恒流源。

VT4为缓冲放大级, 通过R13进行偏置。R9和C7的作用是进一步过滤电源至R13上的电压。R2和R3的反馈回路从以前的VT1栅极改为VT4的栅极。放大器的输入阻抗为47k。

电路静态的电流为2A, 在8Ω负载下可以达到25W的额定输出功率。可以通过R0和R1来简单的设定放大器的静态电流。图中R0和R1并联构成一个0.33Ω的电阻, 取消R1时, 电流将下降为1.3A。当R0和R1并联, 电源电压为50V时, ZEN4的静态功耗为100W, 取消R1后, 功耗减小为67W。

根据散热片规格和电源电压, 可以灵活决定是否安装R1。如果你准备驱动阻抗为4Ω的音箱, 则一定要加上R1。另外还需要注意, 当取消R1时, R16的数值也需要做相应的改变, 从1.5k调整为1k。

与其他版本的Zen相同, Zen4对电阻电容的数值要求也不是非常严格。除了关键部位的元件需要数值精确以保证电路稳定工作以外, 其他地方都可以根据实际情况和手头的元件加以灵活调整。

k2和k5的选择范围比较宽, 只要符合电压电流需要的N沟道场效应管都可以替换使用。一般功率在150W以上, 电流在10A以上的N沟道管子都可以用, 它们对声音的影响比k1和k4低很多。

对于VT1, 如同前面文章中所分析的, 最理想的选择是IRFP044, 也可以用IRFP140或者240来替换, 它们的性能基本相同。

对于VT4来说, 最理想的选择是Zetex生产的ZVP3310。IRF9510或者9610也可以替换使用, 但是这两只管子的输入电容偏高, 当放大器的输入阻抗设定在47k时, 缓冲级的高频失真略大。如果你不介意较低的输入阻抗, 比如输入阻抗降低为10k, 那么也可以通过减小R2和R3的阻值来改善高频特性。

注意Zen4的输入端没有设计高压保护, 当输入信号超过20V时, VT4有可能会损坏。所以在连接信号源和放大器时需要小心操作, 最好给VT4准备上几只备件。

电路对VT3的型号没有特别要求, 只要耐压符合要求的小功率NPN晶体管都可以替换使用。

C4是C1的旁路电容, 它的作用是降低C1的高频阻抗, 提高放大器高频声音的通透度, 也可以省略。C2可以使用电解电容或者薄膜电容 (薄膜电容为首选) , 容量应至少为10μF, 以避免低频信号的衰减。当C2使用电解电容时, 可以不考虑极性的问题, 这是因为在电路中C2两端的电压是大致相同的。

C8和C10是高频旁路电容, 通常情况下, 取消它们电路也可以正常工作, 它们的作用是使放大器工作更稳定。C12的作用与C8和C10相同, 抑制电路的高频振荡。如果买不到高品质的5pF电容, 也可以使用两只10pF电容串联来组成C12。还有个更简单的办法, 使用两根绝缘的单芯导线, 拧在一起作为C12, 导线长度为1.5英寸时, 容量约为5p F。这个方法使电路调节也变得更加灵活, 可以一边看着示波器的方波, 一边调整绞合导线的长度。

Z1～Z5是5只9.1V稳压管串联后获得45.5V的参考电压, 为调节VT5参考。可以根据需要灵活调整稳压管的组合, 来获得自己需要的电压。图4是Pass给Zen4设计的配套PCB, 长宽约为6.5英寸×3英寸, 元件编号对应图3所示的电路图。图5所示为焊接完毕的ZEN4放大板。PCB上不包括非稳压的50V电源部分。

制作

图6为Zen4的电源部分。制作一部立体声功放, 要求变压器的次级输出电压为双18V/AC, 功率不低于300W。Pass推荐采用两台变压器分别供电的方式, 把Zen4做成双单声道的结构。注意图中地线隔离桥的接法:当使用一台变压器供电时, 隔离桥的两个交流输入桥臂是连接在一起再与两个通道的放大器的地相连的;当使用双变压器供电时, 隔离桥的交流桥臂需要连接至各自放大器的地上。

特别需要注意的情况是, 使用双变压器供电, 把Zen4连接成平衡模式或桥接模式时, 一定要使用足够粗的导线把两个放大器的输出地连接在一起, 否则音箱单元的电流将通过信号线的地线形成回路。

图7为PCB和功率场效应管的安装尺寸。整个组件通过螺丝固定在一片体积足够大的散热片上。注意功率管必须与散热片绝缘, 可以借助硅垫或云母片, 涂抹适量的导热硅脂把管子固定在散热片上。为了防止管子受力损坏, 应该在螺丝与管子之间加上一个垫片, 并且注意不要把螺丝上的太紧。PCB板上的地, 通过隔离电阻R20与散热片及机箱连接。

每通道散热片上的耗散功率将高达100W, 条件允许的情况下, 尽可能增加散热片的重量和有效表面积。也可以通过取消R1的方式来降低功耗, 或者采用风扇辅助加强散热效果。

如果能确保放大器散热良好, 可以考虑通过提高偏置电流的方式来增加它的输出功率。比如使用0.47Ω的电阻来替换R1, 此时偏置电流将提高到2.8A, 在4Ω的负载下, 可以获得50W的输出功率;两部放大器工作在平衡模式下, 在8Ω负载下将可以获得100W的输出功率。注意当R1的阻值调整为0.47Ω时, R16的阻值也要相应的变成2k。

表1为Zen4功放一个声道的元件列表, 不含变压器和机箱。Zen4的信噪比较高, 使用木制机箱也可以获得很好的效果, 而且木制机箱造价低, 外观上也比较符合Zen的设计理念。注意当使用木制机箱时, 需要把整流桥固定在散热片上以利散热。

调整

在给放大器通电前, 首先应该检查电路板和接线是否正确, 管子与散热片之间的绝缘和固定是否符合要求。为了避免不必要的损失, 这个步骤起码应该进行三次。

当确定了上述的组装工作都正确无误时, 可以先试着给一个通道加电调试。为了安全, 最好佩戴上安全眼镜。在变压器初级线圈与市电之间 (美国市电为110V) , 先使用一根1.5A的保险丝, 将R4设置为最大值 (逆时针旋转到头) 。使用一台自耦变压器, 缓慢的增加功放的电压, 并注意查看R0两端的电压, 如果电压不超过0.7V, 继续增加功放的电压。调整R0使VT1漏极电压等于1/2的稳压电源电压。

当放大器进行几分钟的预热以后, 可以试着调整R4, 同时检查电路中其他标定位置的电压是否符合正常。然后再用同样的方式来调整另一个通道。

两个通道各个节点的电压都符合电路图中所标注的数值, 那放大器就基本调试成功了。如果在调试中发现问题, 最好不要心急, 耐下心来慢慢查找故障点, 防止将小问题扩大化。

最后, 将电源保险丝换成3A的, 将功放运行一个小时。检查两个通道散热片的温度有无异常, 每隔几分钟, 检查有无烧焦等异常气味。同时调整R4数值, 进一步稳定放大器的工作点。

性能

改进以后的Zen4, 除了具有较高的输入阻抗以外, 放大器的综合性能也比以前的版本提高了很多。由于使用了稳压电源, 输出噪声低于35μV, 这是一个非常好的指标。

图8显示了放大器在2A偏置电流, 8Ω负载下, 1k Hz时的谐波失真与输出功率曲线。图9显示了相同条件下, 降低放大器偏置电流后的谐波失真与输出功率曲线。此时电路中的R1被取消, R16的阻值为1k, 偏置电流为1.3A。图10显示了放大器在1W输出, 频率为20Hz～20k Hz的失真曲线, 这个指标好于之前任何一个版本的Zen。图11显示了放大器的频率响应曲线, 从10Hz往上完全平坦, 在100k Hz附近下降了约2d B。

为了获得较低的失真, Pass强烈建议让Zen工作在平衡或者桥接模式。如同Zen1和Zen2中所分析的那样, 平衡模式可以大幅度的降低Zen4的失真。如果你的音箱阻抗为8Ω, 且需要较大的输出功率, 可以考虑使用此法。

结论

Pass对Zen4给予了较高的评价, 他自己的体会是Zen4的声音和它的电路一样好。并且在与Pass引以为傲的ALEPH系列商业功放做对比时, Zen4不输给ALEPH3。Zen4的声音特点是耐听, 有音乐味, 它的不足是低频略有欠缺。推荐使用阻抗8Ω, 灵敏度不低于90dB的高灵敏度音箱与其搭配。一般来说, 适合胆机的音箱也同样适合Zen4。

电路板结构 篇3

在一些电磁环境比较恶劣的情况下,一些大规模集成电路常常会受到干扰,导致不能正常工作[1],特别是储存单元,使原来存储的“0”变为“1”,或者“1”变为“0”,即单粒子翻转效应(SEU)。随着集成电路的发展,超大规模集成电路(VLSI)是必然的发展趋势。但是,单粒子翻转效应已经严重影响了VLSI的发展。

由于单粒子翻转对电路稳定性的影响,新的电路设计结构必须减少其对电路稳定性的影响[2,3,4]。在这些新提出的电路结构中,比较常用的检查和纠正单粒子翻转的方法是三模冗余(TMR)和软件错误检测和纠正电路。三模冗余[5]是解决SEU影响的最有效方式,其设计原理是将要保护的电路复制成完全相同的三份,同时运行这三部分电路,并且对该三部分电路的运行结果进行大数表决,表决出一个置信度高的结果输出,同时检测出那个冗余逻辑块翻转并进行修复。但它的最大缺点是需要消耗大量的资源,才能实现该电路结构。软件错误检测和纠正电路[6]的原理是根据不同的编解码方式,实现对所存储数据进行检测和纠正。最常用的海明码方式[7],其设计原理是在存储的数据源码中加入一些冗余码,使这些数据源码和数据源码之间建立一定的关系,一旦数据源码或是冗余码出现某种错误时,数据码和冗余码之间的关系被破坏,就形成非法编码。接收端可以通过检测数据码和冗余码来检测数据码的正确性,并对检测出来的错误数据源码进行修改。

近来,一种基于时钟沿来检测和纠正单粒子翻转的电路结构,实现了检测单元占用更小的面积,使用更少的逻辑单元,实现相近的检测和纠正率。本文在基于该文提出的检测和纠错原理的基础上,提出了一种新的可以多次检测和纠正单粒子翻转的电路结构。

1时钟沿检测和纠错电路原理

1.1 时钟沿产生原理

基于时钟沿的检测和纠正电路原理[8]可知,对于触发器来说,只有在时钟上升沿的时候,输出数据发生转变才是有效的正确数据,而其他任何时刻的变化都是由于外界原因引起的信号错误(本文主要是针对SEU引起的错误)。该电路结构就是基于上述原理,通过对比数据与时钟的转变沿来对数据进行检测和纠正的,其过程可描述为时钟沿经过3个非门的延时,产生信号not_clk,该信号和时钟信号相与产生1个上升沿脉冲。

1.2 错误检测和纠正电路

另外一个需要解决的重要问题就是错误的检测和纠正。首先,该文信号的错误检测原理图如图1所示。时钟产生的脉冲与数据翻转产生的脉冲进行比较。比较单元的核心部分可由如下表达式表述:

$\text{S}\text{E}\text{U}\_\text{Ο}=\text{D}\text{a}\text{t}\text{a}\_\text{p}\text{u}\text{l}\text{s}\text{e}\times \text{C}\text{l}\text{k}\_\text{p}\text{u}\text{l}\text{s}{\text{e}}^{\prime }(1)$

式中:Data_pulse是数据信号经过沿检测电路后的信号;Clk_pulse 是时钟信号经过沿检测电路后的信号。在时钟上升沿时,Clk_pulse会产生一个正向脉冲,如果此时数据发生翻转,Data_pulse也会产生一个正相脉冲,SEU_O将保持0不变,当SEU影响,使数据发生翻转时,Data_pulse会产生一个脉冲,而此时由于不是在时钟上升沿,信号Clk_pulse将保持为1,此时的输出信号SEU_O就被置为1。由上述分析可知,当没有SEU错误发生时SEU_O为0;当发生SEU错误时SEU_O为1;

该文的错误纠正电路原理如图1所示,该部分电路的核心是运用一个多路输出选择器来纠正触发器的错误输出信号。多路输出选择器的输入信号为SEU_O,输出选择信号为触发器的输出信号,两个输出信号分别连接到触发器的复位端和清零端。

由上面的分析可知,检测到有错误发生时,SEU_O的值为1。此时,如果Q值为1(正确值应该为0),那么就把SEU_O 的值1赋给S1,触发器被清零,Q被置为0;如果Q值为0(正确值应该为1),那么把SEU_O 的值1赋给S0,触发器被置1,Q被置为1,从而实现对Q值的纠正;如果没有错误发生时,SEU_O的值为0,此时不论触发器的输出信号Q为1或0,都不会对Q值产生影响。

为了避免检测电路把纠正之后的Q值作为SEU引起的错误值来进行处理和纠正,该电路添加了一个触发器,用以锁存以前的电路状态,如图1所示。信号SEU_O与信号S3,S4,S5有关,可以由下述表达式表示:

$\text{S}\text{E}\text{U}\_\text{Ο}=\text{S}4\times \text{S}{3}^{\prime }\times \text{S}{5}^{\prime }(2)$

由原理图可知,每一个时钟上升沿到来时就会对触发器清零,电路可以对数据进行检测和纠正。若在一个时钟周期内,第1次发生单粒子翻转并被检测到SEU_O由0变为1,同时触发器被置1,进而SEU_O的值又变为0,纠正后的数据产生数据沿脉冲不会对SEU_O的值产生影响,从而完成这一次的数据检测和纠正。

上述基于时钟沿检测和纠正电路是针对一个触发器的情况,但是一个系统设计必定会包含多个触发器。如图2所示为该电路结构应用到多个触发器的原理图。电路结构可以分为独立模块和公用模块两个部分。时钟是整个电路系统公用的部分,所以时钟沿单元是可以公用的。此外,锁存器是存储前一个时刻的电路状态,所以也是可以作为公用单元使用的。

N个单独模块产生的错误检测信号SEU_O,通过N位的或门输入给公共模块,进而对电路中N能发器的输出进行修改。由图2可知,任何一个触发器检测出有SEU错误产生,该触发器的单独模块输出信号SEU_O变为1,那么公共模块的输入信号SEU变为1,进而通过各个模块的S5信号对状态进行保存,使其对改变后的值不进行错误处理。

2多次检测单粒子翻转的电路结构

由第一节可知,该方案虽然可以以较小的面积和使用较少的逻辑器件实现单粒子翻转的检测和纠正。但是它存在两个问题,第一个问题是对于数据转变沿的检测只可以检测0到1的转变,不可以检测到1到0 的转变,以至于对由于SEU引起的由1变为0的数据错误翻转无法检测,影响电路系统的稳定行;第二个问题是该电路结构设计的假设条件,每1个时钟周期只发生1次单粒子翻转引起的数据错误。由图2可知,当一个时钟上升沿来临,锁存器的输出Q被清零,SEU_O的值只与数据沿和时钟沿有关。当任何一个触发器的输出由于受到SEU的影响发生翻转时,通过各个独立模块的错误检测电路,检测出有错误发生。此时,该独立模块的SEU_O变为1,并对该模块中的触发器输出进行纠正。同时,公共模块的锁存器被置为1,由前面的式(2)可知,SEU_O变为0,并且与S3和S4无关,直到下一个时钟上升沿到来时,锁存器才被再次置为0,才会随着S3和S4发生变化。由上述分析可知,该电路结构在一个时钟周期内只可以检测和纠正一次单粒子翻转引起的数据输出错误。

在只有一位触发器的情况下,电路在每一个时钟最多发生一次翻转的假设是可以接受的。但是,随着现在电路规模和功能要求的增加,这将限制电路对数据的检测和纠正,严重影响电路系统的可靠性。

2.1 数据沿的产生

针对第一个问题,本文对数据转变沿的检测采用下述结构。该电路结构采用2个非门和1个异或门。利用两个非门来产生延时,异或门对延时后的信号和原来的信号进行比较,进而在上升沿和下降沿时产生一个脉冲,用于数据沿的检测。

2.2 多次检测和纠正错误数据电路

针对第二个问题,本文添加了少量的逻辑电路,以实现对由SEU引起的错误数据的多次检测和纠正。原理图如图3所示,与参考文献[1]提出的电路原理相比,该电路结构只是在公共模块上增加了1个非门和1个CMOS传输门,用于检测数据修改是否完成,并对锁存器赋值,使电路在数据纠正完成以后,让锁存器输出变为0,即恢复到没有检测到错误发生的状态。该电路可以对下一个由SEU引起的数据翻转进行检测和纠正,进而大大提高电路的稳定性和可靠性。

电路原理:当时钟处于上升沿时,信号S3产生一个高脉冲,此时锁存器被清零。锁存器输出0时,CMOS传输门被关闭,不传输数据。当检测到由于SEU引起的Q值翻转时, SEU_O变为1,此时锁存器被置为1。当SEU_O变为1时,对数据Q进行纠正,Q值发生翻转,会产生一个高脉冲。当锁存器被置为1时,CMOS传输门导通,SEU_O又变为0。数据Q被纠正,发生翻转产生1个高脉冲,此时CMOS传输门被导通。数据Q产生的脉冲经过传输门和非门,变为低脉冲,该脉冲传输到锁存器的输入端,进而锁存器的输出变为0。此时,CMOS传输门关闭,信号SEU_O只与S4和S3有关,电路的错误检测和纠正电路恢复到没有发生错误时的状态,准备检测下一个数据沿。

由上述分析可知,该电路可以实现电路对多个SEU引起的数据错误翻转进行检测和纠正,从而提高电路的可靠性。

如图3所示,该电路分为两个部分,上虚框内是每一个数据单独具有的错误检测和修改部分;下虚框内是该电路的公用部分。

该电路结构运用到N位触发器的原理框图如图4所示。与原来的设计类似,该电路结构有N个独立模块和一个公用模块。由图可知,每个单独模块输出的信号SEU_O通过一个N输入或门,得出的逻辑值传输给公共模块的SEU信号,以控制各个单独模块的数据纠正。当检测到SEU发生后,触发器的输出变为1,CMOS传输门被导通。

此时,各个单独模块的信号S4通过一个N输入或门,得出的逻辑值传输给公共模块,以改变锁存器的输出,进而各个模块的信号SEU_O也只与各个模块的数据沿和时钟沿有关,回到了错误检测和纠正的准备状态。从而达到多次检验和纠正SEU引起的错误数据翻转。

3仿真结果

为验证多次检测和纠正电路的可靠性,使用仿真器的内建命令进行了错误注入[9,10],运用TB文件对输入数据进行控制,以模拟真实情况下的SEU。在不是信号上升沿的时候,使触发器中输出信号Q发生翻转,模拟SEU引起的错误输出,通过观察信号Q的值,进行检验电路的检测和修改功能。

图5是基于上述电路结构和错误注入的仿真结果。从图中可以看出,随着触发器的输出信号Q的变化,检测和纠正电路的工作状态。在左侧椭圆标示的位置,是正确的数据翻转。此时产生了数据脉冲和时钟脉冲,检测信号SEU_O和锁存器的输出(LATCH)没有发生变化,保持0的状态;在右侧椭圆标示的位置可以看出,是错误的数据翻转引起Q变为0。

此时,检测电路检测出其为错误的数据翻转,信号SEU_O由0变为1,锁存器输出信号变为1,CMOS传输门导通。当信号SEU_O为1时,纠正电路对Q值进行纠正,Q值恢复为正确值,与此同时,信号S4(即Q_pulse)产生一个正脉冲。由于CMOS传输门此时导通,所以信号S4经过一个CMOS传输门和一个非门传输给锁存器,锁存器的输出信号变为0,CMOS传输门关闭。由于在SEU_O信号由0变为1时,锁存器被置为1。此时,信号SEU_O变为0,信号SEU_O和锁存器的输出(LATCH)恢复错误纠正前的状态。由上述分析可知,信号SEU_O跳变为1的时间间隔很短,如图5所示。

4结语

本文提出的电路结构可以实现对SEU引起的数据错误翻转进行多次检测和纠正,完善了参考文献[1]所述电路结构,打破了该电路的1个时钟只可以纠正1次SEU引起错误的局限性。在提高电路结构的检测和纠正能力的同时,本文提出的电路结构只是增加了极少的资源消耗。为了更好地检测SEU引起的错误翻转,在每个单独模块中只由原来的与门替换为异或门;为了实现对电路错误翻转的多次检测,仅在电路的公共模块上增加了一个N输入或门,即整个电路只是增加了一个或门。因此,仅占用较少的面积和资源,就能对触发器的错误翻转进行实时监控。

摘要：给出了一种改进的基于时钟沿的自我检测和纠正的电路结构,以纠正由单粒子翻转(SEU)引起的数据错误。简单概述了已有的检测和纠正SEU的电路结构,并在该电路的基础上提出了改进的电路结构,以实现对触发器以及SRAM等存储器的实时监控,并可以及时纠正其由于SEU引起的数据错误。采用内建命令进行错误注入模拟单粒子翻转对电路的影响。改进的电路与原来的电路相比,以微小的面积和较少的资源换取更高的纠错率。

关键词：SEU,检测和纠正,时钟沿,FPGA,触发器

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电路板结构 篇4

近年来,凝视型红外焦平面成像系统已经成为红外成像系统最有发展前景的探测器件。但由于制造工艺的限制,焦平面阵列探测单元响应度不完全一致,导致了叠加在图像上的空间噪声,即固定图形噪声,严重影响了红外系统的成像质量和辐射测量精度。因此,红外图像的非均匀校正成为目前亟待解决的问题。

已有的非均匀校正技术大致可分为两大类:第一类是基于黑体的非均匀校正技术,其光学和机械结构复杂,达不到实时校正要求;第二类是基于场景的非均匀校正技术,它直接利用场景信息,克服了黑体校正的缺点,成为目前研究的主要方向。比如,Scribner等[1]提出的时域高通滤波算法、神经网络校正算法[2]、Harris等[3]提出的恒定统计算法和Torres等[4]提出的卡尔曼滤波校正算法等均属于此类。然而,这些算法又不可避免的存在一些缺陷:时域高通滤波要求探测单元成像具有较高的时空遍历性,神经网络算法利用噪声图像的四邻域平均作为图像像素灰度的期望值导致算法结果不理想,恒定统计算法和卡尔曼滤波校正算法又要求探测单元接收的辐射量位于同一个范围,即满足恒定范围假设。

文献[5]提出的基于图像配准的非均匀校正算法和文献[6]提出的迭代最小二乘算法也属于基于场景的非均匀校正技术。它们很大程度上克服了这些缺陷,但它们的性能过分依赖于图像配准的精度,且存在算法收敛程度不够和计算量大的缺点。本文依据局部恒定统计假设和递推最小二乘估计原理,提出了基于读出电路结构红外焦平面图像非均匀校正算法。由于算法考虑了读出电路的结构知识,因而使产生的噪声特性更符合实际,具有更广的应用实践性。同时算法依据了递推特性,降低了数据存储量,节省了存储单元。从而有效降低了算法的计算复杂性,提高了实时处理能力,使算法的工程实用成为可能。

2 噪声模型

针对固定图案噪声产生的原因[6]对实际图像影响的大小,基本上可以把噪声归结为两个主要的来源:一类是由红外传感器读出电路生成的,这其中包含乘性噪声和加性噪声。另一类是固定的传感器噪声,这基本上包括了环境影响、像元的非均匀响应特性和光学系统的影响,其中也包含乘性噪声和加性噪声。针对这两种固定图案噪声,分别建立相应的传感器噪声模型和读出电路噪声模型。

2.1 传感器噪声模型

由焦平面阵列探测单元的非均匀特性,给出第k帧图像的数学模型:

式中:(i,j)表示第k帧图像中的像素坐标,ak,2(i,j)和ak1,(i,j)分别表示叠加在原始图像xk(i,j)上的乘性固定噪声和加性固定噪声,yk(i,j)为探测器的输出。

由于算法对每个像素进行相同的运算,为简便起见,以下叙述中省略像素位置(i,j)。即可得到图像xk的估计式为

由于yk是传感器输出图像值,可以直接得到,故校正值xk的求解转化为对噪声参数ak,2和ak,1的求解。

2.2 读出电路噪声模型

红外焦平面一般有很多输出通道来满足红外摄像仪所要求的高带宽需求。传感器的光响应在不同读出电路的输出通道上分组和多路传输。这些传输的电信号要经过参数特性各异的读出电路通道,导致了属于同一组的传感器响应具有一致的乘性和加性偏差。基于这些特性,本文提出了读出电路噪声模型。

特别的,考虑L组输出,其中每一组输出响应值都通过一个相同的读出电路通道。定义每组相应的传感器单元标号集合为M1,M2ML。假设传感器单元标号的集合互相排斥,其具体关系如下:

通道1(M1):;通道2(M2):;通道3(M3):;通道4(M4):

channel 1(M1):;channel 2(M2):;channel 3(M3):;channel 4(M4):

每一帧图像第i组通道的输出像素数目定义为iP,i=,1,L。一帧中的像素总数为

举例如下,图1(a)和图1(b)分别为两种简单的焦平面信道读出电路输出结构图[7],它们的所有像素都分布在四个信道中传输。

所以,每一组读出电路通道输入输出值都满足线性模型。对于从第一帧到第k帧的每一组传感器的输入输出关系都可以表达为

式中:j表示第k帧图像中的像素位置,kb,j和ck,j分别表示叠加在传感器输出yk(j)上的乘性固定噪声和加性固定噪声,Zk(j)为读出电路的输出。

3 算法原理简述

3.1 算法框图

图2为非均匀校正算法结构框图,整个流程分为两部分。第一部分由读出电路非均匀校正构成,作用是去除输出图像中的读出电路噪声,并且为下部分的探测器单元噪声校正提供理想值估计。第二部分由探测器单元理想值估计模块和探测器单元噪声非均匀校正模块构成。利用第一部分计算出的固定噪声参数完成后续输入噪声图像序列的校正,并进行中值滤波,处理后的图像作为理想值参数再依据递归最小二乘加权原理,通过探测器单元非均匀校正,得到最终的校正图像序列。

3.2 读出电路噪声非均匀性校正

利用已知的红外成像系统的读出电路结构图,可以将同一个通道内的像素划分为一组,从而确定出同一个通道内传输的像素集。由于经过的通道相同,故这些像素集具有十分接近的非均匀噪声值。而这些通道内像素点在焦平面上又是循环分布的,所以可以认为通道之间输入场景的均值和方差是相同的。对于每一个像素集而言更好的满足了恒定统计假设,故利用改进的统计算法对每一个像素子集进行局部校正,以滤除通道内的非均匀噪声,为后续的探测器单元噪声校正提供了可信度更高的预校正数据。读出电路噪声非均匀性校正的原理框图如图3所示。

通过迭代的统计计算分别得到噪声图像统计估计µk,j和σk,j以及真实图像统计估计µk,i和σk,i,再利用式(7)的非均匀校正式得到此次校正值,并作为下一步校正的输入值。同时生成的噪声参数kb,j和ck,j在下一帧图像的真实图像统计估计时又被再次利用。

3.3 探测器单元噪声非均匀性校正

步骤一:探测器单元校正理想值估计

为了进行探测器单元噪声非均匀性校正,首先要得到真实辐照度的预估计值。首先,根据式(2)的非均匀校正思想,使用上一帧探测器单元噪声计算值,进一步去除读出电路校正图中的图像噪声,然后使用3×3的中值滤波器来进行预估值处理。中值滤波进一步减少了读出电路噪声校正后图像的空间噪声,但同时也降低了图像的空间分辨率。降低的空间分辨率可以通过下一步骤中的探测器单元的递归加权最小二乘非均匀校正算法来复原。

步骤二:递归加权最小二乘校正算法

将式(1)改写成矢量方程:

其中:Hk=[xk1],θ=[ak,2ak,1]T。设已经处理的图像帧数为k帧,为叙述方便,引入加权矩阵W(k),采用以下记号:

则矢量方程为

由递归加权最小二乘估计原理,引入衰减因子λ≤1,得第k+1次的固定噪声参数递推公式:

其中增益矩阵Kk+1的表达式为

Pk+1的递推公式为

其中Pk=[HT(k)W(k)H(k)]-1。

步骤三:噪声图像的非均匀校正

设由第k步递推得到的固定噪声参数为θ=[ak,2ak,1]T,联立式(2),得到图像kx的估计值。

4 算法仿真结果分析

4.1 仿真数据的产生

本文利用已有的8∼12µm红外序列图像,通过加入图1(a)的模拟固定图案噪声参数,形成测试仿真数据。图像尺寸250像素×160像素,序列中共有250帧。读出电路噪声模拟参数如表1所示。传感器噪声参数中,加性固定噪声为均值0、标准方差25的高斯白噪声,乘性噪声为均值1,标准差0.02的高斯白噪声。

4.2 仿真数据的校正结果

通过对仿真红外图像进行非均匀校正,得到如图4所示的校正图像。与时域高通滤波(THP)方法、神经网络校正方法(NN)、迭代最小二乘算法(ILS)相比较,基于读出电路结构的迭代非均匀校正算法(IRA)具有较好的校正效果。本文的方法不仅较大的保留了图像细节,还减弱了校正图像中的黑影,具有较好的清晰度。为叙述方便,以下英文叙述时都使用其英文缩写形式。

(a)原图像;(b)噪声图像;(c)时域高通滤波校正图像;(d)神经网络校正图像;(e)迭代最小二乘算法校正图像;(f)基于读出电路算法校正图像

(a)Original frame;(b)Noise frame;(c)Corrected images with THP;(d)NN;(e)ILS;(f)IRA

4.3 算法的性能分析

由于ILS算法在收敛速度、计算复杂度和数据存储量方面比其它方法已经有很大改进[6],所以这里只对ILS算法和本文方法在上述方面进行比较。

4.3.1 收敛速度比较

为了比较图像处理效果,图5给出了分别采用两种算法处理后的图像光滑度ρ和均方误差根RMSE(Root Mean Square Error)参量随帧数n变化的曲线,两个参量的定义参见文献[4]。从图中可以看出基于读出电路结构的非均匀校正方法比ILS算法约提前收敛20帧,因此具有更快的收敛速度。

4.3.2 时间和空间复杂度比较

ILS算法分为图像配准和运动补偿平均、噪声参量迭代估计和噪声图像校正两部分,而基于读出电路结构的焦平面非均匀校正算法分为读出电路噪声校正和传感器噪声校正两部分。两种方法在第二部分的计算量相当,但第一部分的计算量后者却远远小于前者。对两种方法第一部分计算量的具体分析如下。图像配准和运动补偿平均模块需要的乘法次数约为10m2+m2(log2m)2+2xy,加法次数约为4m2(log2m)2+4xy,而读出电路噪声校正需要的乘法次数约为13xy/2,加法次数约为9xy/2。其中m为背景配准窗口大小,x和y分别为输入图像的水平和垂直大小,m一般选取值为x或y的一半。可以看出读出电路噪声校正比图像配准的计算量要小两个图像大小量级。这里选择x为250,y为160,m为100,它们的单位都是pixel,则每帧图像校正的计算量减少约200万次。可以看出,基于读出电路的非均匀校正方法同基于图像配准的校正方法相比,大大降低了计算复杂度。

再考虑两种算法的数据存储量,由于两种算法已经是迭代处理算法,故数据存储量比批处理算法已经大为减少。ILS算法所需的存储量空间大约为12帧图像,而基于读出电路结构的非均匀校正方法数据存储量约为14帧图像。这对于硬件电路来说都是较易实现的。

5 结论

本文给出了基于读出电路结构的红外焦平面非均匀校正算法,解决了一般焦平面阵列校正算法中普遍存在的计算复杂度高、实时实现困难等问题,使得该算法更适合于工程化应用。该算法是两种校正算法的综合,如果要进一步减少计算的复杂度,可以单独使用其中的任意一种方法,只是校正精度略有下降。但是,算法是基于读出电路结构的,它要求像素分组要尽量满足成像系统的结构信息,所以将这种理论与硬件结构紧密联系,将是下一步研究的重点和方向。

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电路板结构 篇5

本厂于1995年从波兰ZAMET公司引进1250t PH—LR1250Cu型铜管棒油压挤压机1台,由于其挤压筒常年工作在高温、高压、大电流、大应力、大冲击、往返动作频繁的恶劣环境下,容易发生母排松动烧红、导电棒对地短路等故障,致使挤压筒无法预热保温,检修难度大、检修完升温时间长。故障频繁一方面要经常更换内部感应加热电路,维护成本上升,检修工作量加大;另一方面短路烧蚀也破坏挤压筒外衬结构,影响挤压筒的使用寿命,模具成本高;还有一点,挤压筒预热电路故障都是发生在生产过程中,严重影响生产进度和交货安排。为此,针对该挤压机挤压筒进行详细的检查分析,并提出改进措施,取得了较好效果。

1 挤压筒结构简介和预热工作原理

本机挤压筒为内衬、中衬、外衬三层过盈套装,如图1所示(挤压筒结构左右对称,为了便于理解和节约图幅,本文所画挤压筒图纸均为左半部安装电路),预热方式为感应加热。其外衬上下左右各有1个键槽、外壁中间还有1个环状键槽,用于挤压筒在挤压机上定位;外衬两端各有1个环形凹槽,凹槽内均布钻有12个导电棒安装孔,导电棒套上绝缘刚玉管插入其中,再用环接铜板在两头将导电棒依次铜焊连接,在挤压筒外衬内形成一个类似于鼠笼的感应电路;外衬上方靠近环状键槽钻有4个对称径向通孔(图1中未画出),用于插入热电偶;外衬端部下方有一开口,以便最下方两根导电棒各焊接一块接电铜板,用于外部电源的接入;整个感应电路各处均垫有石棉纸等耐热材料,使之与挤压筒本身绝缘。内衬、中衬均为圆筒状实体,结构简单。

挤压筒加热电路如图2所示,电源电压为AC380V,输入电压可通过可控硅平滑调节,一次侧有两个抽头,可以通过功率换档刀开关切换,一般控制输出电压在20V(P3显示)、一次侧电流约100A(P2显示),可测算二次侧电流为1 800～2 000A,通过电磁感应在挤压筒各层衬套上产生涡流,使其快速升温,达到工艺所需温度。

2 存在的问题及原因分析

经故障统计,造成设备停机的故障集中在.4个方面:挤压筒外衬烧损或破裂;接电铜板或软母排烧红;蛋形螺母、螺母孔及连接螺杆烧蚀;导电棒对地短路跳电。

调查研究发现,造成以上故障居高不下的主要原因是挤压筒原有的导电棒、软母排、蛋形螺母、绝缘刚玉管等构件在设计和安装上有很多不足:

(1)外衬结构薄弱点较多,容易烧蚀和开裂。如图1所示,为了安装感应电路和定位等需要,外衬上槽孔较多,尤其是上下方部位,上方多出4个径向的热电偶安装孔,下方多出若干轴向的螺孔和盲孔,与键槽、导电棒安装孔间隙很小,形成若干个绝缘薄弱点和压应力薄弱点。在使用中,短路和内外压应力最容易在以上这些部位造成烧蚀和裂缝,导致挤压筒报废。

(2)软母排与接电铜板接触面小,容易过热。挤压筒安装时,需要将电源由软母排过渡连接到接电铜板上,如图3所示。软母排由厚度为0.1mm的紫铜带叠成,总厚度为18mm,两头各包1块铜片焊接固定,并钻有安装孔,为了避开挤压筒下方键槽,接电铜板下方做成梯形,且软母排宽度也要控制不进入键槽的范围,这必然导致接电铜板与软母排连接时的接触面偏小,如图4所示。由于挤压筒加热时二次侧电流高达1 800A以上,接触面偏小必然导致结合部位发热严重,故障率高,使用寿命大大缩短。

(3)蛋形螺母松动打转,易造成电火花烧蚀。由于是大电流感应加热,对接触电阻极其敏感,安装紧度要求很高,每次拆装过程中蛋形螺母以及绝缘材料都要受到较大压力,一方面蛋形螺母容易变形打转,一旦打转螺栓将很难上紧;另一方面绝缘材料容易压碎,在挤压筒生产时的往复运动中还会逐渐脱落。因此使用时间稍长,蛋形螺母与挤压筒之间的绝缘就破坏掉了,二次侧就通过蛋形螺母与挤压筒间歇性短接(挤压筒安装在挤压机上,等于就是对地短路),短路电阻约在10-1Ω级数。由于二次侧电压不高(20V左右),短路电流一般不会造成电路跳闸,但是短路时的电火花会把蛋形螺母烧损,把挤压筒在蛋形螺母附近的结构烧蚀,导致挤压筒过早报废;此外,由于只有一个固定点,在挤压筒的往复运动中也容易出现松动,一旦松动,在大电流作用下蛋形螺母部位马上烧红,检修极为困难。

(4)绝缘刚玉管壁薄易碎,导电棒易对地短路。如图5所示,导电棒两头各有1个Φ18×30的接头,中间规格为Φ22,由于受到挤压筒外衬尺寸限制,导电棒安装孔只有Φ35,考虑到加工误差和盈余量配合,绝缘用刚玉管规格则为Φ33×3.5,这样壁厚的刚玉管在挤压筒使用过程中容易破碎,刚玉管破碎后,由于重力作用,导电棒下沉将刚玉管碎片挤开,直至导电棒碰到孔壁,这种情况下短路接触面比较大,短路电阻在10-2Ω级数甚至更低,短路电流将使保护电路跳闸,无法继续加热保温,必须立即停机检修。

3 对策实施

针对以上问题作出如下调整和改造:

(1)挤压筒结构调整。将挤压筒上下键槽取消,对应挤压机上的挤压筒上下键销拆除,这样挤压筒外衬在上下两个位置同比原来厚实,也为配合蛋形螺母和接电铜板的改造腾出空间,如图6所示。

(2)接电铜板连接部位由梯形改为矩形,软母排加宽,接触面积加大。将改造后挤压筒电源连接部位放大,如图7所示。挤压筒下键槽去除以后,底部多出了一部分空间,接电铜板由原梯形连接改为矩形,软母排适当加宽(基本与接电铜板等宽),将接电铜板和软母排连接部位做成双孔,以便用两个螺栓连接,增大了接触面积,且增强了接触的可靠性,如图8所示。

(3)蛋形螺母加长,做成双孔螺母。将原来的单孔蛋形螺母改成较长的腰子形并加工2个螺孔,如图7所示。这样增加了连接的可靠性,安装时两个螺栓交替旋紧,双孔螺母的旋转压力被另一个螺栓承受,双孔螺母和绝缘材料不再直接承受安装压力,彻底改观螺母变形和绝缘压碎的现象。

(4)导电棒和绝缘管规格调整。将导电棒整根改为Φ18,省掉了将导电棒两头车削接头的工作量;刚玉管规格改为Φ33×6.5,壁厚增加了3mm,大大加强了绝缘管的强度,如图9所示。另外,考虑到在导电棒安装孔与刚玉管、刚玉管与导电棒之间还略有间隙,因此安装时在刚玉管、导电棒上分别缠2～3层玻璃丝带再装配。玻璃丝带的存在,不仅缓冲了刚玉管直接碰撞破碎的几率,而且由于壁厚较厚,即使破碎,刚玉管碎片也不容易被导电棒挤开。经对导电棒及其绝缘刚玉管尺寸及装配方式进行改造后,导电棒短路故障率大幅下降。

4 改造效果

电路板结构 篇6

1.1电路模块产品的自身特点

电路模块行业具有不同于整机和民用电子行业的显著特点,主要包括以下方面:

(1)在产品特点方面,电路模块结构相对简单,通常采取单层的元器件明细表来实现BOM的功能。

(2)在行业特征方面,军工电路模块产品属于典型的多品种小批量业务,客户在整个产品生命周期过程中具有强大的话语权,产品以定制开发为主,研制周期短,产品通用性差。

(3)在产品体系方面,电路模块研制单位一般有多个产品门类,每个门类下积累了众多产品系列,甚至部分产品不成系列。

(4)在质量管理方面,具有严格的状态管控要求,设计定型后很难进行产品的改良、改进,很少产品出现定型后的版本更新。

(5)在产品研发方面,一般是小团队开发为主,甚至部分单位以单个实际是独立研发为主,很少有设计的分工。

1.2一般应用方式与电路模块的差异分析

产品结构管理一般是通过产品结构树的建立,对产品结构层级、相关的文档关系和版本进行管理,通过多层的产品结构展开,逐层管控到物料。但产品结构管理的传统方式很难直接适用于电路模块产品。主要包括:

(1)传统的产品结构树是基于实物结构建立的。电路模块本身就位于整个系统结构树的底层。很难再去对它进行拆解。产品结构管理应用的目标之一是通过产品的分解,实现设计分工、派工。而在元器件单位产品基本不再实施分层派工,一般由一个设计师独立完成整个产品的设计。如图1所示。

(2)整机行业的产品一般是在低版本产品上衍生出来,存在大量的整件、部件、零件借用关系。元器件由于受到用户产品状态管控的要求,很难进行产品自主升级。大量的客户化定制,产品差异化明显。

1.3问题分析

模块电路研制单位普遍存在以下问题:

(1)研发周期难以满足客户需求

模块电路产品由于多由设计师独立完成,新产品设计每次都需要从单元电路设计、整机设计、整机验证等活动。对于差异化定制的模块电路产品,个体在同类型产品上能够积累的经验是有限的。产品设计周期基本由设计师自身的设计能力决定,而这种个体设计能力很难量化评估和准确判断,且无法形成统一的工作标准,所以产品的研制周期波动较大,难以满足用户需求。

(2)研发质量管控难度大

一方面产品研发依靠个体力量完成,产品对企业的知识利用不充分,产品验证难以保证充分;另一方面在外边技术支持方面,相关技术人员没有有效地参与到项目研制中,无法在设计评审和项目指导中给予深入有效的意见和建议。两方面造成产品研制的质量难以保证。

(3)企业知识利用不充分

模块电路研制单位产品技术档案的保持与使用一般通过纸质图文档实现,即使部分单位使用了PDM系统进行管理,也多是对产品整件图纸的管控。整件图纸在其他产品研制中的复用和借鉴相对困难,需要设计人员先掌握源产品的基本设计思路,从中找出可借鉴的信息。这也导致模块电路研制单位图纸在新产品设计过程的设计调用很少发生。更多地依靠设计师个体间的互动交流来获取知识。这就造成模块电路研制单位产品研制周期失控、研发质量失控、知识管理失效等突出问题。

2产品结构管理的基本方法

产品结构指用于描述各种零部件如何组成产品的结构。产品结构体现了零部件之间的装配关系。产品结构管理是产品数据组织和管理的一种形式,它以数据电子仓库为其底层支持,以材料明细表为其组织核心,定义最终产品数据的组织、管理与控制,并在一定的目标或约束下,向用户或应用系统提供产品结构的不同试图和描述[2]。主要包括产品结构层次关系管理,基于文件夹的产品-文档关系管理和产品版本管理等。

2.1产品结构树管理

产品根据装配的层级,按照单机、组件、部件、器件、元件等层级逐级分解形成的分层树状结构称之为产品结构树,如图2所示。产品结构树管理的原理就是通过将各层级及其之间的逻辑关系来描述以产品结构模型为基础的整个产品信息,再对各层级的对象进行编码、命名、属性管理和版本管理。通过产品树的建立向分层单元的设计组织派工,按照统一的标准规范开展分层研制,并通过产品结构树对整个项目进行跟踪管控。

2.2图文档管理及版本管理

在产品结构树下建立相应的文件夹,在文件夹下归集产品相关的设计图纸、BOM清单、工艺文件、检验规范、设计说明等文件。对相关文件进行结合项目研制的阶段和变更规则,进行版本管理。如图3所示。

这些文档都将存放于PLM系统服务器的电子仓库,系统支持多维度的查询,并支持对电子文档的借用管理,将跨产品间的文档借用建立关联关系,以便于质量追溯。

但传统的产品树一般是基于实物的分层管理,对各层的属性、边界可以自上而下地进行约定。各实物层可以容易形成标准的CBB模块,便于为其他项目研制借用、借鉴。从而形成企业的知识平台。

3应用研究

电路模块产品结构相对简单,一般由基板(PCB版、陶瓷基板)、外壳、阻容器件、各类芯片、导线、变压器电感传感器等功能器件组成。组装方式一般是按照一定的工艺顺序将各类器件组装在基板或直接装配在外壳上,形成一个具有特定功能的电路模块。实物层几乎可以看成一个平面。但实际上任何一类电路模块都会有若干个功能单元与结构件组成,只是这些功能单元是通过固化在基板上电路与器件组合而成,且功能单元大多共用基板,部分甚至会共用器件,不易进行实物分割。对于电路模块产品可以通过功能单元的分解建立虚拟化的功能层,再向下分解器件,来建立产品结构树。

3.1电路模块产品结构树的建立

电路模块产品以功能单元加实物单元组合的方式建立产品结构树。其中功能单元主要来源于电路模块产品的设计原理和设计规范。以DC/DC变换器模块为例,DC/DC变化器从电路功能角度来分,可以分为以下几个部分:输入滤波、控制部分、功率变换、整理滤波、反馈回路及变压器,它们共同组成了一完整的DC/DC变化器的电路结构,实现闭环控制[3]。功能框图如图4所示。

根据DC/DC变换器的功能单元,向下分解出元件物料,形成产品结构树。DC/DC电源可以是多路组合,可以在各自的功率单元下进行分别描述。如图5所示。

3.2对功能单元进行分类建库

每个功能单元一般会有相对固定的实现方法,需要将这些实现方法整理、分类,通过对每一类电路模块产品的功能单元定义,约定名称、编码、特征等管理要素。形成同类产品的设计模型库,如图6所示。在此模型库下,通过项目的积累不断地丰富库的内容,逐步形成企业的产品知识平台。

3.3对功能单元实施图文档管理

通过设计规范,对功能单元进行定义,明确该功能单元项下应归集的文档类型,分支下的物料归属界定,设计的相关说明文档,形成功能单元的文档管理规范。

4产品结构管理的应用

通过产品结构管理和设计模型库的建设,对新产品设计提供极大的支撑,如图7所示为产品结构管理对产品全生命周期中的支持模型。

(1)设计师接受新的研发任务时,可以调阅客户历史的需求,掌握客户偏好和特殊需求。

(2)在确定设计方案时可以快速地从已建立的设计模型控制选择现有的功能单元设计方案,组合形成新项目的设计方案。也可以查询相近产品的设计方案,在此基础上修改完善。

(3)在单元电路设计时,可借鉴所有历史曾经归集的单元电路设计案例,其中包括经过专家评审确定CBB模块。

(4)在设计技术和验证活动中,由于所引用的功能单元已经经过相应的设计计算和功能验证,相关数据可以直接引用,只需在此基础上丰富完善即可。

(5)在评审阶段,可将该产品引用的各功能单元电路原作者邀请加入评审组,由于对各自的功能单元比较了解,对原功能单元电路存在出现的问题和潜在的故障有直接的认识,能够给予新产品设计真实、有效的反馈意见。

(6)产品设计优化同时也可以按照对设计数据库的不断优化完善。并可对已设计的产品提出同步改进意见。

(7)产品定型时,各功能单元电路同步归档,不断丰富产品设计模型库。

(8)在产品定型后,出现质量问题,相关的整个措施,可以通过功能单元的借用关系进行反追溯到其他产品,分析影响,实现真正的举一反三。

5结语

基于PLM系统的产品结构管理,在制造业已经大量应用并取得成效。在军用电路模块产品应用研究将有效地提升研发的效率、改善研发质量、加速设计人员成长、构建企业技术知识体系。

参考文献

[1]安晶,殷磊,黄曙荣.产品数据管理原理与应用———基于Teamcenter平台[M].北京.电子工业出版社,2015.

[2]高晋华.面向客户需求的产品结构与配置管理[D].武汉理工大学硕士学位论文,2006.

电路板结构 篇7

近年来随着平板电脑及智慧型手机等相关产品于市场上持续发夯, 连带使素有电子系统产品之母的印刷电路板 (Printed Circuit Board或Printed Wiring Board;简称为PCB或PWB) 厂商业绩受惠。印刷电路板主要是依电路设计, 将连接电路零件的电气布线绘制成布线图形, 然后再以设计所指定的机械加工及表面处理等方式, 在绝缘体上使电气导体重现所构成的电路板称之印刷电路板, 是搭配电子零件之前的基板, 主要用途是将各项电子零件以电路板所形成的电子电路, 发挥各项电子零组件的功能, 以达到信号传递的目的。

岛内印刷电路板最早始于1969年美国安培公司来台设厂生产, 发展至今已有三十多年历史, 且所投入生产厂商众多, 产业间上中下游结构完整, 目前岛内印刷电路板类型约可分类成单面板、双面板、多层板等数种, 其相关生产厂商如表所示。

二、TOP10业者分析

台湾地区印刷电路板业发展多年, 厂商之间供应链体系已日趋完整, 制程技术亦更加成熟, 而近年来随着市场上高阶平板电脑与智慧型手机崛起, 带动高阶HDI板与覆晶载板 (FC) 的制程需求, 台湾厂商在技术制造的能力提升以及良好的成本控管能力与生产效率下, 于高阶印刷电路板营收比重有逐渐增加趋势, 部分台湾厂商更以并购或转投资同业方式扩充产能, 藉以因应客户订单需求。

根据中华征信所2011年出版的台湾地区大型企业排名TOP5000资料显示, 台湾印刷电路板业TOP10业者于2006年至2010年间合计年度总营收, 除2008及2009年间受全球金融海啸所影响呈现衰退外, 其余各年度多以一定比例成长。而2010年因景气逐渐走出金融海啸阴霾, 总营收成长幅度更达31.35%, 其中印刷电路板业龙头厂欣兴电子 (股) 、南亚塑胶工业 (股) 及南亚电路板 (股) 三家厂商合计营收达1267.45亿元 (新台币, 下同) , 占TOP10业者总营收51.36%, 而其余7家合计营收则占48.64%, 显见印刷电路板业大厂与小厂间制程技术与产能上仍有一定差距。

资料来源:中华征信所征信资料库及近五年台湾地区大型企业排名

由2006—2010年中华征信所TOP10排名变动可看出近五年来厂商并无太大变化, 仅于名次上做变动, 其中前三名多为欣兴电子 (股) 、南亚塑胶工业 (股) 及南亚电路板 (股) 所包揽, 而欣兴电子 (股) 自2009年后已连续两年为TOP10营收排名第一名, 志超科技 (股) 亦在2009年时入榜, 并连续两年为TOP10业者第八名。

资料来源:中华征信所征信资料库及近五年台湾地区大型企业排名

欣兴电子 (股) 隶属联华电子 (股) 关系企业之一, 自1990年1月成立后, 陆续于台湾、香港及大陆等地并购多家印刷电路板厂, 于2009年间并购全懋精密科技 (股) 之后, 生产据点遍及桃园、新竹、深圳、昆山、苏州等地, 同年集团合并营收达650亿元, 并名列全球第一大印刷电路板供应商。目前所生产的印刷电路板主要多应用于电信器材、通信设备、个人电脑及周边设备、笔记型电脑及智慧型手机等产业, IC载板则用于IC封装产业。

南亚塑胶工业 (股) 及南亚电路板 (股) , 分别成立于1958年8月及1997年10月, 同隶属台塑集团关系企业之一, 南亚塑胶工业 (股) 为岛内铜箔基板大厂, 而铜箔基板为印刷电路板核心材料之一, 南亚塑胶工业 (股) 目前于岛内铜箔基板市场市占率约为34%, 2010年产量约为2605万张。而南亚电路板 (股) 原为南亚塑胶工业 (股) 电路板事业部, 后于1997年间分割独立成转投资公司, 其铜箔基板则主要向南亚塑胶工业 (股) 购买, 目前主要以生产高阶印刷电路板及覆晶载板 (FC) , 印刷电路板主要应用于通讯、绘图晶片与记忆体等产品, 而覆晶载板则主要用于CPU、整合型晶片与绘图卡, 目前主要客户包括INTEL、NVIDIA、AMD等国际大厂。

精成科技 (股) 成立于1973年2月, 初期为运动鞋代工大厂宝成集团所转投资的电子事业, 主要从事铝门窗、铝挤型、铝帷墙的产销业务, 后于2001年开始转型从事印刷电路板加工业务, 2010年3月间将经营权转让予华新丽华集团, 正式成为华新丽华集团旗下关系企业之一。目前主要业务仍是以EMS电子加工服务为主, 其业务内容主要是将硬碟主板、主机板、显示卡以及LCD控制板上的零件做组装, 使基板上的配线电路能做连结, 以发挥基板的设计功能。

单位:新台币千元

资料来源:中华征信所征信资料库及近五年台湾地区大型企业排名;各公司公告资料

而从印刷电路板业营收TOP10业者营运状况表 (表3) 中可看出, 2010年全球景气已逐渐走出金融海啸阴霾, 市场需求亦逐渐回温, 各业者2010年营收概况皆较2009年成长, 其中又以欣兴电子 (股) 成长51.28%为TOP10业者之冠, 多数业者亦多维持成长20%至30%之间。而毛利率最高的业者为景硕科技 (股) , 其所擅长生产的晶片尺寸覆晶基板 (FC-CSP) 与塑胶球型栅状阵列基板 (PBGA) , 于市场上独具竞争性, 相关产品亦被广泛应用于手机基频、基地台、网通及BGA封装产业。

三、产业前景展望