单元电路

单元电路（共6篇）

单元电路 篇1

随着红外成像仿真技术的快速发展,对目标图像动态模拟的要求越来越高,迫切需要在实验室条件下,建立目标红外图像实时生成和显示系统,较真实地模拟目标的物理特征。作为所有红外景象产生技术中,整体性能最优秀的一项技术,电阻阵列动态红外景象投射器很早就受到人们的关注[1]。

单元电路的设计结构对整个器件的性能有至关重要的影响。由于电阻阵列器件内部电源线和地线的宽度总是有限的,因此具有一定的总线电阻,而器件工作时的电流很大,通常达到10A以上,导致电源线和地线上一定的电位不均匀。如果驱动电路的工作点对电源总线上的电位非常敏感,这种不均匀性就直接造成驱动电流的不均匀,从而降低整个器件的性能。本文将对三种不同结构的驱动电路进行分析和仿真,寻求一种对电源及地总线压降最不敏感的驱动方式。

1辐射电阻元的特性

如图1所示,微桥辐射体为多层复合薄膜结构,内嵌多晶硅加热体,复合薄膜形成后,采用特殊工艺将薄膜下面的硅衬底挖空,使薄膜成为架空的桥体结构。这样的结构具有一定的隔热性能,同时也保持了有效的热传导途径,在一定的热功率输入下,可以比较快速地达到很高的表面温度。

2 单元电路结构与仿真

2.1 共源驱动

图2为电阻阵列动态红外景象投射器最常用的单元电路结构,国外很多的电阻阵列都采用类似结构的电路[2]。其中,R为辐射电阻元。M2为选通管,用做选通需要加热的电阻元;M1为驱动管,为R提供电流,以使R发出热辐射。当M2选通时,信号Vs经M2传输至M1栅上,M1以相应的电流给电阻元加热。当M2关断时,存储在电容CH上的电荷经M2的漏电阻缓慢放电。在放电时间内,M1可维持电阻加热。该电路结构中,所有的Vdd均连在一起形成电源总线,为负载提供驱动电流,而最后驱动电流流向共同的地线Vss。

如图3所示,当M1工作在饱和区,漏电流ID方程为[3]

$\text{Ι}{}_{\text{D}}\approx \frac{1}{2}\mu {}_{\text{n}}C{}_{\text{o}\text{x}}\frac{W}{L}(V{}_{\text{S}}-V{}_{\text{Τ}\text{Η}}){}^2(1+\lambda V{}_{\text{D}\text{S}})$

式中λ为沟道长度调制系数。应用Spice仿真工具对图2虚框内的驱动电路进行了仿真,其中,M1晶体管宽长比W/L为29.8 μm/1.3 μm,栅源电压为1.53 V,辐射源电阻为1 kΩ。图3为三种不同驱动方式在给定的栅源电压下,M1驱动管的漏电流与电源电压关系的仿真结果图。如图3中的(a)共源驱动曲线所示,由于沟道长度调制,使特性曲线在饱和区出现非零斜率,因而使D和S之间电流源非理想。参数λ表示给定的VDS增量所引起的沟道长度的相对变化量。当Vdd从5 V变化到4 V,ID电流从1.018 mA变化到0.947 mA,即71 μA/V。

如图2所示,地电位Vss的压降直接影响到栅源电压,所以对输出驱动电流影响很大。图4为三种不同驱动方式M1驱动管栅源输入电压与输出漏电流的仿真结果,由图4(a)共源驱动曲线所示,当VGS从1.52 V变化到1.44 V,漏电流ID从1 mA变化到0.856 mA,即1.8 mA/V,特别是当栅源输入电压VGS较低时,影响更大,线性度较差。与电源压降的影响相比,地电位压降对驱动电流的影响是非常严重的。

2.2 共漏驱动(源跟随器)[4]

图5为共漏驱动电路结构。在饱和区漏电流ID方程为

$\begin{array}{l}{\rm I}{}_{\text{D}}\approx \frac{1}{2}\mu {}_{\text{n}}C{}_{\text{o}\text{x}}\frac{W}{L}(V{}_{\text{S}}-V{}_{\text{Τ}\text{Η}}-{\rm I}R){}^2(1+\lambda V{}_{DS})\\ V{}_{\text{D}\text{S}}=V{}_{\text{d}\text{d}}-{\rm I}{}_{\text{D}}R\end{array}$

随着Vs增加,ID也增加,同样在R上的压降也会增加。输入电压的一部分出现在电阻R上而不是作为栅源的过驱动电压,因此导致ID的变化变得平滑,如图3(b)共漏驱动曲线,当VGS=2.8 V,Vdd从5 V变化到4 V,ID电流从1.016 mA变化到0.994 mA,即22 μA/V,与共源驱动相比对电源总线压降敏感度降低,但电流驱动能力减小,为了得到同样大小的电流,必须加大驱动管的宽长比(W/L)或提高栅源电压(VGS)。

如图5所示,地电位VSS的压降经过辐射元电阻R影响到栅源电压。图4(b)为共漏驱动的输入电压与输出电流的特性曲线,当VGS从2.8 V变化到2.72 V,漏电流ID从1.02 mA变化到0.969 mA,即0.58 mA/V,它的线性度得到改进,只要VS 小于Vdd,图5中的M1是不会进入线性区的,输出电流ID随R的增大而减小。与共源驱动相比,受地压降的影响明显得到改善。

2.3 共源共栅驱动(cascade)[5]

图6为共源共栅驱动电路结构,它类似与共源驱动方式,它可以抑制沟道长度调制的影响,从而改善输出电流受电源的影响。为了保证M1和M2 都处于饱和区,必须满足

Vbias>VGS1+VGS2-VTH1。

式中,VGS1、VGS2分别为M1、M2的栅源电压,VTH1为M1的开启电压。如图3(c)共源共栅曲线所示,当Vbias=3.0 V,VGS=1.66 V,Vdd从5 V变化到4 V,ID电流从1.01 mA变化到1.006 mA,即4 μA/V,与共源结构和共漏结构相比,它受电源影响最不敏感。

与共源结构相比,共源共栅结构的一个重要优点是输出阻抗很高,ID不会受电阻R的变化而变化,可以作为一个理想的恒定电流源。

受地电位压降的影响类似与共源结构,如图5(c)共源共栅驱动的输入电压与输出电流的特性曲线所示,当VGS从1.68 V变化到1.6 V,漏电流ID从1 mA变化到0.87 mA,即1.6 mA/V,它的线性度差。

3 总结

从前面的分析和仿真中可以得出,选择晶体管工作在饱和区域,三种不同结构的驱动方式,电源电压的压降对驱动电流都没有太大影响,其中共源共栅驱动方式受Vdd的影响最不敏感。

无论是共源结构、共漏结构,还是共源共栅结构,地电位VSS的变化直接影响到栅源电压VGS,所以对输出驱动电流ID影响很大,其中共漏驱动方式受地电位影响最弱。

与电源压降相比,地电位的不均匀是影响驱动电流ID的主要因素,所以,共漏驱动方式对总线压降最不敏感,而且线性提高,由于反馈作用,晶体管不均匀影响也可以消除[6],由此可见,对于电阻阵列单元驱动电路来说,它是较好的选择。

摘要：比较了电阻阵列动态红外景象投射器单元电路的三种不同驱动结构的性能,用spice软件进行了仿真,讨论了这三种电路对电源总线和地总线的电位变化的敏感程度,最后得出结论共漏驱动结构是比较好的选择。

关键词：电阻阵列,共源,共漏,共源共栅

参考文献

[1]张励,冯晓晨,张琰,等.基于电阻阵列的红外图像.实时生成和显示系统.系统仿真学报,2006;18(Suppl.2):460

[2]肖云鹏,马斌,梁平治.电阻阵动态红外景象投射器单元电路研究.科学技术与工程,2006,6(14):2116—2118

[3][美]毕查德.拉扎维.模拟CMOS集成电路设计.西安:西安交通大学出版社.2003,23

[4] Cole B,Higashi R,Ridley J.Recent progress in large dynamic resistorArrays.SPIE,1997;(3084):64

[5] Bruce Offord,Marlin HR.Scaled CMOS MEMS for real time infra-red scene generation.SPIE,2000;(4027):95

[6] Pritchard AP.Current status of the British aerospace resistor array IRscene projector technology.SPIE,1997,(3084):72—74

单元电路 篇2

一、选择题

1．我们家里使用的交流电电压为（）。

A．220V　　B．1.5V　　C．100V

2．如图所示，发现电路中的小灯泡不亮，下面不可能的原因是（）。

A．电池短路　　B．电池的正负极接反了　　C．有地方接触不良

3．下图是铅笔的组成，其中（）属于导体。

A．石墨和金属　　B．木材和橡皮　　C．石墨和橡皮

4．利用铜来制作电线的内芯，说明它具有（）的特征。

A．导电性能好　　B．导热性能好　　C．有韧性　　D．具有金属光泽

5．以下电路连接中，当合上开关时，小灯泡不会发光的是（）。

6．一节干电池的电压是（）。

A．10伏　　B．220伏　　C．1．5伏

7．组装一个电路时，正确的方法是将导线的（）连接在灯座的接线柱上。

A．橡胶　　B．金属片　　C．橡胶或金属片

8．在下图所示的几种电路中，小灯泡肯定不亮的是（）。

二、填空题

9．在电路里安装()

可以控制电流的通与断。

10．在一个完整的电路中，小灯泡不亮，说明灯泡中没有()通过。只有()流过灯丝时小灯泡才会发光。

11．电路有两种连接方法，一是（）电路，二是（）电路。

12．下图实验器材名称是_______。它的原理是_______。

13．带电的物体中，有的物体带______电，有的物体带______电。

14．我们用小木板、回形针和图钉可以制作一个简易小开关。其中，小木板也可以用_________代替。（泡沫型料板

钢板）

15．石墨是一种软性的矿物，是制作铅笔芯的主要材料，如图所示是铅笔的结构示意图，属于导体的结构有_________________。

16．像铜丝那样容易通过电流的物质，我们称它们为_________；像塑料那样不容易通过电流的物质，我们称它们为__________。

三、判断题

17．由电源、导线和开关可以组成一个完整的电路。()

18．发电机能够源源不断地发电，所以我们没有必要节约用电。

()

19．家用的电灯都是并联起来的，使用起来比较方便。()

20．在一个电路中，小灯泡的灯丝有电流流过，小灯泡就会亮。()

21．如果我们将小灯泡换成小风扇，小风扇会正常工作。()

22．一节干电池只可以点亮一个小灯泡。()

23．电视机和遥控器使用的电都是由发电厂提供的。()

24．打雷下雨时，如果没有雨伞，可以在大树下避雨。()

四、连线题

25．将以下物体分别用直线与对应的项连接起来。

五、排序题

26．亮亮做了一个电路检测器，他先从故障电路中取出电池，然后检测小灯泡的情况。请将下列检测步骤进行排序。

()把电路检测器的两个检测头相互接触，确认电路检测器的小灯泡是否可以发光。

()将小灯泡是否发光的情况记录下来。

()重复检测一次。

()用两个检测头分别接触小灯座的两个连接点，观察小灯泡是否发光。

六、简答题

27．生活中我们是如何利用导体的？举例说明。

28．电流是如何通过小灯泡的？

29．说出简单电路实验的器材、并说明怎样连接简单电路？

30．用所学的知识说一说，为什么不能用湿毛巾擦电器？

31．写出3条以上安全用电的知识。

七、实验题

小奇准备自制一个电路检测器，并用它来检测一个接线盒（4个接线柱）内的连接情况。

32．他找了一个小灯泡和一节电池，请你在图中用线段代替导线来画一画，让小灯泡发光。

33．如果他想自制一个开关，那么应该选用（）。

A．铜板和回形针　　B．橡皮和回形针　　C．竹片和木片

34．他连接电路后，发现小灯泡成功发光，接着用制成的电路检测器检测接线盒内的连接情况，结果如下表。由此可知接线盒内的接线方式是（）。

35．用电路检测器检测电池时，下列连接方法正确的是（）。

36．小奇还用电路检测器检测钥匙是否是导电，他应该检测（）。

A．一次　　B．两次　　C．三次

37．小奇将家里的钥匙连接到电路检测器当中，结果发现小灯泡发光了，由此可知钥匙是（）的。

A．导电　　B．不导电

38．小奇制作的电路检测器（）检测家庭电路中的电器。

A．能　　B．不能

八、综合题

39．根据提供的实验器材，请你设计一个比较亮的简易手电筒，并把电路图画出来。

实验器材：2节电池及电池盒、1个小灯泡和灯泡座、开关、导线。

我设计的电路图：

参考答案

1．A

2．B

3．A

4．A

5．A

6．C

7．B

8．D

9．开关

10．电流

电流

11．串联

并联

12．电路检测器

把电路检测器接到检测部位，观察小灯泡是否发光，如果灯泡发光，说明检测部分没有故障，否则说明存在故障。

13．正

负

14．泡沫型料板

15．石墨和金属

16．导体

绝缘体

17．×

18．×

19．√

20．√

21．√

22．×

23．×

24．×

25．26．

27．答：我们用导体导电，例如用铜等金属制成导线运输电。（答案合理即可）

28．从一个连接点流进，从另一个连接点流出。灯泡可以是并联，因为这样可以使每个用电器都可以同时工作。

29．电池、灯泡、导线；将电池、灯泡依次用导线连接即可。

30．人体、大地和不纯净的水属于导体，我们切不可用湿布或湿手触摸电器和开关，会有触电的危险。

31．①保护开关。②移动电器时切断电源。③电器不用时拔出插头。

32．33．B

34．C

35．A

36．B

37．A

38．B

单元电路 篇3

关键词：电气控制技术,单元电气控制电路,教学改革

《单元电气控制电路》课程是电气自动化专业的一门专业基础课程, 该课程根据传统的《电气控制技术》课程改革而来。为适应高职人才培养需要, 现将《电气控制技术》分解为电工器件基础、单元电气控制电路和机床电气控制等三部分组成。其中, 单元电气控制电路作为承上启下的中间环节其重要性不言而喻。

一、课程改革的必要性

现阶段, 《电气控制技术》在本科及高职院校的电气类专业均有开设, 绝大多数高职院校采用与本科院校相似的教学方法, 从人才培养的目标而言, 该教学方法已经不适应高职该专业发展的需要。就授课对象而言, 适合本科院校的教学方法不一定适应高职学生。其次, 传统的教学方法重理论轻实践, 对于高职院校的学生如果仍采用传统教学方法, 将会导致学生的实践能力无法得到提高。故而, 对高职的教学不能再沿用本科的教学模式, 应就高职学生自身的特点及人才培养的目标寻求新的教学方法。从教材方面而言, 本课程所选的教材也沿袭本科教材。通常本科教材理论性强, 实践教学内容不足。从课时数方面来说, 传统《电气控制技术》课时数少, 为完成教学内容不得不将实践内容缩短, 从而造成理论课时与实践课时比例偏差过大。改革后, 在教学过程中给更多的时间让学生自己动手接电路、检查电路故障、维修等, 大大提高了学生的识图、动手能力以及对原理图深层次理解。从专业设置上讲, 电气专业的《电气控制技术》、《电机与拖动》和《PLC控制技术》有很多知识点重复。例如:电动机控制部分、低压电气、PLC等内容。如果以上几门课程重复开设会造成课时浪费。若有一门或几门不开设, 就会缺少知识点。从教学方法而言, 传统的教学采用理论加实验的方法, 学生大部分时间在教室学习理论课, 学生没有兴趣, 学习效果不佳。改革后采用一体化教学, 配备专业的教学工具及器材, 老师边讲学生边做, 学生的学习兴趣明显提高, 学生真正将知识吸收。

二、本课程教学改革的几点尝试

1. 课程教学内容的安排。

为避免不同课程的内容重复, 现将传统《电气控制技术》课程分成三大部分:低压电气、单元电气控制电路和机床电气控制电路。这样在课程设置时, 既可以避免课程内容的重复, 又能加强实践教学部分的内容的学习。本课程主要介绍简单的单元电气控制电路部分, 如:点动控制、长动控制、多点控制、正反转控制、星三降压起动、往返控制和顺序控制等。要求学生学会看懂原理图, 根据原理图绘制电气元件布置图和电气安装接线图, 学会分析电路工作原理, 能根据原理图接线并对电路进行检测与维修, 以及简单的电路设计。

2. 改进教学方法。

多媒体教学在现代教学中已普遍存在, 采用多媒体教学可以使课堂教学内容丰富、形象, 大大增强了信息量, 有效缓解了课时缩减和教学内容增加的矛盾, 可以取得较好的教学效果[1]。将多媒体作为教学的辅助手段, 与传统的教学手段相结合, 在多媒体教学中合理配合板书来调整教学的直观性, 同时给学生思考的时间。在教学中要注意教师与学生之间的互动, 采用提问、思考题、小设计、学生上台讲解、讨论等吸引学生的注意力, 激发学生思考问题。每个项目对应的电路图以FLASH方式呈现给学生, 既可以让学生更生动形象地了解电路的工作过程, 又能提高学生的学习兴趣。每上一次新课, 教师将上次课的主要内容先进行回顾, 并在每个项目接线结束后进行总结, 让学生自己分析每个项目出现的问题并说出自己的解决方法。利用网络资源进行交流。本课程申报了院级精品课, 将所有教学资源传到互联网, 供同学课后学习交流和提交作业。这样学生出现的问题能及时反馈, 能为学生解决很多实际的问题。在课堂教学中, 结合生活实例讲解教学内容。例如, 用油泵电机给主轴电机加油的过程讲解顺序控制电路及联锁的概念。用机床加工零件讲解电机正反转控制电路及互锁。在教学中, 学生从未接触过电路接线及工艺要求, 所以在教学中, 先老师演示一遍, 再让学生自己接线, 出现问题再一对一解答。这样学生既能通过教师的演示从中掌握工艺要求, 又能自己探索出接线的技巧和方法。

3. 教学模式改革。

积极构建“教、学、做”一体化教学模式[2]。本课程在一体化教室进行教学, 根据班级实际情况, 将学生进行分组。每3名同学分为一组, 并设一名组长, 采用组长负责制。主要负责每组成员的安全和对实训器材管理。一体化教室同时配备有多媒体设备和黑板, 在讲解了理论知识后, 指导学生分组进行接线, 争取在“做中学、学中做、学中教”的情境中实现理实融合, 学生既学会了知识的应用, 也得到了技能的训练。

4. 改革考试考核方法。

本课程采用平时成绩+过程考核+期末考核。平时成绩包括:课堂提问、考勤、课堂表现等, 占总成绩20%。过程考核包括对每个项目进行考核, 要求学生以小组为单位接线并通电试车, 完成各项目任务工单, 绘制电路原理图等, 小组成绩即为个人成绩。过程考核占总成绩40%。期末考核分笔试和操作部分。考试开始前5分钟进行抽题, 学生根据自己所抽到的题目在40分钟内完成笔试部分, 然后每个学生单独接线, 完成后老师检测并打分。

三、教学改革中的几点体会

1. 在动手操作前, 须安排安全知识教育课, 提高学生的安全意识。注意学生在实验时的安全, 强调在电路通电前一定要经过教师的检查和确认方可以通电。

2. 每一部分课程内容的讲解应尽可能多地引入工程实践应用的内容, 明确学习目的, 激发学习兴趣, 鼓励和培养学生的创新思维, 重视学生对电路接线、故障排除和维修能力的培养, 提高学生独立工作的能力和动手能力。

3. 采用分组教学, 培养学生团队协作精神。分组教学时每组人数不能太多, 最多不能超过三人, 否则, 教学效果很差。项目操作中如果有成员不做就会影响小组工作进度, 也会使本小组操作分受影响。将个人贡献与小组的成绩挂钩, 会让学生懂得集体合作的重要性。

4. 在课程设计、毕业设计, 以及各种形式的创新比赛中, 尽可能鼓励和指导学生自主开发与教学和工厂实践紧密结合的实验项目和装置。这样不仅可以最大限度地锻炼学生的综合能力, 而且可为课程进一步开展提供了有力的保证。

通过对两届学生的教学, 并且对改革班的学生学习情况调查, 调查结果表明与非改革课程相比, 学生更倾向于改革后的教学。学生认为主要是改革后的教学模式更能吸引学生, 学生学习兴趣得到了提高, 所学的知识更牢固。课堂上有更多的时间让学生自己动手做, 而不是一味地听老师讲理论。总体而言, 此次改革非常成功。但仍然有需要改进的地方, 比如在与前续课程的衔接中, 特别是交流电动机的控制这部分的介绍时, 内容有重复的嫌疑, 这也是后续改革中需要注意的地方。

参考文献

[1]束长宝, 李新兵, 王永华“.电气控制及可编程控制器”教学改革初探[J].南京:电气电子教学学报, 2005, 27 (6) :82-85.

单元电路 篇4

随着半导体技术的飞速发展, 具有大量数据处理能力的高性能处理器芯片在嵌入式领域有着广泛的应用需求。处理器芯片支撑着整个嵌入式系统的运作, 其性能好坏直接决定系统的整体性能。因此, 在技术和市场需求的双重推动下, 设计出具有高性能的处理芯片已经成为一种必然趋势。评价处理器芯片性能的主要指标为处理器的主频, 而在设计工作中关键路径的延时决定了电路主频, 是性能提升的瓶颈[1]。通过优化关键路径提高电路性能已成为当今的研究热点。

设计高性能芯片的常用方法有两种[2]:全定制方法和基于标准单元的半定制方法。全定制方法通过精确设计CMOS管的宽长比和布局布线, 减少了寄生参数和串扰对电路性能的影响, 极大地提高了晶体管的开关速度。然而, 集成电路规模和复杂度的大幅提高以及市场竞争的日益激烈等客观形势, 对产品研发的周期和成本提出了严峻的挑战。尽管全定制设计方法可以实现最短路径延时和最优性能, 但需要投入大量人力和时间成本[3,4], 而基于标准单元的半定制设计方法兼顾了产品的性能和研发时间。该方法依托于Foundry提供的标准单元库和EDA (Electronic Design Automation) 工具, 可以实现设计自动化。但是该方法受限于标准单元库中单元有限的数量和驱动能力, 对关键路径优化不足, 无法实现最短延时。

目前, 国内外对采用标准单元设计中的关键路径优化方法研究比较少, 文献[5]根据AIG (And-Inverter Graph) 和BDD (Binary Decision Diagrams) , 将与非门和反相器组成具有特定复杂逻辑功能的单元, 将生成的单元扩充到标准单元库中进行电路设计。由于与非门和反相器的良好特性, 复杂逻辑单元不仅能够实现指定功能, 还具有较短的单元延时和较小的面积, 因此使用复杂逻辑单元设计的电路在主频和面积上均有较好地提升。但该方法的复杂逻辑单元需要专门手工全定制设计, 且每种单元只能实现单一功能, 设计成本很高, 不适合量产。文献[6]提出了高性能标准单元库设计, 针对常用单元, 使用或非门和反相器设计出具有多种驱动能力的单元集并给出了单元建库的验证方法, 以一定的面积代价换取了电路性能的提高。但该方法需要针对不同工艺重新设计单元库, 而且由于或非门的特性, 其设计出的单元并不能明显改善电路性能。文献[7]提出了基于逻辑功效模型的关键路径优化方法, 将两个同类型标准单元扩展成一个新单元并且具有多种驱动能力。同时根据路径逻辑功效分析结果, 在逻辑综合阶段选择将延时较大单元替换成具有最佳驱动能力的扩展单元。该方法对电路主频的提升较明显, 但由于扩展单元是由同类标准单元并联拼接组成, 不但消耗了很多面积资源, 而且扩展单元输入电容为两个单元之和, 单元延时会成比例增加, 对于单元本身性能的提升效果并不理想。

在逻辑功效模型优化关键路径方法的基础上, 本研究提出基于可扩展标准单元的半定制设计方法。由于大部分标准单元以反相器作为输出端, 该方法将标准单元和面积很小的反相器组合成扩展单元, 构建具有更完备、更大驱动能力的扩展单元集合。该方法的优势是, 可以根据设计需求对标准单元任意扩展, 既提升了单元本身性能, 又以很小的面积代价提高了电路整体的主频, 解决了关键路径优化不足的问题。可扩展标准单元的全部设计流程由EDA工具自动化实现, 大大减少了设计时间和成本。基于可扩展标准单元的半定制设计方法由以下几个步骤组成:

(1) 关键路径的逻辑功效模型分析;

(2) 根据分析结果扩展标准单元并验证;

(3) 将扩展单元加入设计流程中并优化关键路径。

1 逻辑功效模型和关键路径优化

1.1 关键路径的逻辑功效分析

在芯片设计中, 关键路径的延时是影响芯片性能的主要因素, 引入逻辑功效理论[8]分析关键路径, 路径中单个门延时可用线性模型的基本延时公式表示为:

式中:tp0—反相器的本征延时;p—该门本征延时与基本反相器本征延时之比;g—逻辑功效, 表示为复合门和基本反相器提供相同输出电流时的输入电容比;f—等效扇出;γ—门本征电容和输入电容之比。

关键路径延时为各门延时之和, 表示为:

式中:tp0, pj, γ, gj—常数;fj×gj定义为门功效。

根据逻辑功效理论, 当关键路径中每一级门单元门功效相等时路径延时最短。本研究遍历标准单元库中单元驱动能力种类, 通过调整每一级单元的驱动能力, 实现各级门功效相等从而得到最短路径延时[9]。

关键路径实例如图1所示。cell1在标准单元库中的驱动能力有X1, X2和X4, 为保证路径每一级单元逻辑功效相等, cell1需要选择的驱动能力为X3, 而标准单元库中只能选择驱动能力为X2或者X4的单元替代, 无法实现最短延时。与之类似, 若cell2的下一级cell3需要的驱动能力为X6, 但标准单元库中cell3最大驱动能力为X4, 驱动能力不足也会产生很大的单元延时, 无法实现路径最优化。对以上两种情形, 研究者根据设计需求对标准单元库进行扩展, 可实现更完备、驱动能力更大的单元集合, 使关键路径延时最短。

1.2 关键路径优化算法

对图1的关键路径建立逻辑功效模型, 当每一级门功效相等时, 即f1g1=f2g2=f3g3=…=fngn。路径总逻辑功效为:

路径有效扇出为:

式中:CL—路径最后一级负载, Cg1—路径第一级输入电容。

路径上单个逻辑门的分支功效b定义为:

式中:Con-path—该门沿路径上的负载电容, Coff-path—离开路径上的连线电容。

如果路径无分支, 则分支功效为1。路径总分支功效为:

路径总有效扇出为:

路径总功效为:

使路径延时最小的门努力为h=N H, 此时路径总延时为:

对于关键路径, 优化算法如下:求路径上所有单元的总功效延时H, 得到路径延时最短时每一级单元的最优门功效hbest。对于路径上的每一个单元, 遍历扩展单元库中同类型的单元, 如果满足“替换单元的门功效和最优门功效hbest更接近”则执行替换操作。

其中:get_critical_path函数返回设计中的关键路径, get_input_capacitance、get_output_capacitance、get_branch_effort、get_logical_effort函数分别返回关键路径的输入电容、负载电容、分支功效和逻辑功效;get_cell_fanout函数返回路径中单元扇出;get_same_type_cell (lib, cell) 函数返回lib中同类cell单元;get_tmp_cell_fanout (cell, tmp_cell) 函数将cell用tmp_cell替换, 返回tmp_cell的扇出后取消替换操作;以上函数均由设计者自己定义。size_cell (cell, tmp_cell) 执行对tmp_cell对cell的替换操作, 数学函数square (H, n) 返回H的n次方根, abs (x) 返回x的绝对值:

以上程序算法在逻辑综合和STA (static timing analyse) 阶段使用, 通过分析关键路径中所有单元的门功效, 搜索每一级单元在扩展单元库中拥有不同驱动能力的同类单元, 找出门功效最接近hbest的单元, 从而使得关键路径每级门功效接近相等以实现最短延时和最优性能。而可扩展标准单元库的设计是关键路径优化算法实现的基础。

2 可扩展标准单元库设计

在一般标准单元库中, 大部分标准单元是由CMOS组合逻辑和反相器驱动输出端组成, 所以反相器的驱动能力就是标准单元的驱动能力。扩展单元通过改变单元反相器的宽长比来改变反相器的驱动能力, 扩充为具有不同驱动能力的扩展单元。根据逻辑功效理论, 单元输入电容不变负载变化时均有唯一尺寸反相器使单元延时最小。反相器的相对尺寸可由逻辑功效计算得出。可将标准单元和反相器拼接得到扩展单元。可以根据设计需要灵活地将已有单元扩展成所需驱动能力的单元, 配合关键路径优化算法实现最短延时。

2.1 扩展单元的版图实现

扩展单元版图实现是扩展单元库设计中最重要的一步。本研究以tsmc65 nm GP工艺为例, 使用Cadence virtuos工具, 将工艺库中标准单元和反相器任意拼接, 得到不同驱动能力扩展单元。整体流程通过skill语言编程自动化实现。skill是Cadence公司提供的二次开发操作语言, 可以实现virtuso所有图形界面的操作。使用skill语言编程, 自动化实现扩展单元的流程如图2所示。

在上述流程中, 函数db New Cell View创建了一个新的单元视图, 函数db Create Inst创建单元实例, 函数Place通过设置参数, 并将创建单元和反相器拼接从而生成扩展单元。函数get Pin Grid获取扩展单元端口坐标。函数Route实现布线, db Save Cell View保存扩展单元的单元视图。

为了实现设计自动化, 本研究将标准单元设计成高度相等但宽度不等。为了便于工具综合, 扩展单元也保持相同的高度。反相器输出端单元扩展实现如图3所示, 将cell_y和反相器INV拼接。假设cell_y有A1、A2、A3、ZN 4个端口;A`为cell_y的反相器信号输入点, INV有I、ZN两个端口。将cell_y放置在原点, 方向为R0, 将INV紧贴在cell_y的右侧, 方向为R180, Y轴镜像, 扩展成新的单元cell_y1;将cell_y的A`和反相器I端相连, 将cell_y的ZN端和反相器ZN端相连;原cell_y的端口A1、A2、A3、ZN为扩展单元cell_y1的端口。

由于要处理大量的单元生成扩展单元库, 本研究在版图实现中引入基于布线通道的自动布线方法。依据工艺文件中metal2的最小间距定义布线通道, 如图3所示:虚线表示布线通道, 标准单元设计使得端口处在metal2的布线通道上, 问题抽象到有限空间内两点之间互联问题。采用李氏算法[10], 使用skill语言编程实现, 自动布线流程图如图4所示。

为了便于在不同工艺状况下实现扩展单元版图自动化, 本研究在skill程序中定义了大量子函数, 主函数只需调用子函数即可, 并将与工艺相关参数如金属最小线宽和间距、通孔大小等单独定义在一个初始化函数中。只需修改初始化函数即可将设计方法移植到不同工艺上。

2.2 扩展单元物理验证和特征化

为确保功能的正确性, 需要对扩展单元进行物理验证。验证包括3个方面:设计规则检查 (DRC, design rule check) 、天线效应检查 (Antenna rule check) 、版图一致性检查 (LVS, layout vs schematic) 。自动化生成的扩展单元均能通过物理验证, 因此可对扩展单元进行特征化。特征化即提取单元时序信息, 生成后端设计所需的库文件, 包括输入/输出延时、输出转换时间 (output transition) 、输入端口电容、面积和功耗等特征参数的提取。

由于扩展单元使用metal2和通孔via12连接端口, 会引入寄生参数, 而寄生电阻电容会影响负载电容充放电时间, 进而影响延时。为了提取完整准确的特征化信息, 必须对版图进行RC寄生参数提取。针对rcworst、rcbest、cbest、cworst、typical 5种corner, 本研究使用synopsys的Star RCXT工具分别提取, 得到包含寄生参数的spice网表。通过使用hspice工具仿真网表得到时序信息, 即输入端到输出端延时 (delay) 和输出转换时间 (output transition) 。根据非线性延时模型 (NLDM, non-liner delay model) 可知, cell delay和output transition是输入转换时间 (input transition) 和输出负载 (output load) 的分段线性函数。本研究对输入端施加激励, 输出端施加电容负载得到仿真波形, 通过测量输入端到输出端的延时和输出转换时间, 得到单元时序信息, 从而生成扩展单元标准时序库文件[11]。

3 实验结果与电路分析

由于处理器在嵌入式应用中发挥着重要作用, 基于上述理论分析和仿真验证, 本研究以嵌入式CPU作为实验电路, 对上文提出的电路设计方法进行实物验证。笔者分别设计了tsmc55 nm GP、tsmc65 nm GP、tsmc90 nm和tsmc130 nm工艺的扩展单元库, 并实现同一嵌入式CPU的设计, 然后采用逻辑功效优化算法对CPU的关键路径进行优化, 并测试不同工艺下电路主频的提升。

3.1 嵌入式CPU的物理设计

以tsmc65 nm GP工艺为例, 本研究在该单元库的支持下, 使用综合工具Module Compiler分别实现基于标准单元库和扩展单元库的嵌入式CPU门级网表。为了准确评估基于扩展单元的设计方法对CPU主频的提升, 在布图规划阶段使用较大的设计面积以忽略面积因素的影响。本研究中, 笔者使用Synopysys的ic compiler工具对CPU的两个门级网表进行布局布线, 并生成CPU版图;使用Synopysys Star RCXT工具分别对CPU版图进行寄生参数提取;使用Synopysys的Primetime工具将提取的寄生参数反标到门级网表上, 对嵌入式CPU进行静态时序分析。根据时序分析结果使用逻辑功效模型优化算法对CPU关键路径进行优化, 对关键路径上延时较大的单元调整驱动能力, 达到延时最优化。采用扩展单元的CPU设计版图如图5所示。

3.2 CPU电路的仿真结果对比

对于同一个CPU代码, 本研究在不同工艺下分别采用标准单元库和扩展单元库设计, 根据ic compiler对单元面积的统计和Primetime的时序分析结果, 实现的嵌入式CPU主频和面积数据如表1~4所示。

由表1~4可知, 不同工艺下采用扩展单元库实现的嵌入式CPU比标准单元库实现的CPU主频提升了10%左右, 面积只增加了8%左右。由于扩展单元是由标准单元和反相器拼接而成, 扩展单元库实现的CPU面积会略微增大。实验结果证明基于可扩展标准单元的设计方法适用于所有工艺, 有很好的移植性, 研究者能够利用很小的面积开销显著地提升电路的主频性能。

4 结束语

依据逻辑功效理论优化芯片设计中的关键路径, 本研究提出了基于可扩展标准单元的新型半定制电路设计方法。经实验验证, 该方法能够有效地提高电路的主频, 实现设计自动化, 大大减少研发成本, 缩短研发周期, 对于规模复杂有高负载的电路, 这种方法更能体现其优势。通过该方法, 可根据不同的设计需求对标准单元库进行任意扩展, 从而实现驱动能力更大、更完备的单元集合, 对设计高性能芯片、提高嵌入式系统性能有着重要的指导意义。

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单元电路 篇5

在机载设备电子系统中,时钟电路一直是非常重要的组成部分。随着电路复杂度和时钟频率越来越高,机载电子设备单位面积PCB上的器件密度和信号之间的串扰也越来越大,机载设备要求具有高可靠性、高安全性。产品时钟电路设计的好坏直接影响整个机载电子产品的功能性能[1]。

针对此问题,本文就机载信号处理单元时钟电路设计在充分考虑时钟需求、器件选型、终端匹配、PCB设计等因素下,提出一种满足机载信号处理单元的时钟电路实现方法,保证了机载设备时钟电路的稳定性和可靠性。

2 硬件电路设计

2.1 需求分析

信号处理单元负责主要完成光电任务的处理工作,产品具备独立的5通道FC传输和信号处理通道,前4路完成与前端传感器点-点连接的信号的处理任务。本文论述的信号处理单元采用5 片DSP处理器TMS320C6455 和1 片FPGA可编程器件XC5VSX240T,主要实现DSP信号处理功能、FPGA信号预处理和Rapid IO交换互连等功能,信号处理单元结构示意图如图1所示。

图1中,前4路DSP处理器各对应1路前端信号处理通道,第5路DSP处理器负责拼接功能,配置大容量DDR2 SDRAM存储器,用于数据缓存。可编程器件FPGA则用来实现信号的预处理和接口控制逻辑。最后通过Rapid IO Switch交换互连协议,实现5路高速数据通道。

2.1.1 DSP时钟需求

DSP (TMS320C6455)需要3 种时钟输入源。其中,CLKIN1提供DSP内部PLL1 的源时钟,主要用于产生DSP工作主频。CLKIN2 提供DSP内部PLL2 的源时钟,主要用于产生DDR2 控制器的工作时钟。RIOCLK为差分时钟,提供DSP上Rapid IO接口的输入基准时钟。DSP各时钟的输入要求如表1所示。

按照要求,设计中DSP的CLKIN1输入50MHz的基准时钟,通过PLL1 的控制寄存器产生20 倍频,产生DSP的工作主频1GHz时钟;DSP的CLKIN2 输入20MHz的基准时钟,通过PLL2的控制寄存器产生10 倍频,产生DSP DDR2 控制器的200MHz接口工作时钟;DSP的RIOCLK时钟输入156.25MHz的差分时钟,通过Rapid IO控制寄存器的设置,可以配置Rapid IO接口工作速率为1.25Gbps、2.5Gbps和3.125Gbps。

2.1.2 FPGA时钟需求

FPGA(XC5VSX240T)的时钟需求有两部分,一是FPGA实现存储控制器的基准时钟。设计中,通过FPGA的GCLK全局引脚输入100MHz的单端时钟,用于产生FPGA中DDR2SDRAM和QDRII SDRAM控制器的工作时钟。同时,提供50MHz和20MHz的备份时钟。二是通过IP核实现2路Rapid IO接口,采用FPGA相邻的4 个GTP_DUAL Tile(MGT112,MGT114,MGT 116,MGT 120)来实现。FPGA各时钟的输入要求如表2所示。

FPGA通过GCLK全局引脚输入100MHz的单端时钟,同时,提供50MHz和20MHz的备份时钟,作为FPGA控制器的同步时钟源。

2.2 设计方案

根据DSP和FPGA的不同需求,信号处理单元时钟电路设计实现方案如图2所示。

通过50MHz晶振产生频率为50MHz、周期20ns的时钟信号,经过时钟驱动器驱动后输出10 路时钟信号分别连接到TMS320C6455 DSP的CLKIN1时钟管脚和FPGA的GCLK管脚,用于产生DSP的内核工作时钟和FPGA的工作时钟。

通过20MHz晶振产生频率为20MHz、周期50ns的时钟信号,经过时钟驱动器驱动后输出10 路时钟信号分别连接到TMS320C6455 DSP的CLKIN2时钟管脚和FPGA的GCLK管脚,用于设置DSP的DDR2接口时钟,作为FPGA工作的备份时钟。

通过100MHz晶振产生频率为100MHz、周期10ns的时钟信号,经过时钟驱动器驱动后输出10 路时钟信号连接到TMS320C6455 DSP的AECLKIN时钟管脚和FPGA的GCLK管脚,提供DSP EMIF的接口工作时钟和FPGA工作的备份时钟。

通过156.25MHz差分晶振产生频率为156.25MHz、周期为6.4ns的差分时钟信号,经过差分时钟驱动器驱动后分别输出到5片TMS320C6455的RIOCLK和时钟管脚,提供DSP Rapid IO接口的工作时钟。

2.3 器件选型

由于TMS320C6455对于输入时钟的要求比较严格,要求外部输入时钟CLKIN1 和CLKIN2 的上升沿、下降沿时间均小于1.2ns。本设计中选用CDCVF2310作为时钟驱动器,该器件是1路输入10 路输出,输出最大上升沿、下降沿时间tr和tf为0.8ns,输入输出延迟tPLH和tPHL最小时间和最大时间分别为1.3ns和2.8ns,工作温度范围为-40 温到850,工作电压的区间为2.3V到3.6V,工作的最大时钟频率为200MHz,可满足TMS320C6455 的需要。CDCVF2310 驱动器电气指标如图3 所示。

差分时钟驱动器采用SN65LVDS108,电路示意图如图4所示。该器件要求输入LVDS的差分时钟输出8 组LVDS差分时钟,传输延迟小于4.7ns,输出最大上升沿、下降沿时间为0.8ns,工作的最大时钟频率为400MHz,性能满足设计要求。设计中配置5路提供DSP的工作时钟。

模块上FPGA采用Rapid IO IP核实现Rapid IO协议,对GTX的时钟输入有严格的要求。设计中,采用LV7744DEV-125M晶振产生125MHz的差分时钟输出,输出到FPGA的GTX时钟管脚,提供FPGA Rapdi IO接口2.5Gbps的工作时钟。

设计中20MHz、50MHz和100MHz晶振据选用SCX011B系列晶振,该晶振标称频率范围1MHz到125MHz,频率温度稳定度为 ± 75ppm,占空比典型值为50%,各项参数均满足系统设计要求。156.25MHz差分晶振选用LV7744DEV系列晶振。

2.4 信号终端匹配

由于信号处理单元中的时钟信号种类较多、频率较高,因此在设计之初要考虑时钟信号完整性,本设计采用了终端匹配技术[2,3]。

2.4.1 串联电阻方式

在驱动器末端加载一个串联电阻Rs,确保信号不会在源端发射回来,链路中特性阻抗为Z0,驱动设备的输出阻抗为R0,匹配设计的规则为Z0=Rs+ R0,串联电阻方式如图5所示。这种串联电阻的方式,保证了信号的完整性传输,这种方式的优点在串联的电阻很小,功耗很低,有很好的直流噪声容限,缺点在于使得时钟信号的延迟增大。

2.4.2 并联RC方式

并联RC方式是在负载端并联一个RC网络,在TTL和CMOS电路经常使用,并联RC方式如图6 所示。其中,并联网络中的R值须与电路阻值Z0 相等,C值通常选择比较谨慎,其要求能够吸收电波的能量,又不至于加大信号的上升时间,经验选择小于50pf的电容。

综合考虑,在信号线发送端利用源端串接匹配电阻的方法来吸收反射信号,由于传输线的特征阻抗控制为50欧,因此设计中选用的是22欧的匹配电阻。

2.5 PCB设计

信号处理模块时钟网络较复杂,因此在PCB设计要充分考虑信号完整性问题[4,5,6]。本设计在PCB布局布线主要采取的措施主要包括:

1)要求整个模块的特征阻抗为50欧;

2)晶振输出的时钟信号走线尽量短,远离其他信号线;

3)源端串阻靠近晶振放置;晶振输出时钟信号参考层为地平面,不能跨分割平面;

4)时钟驱动器输出的时钟信号尽量短,远离其他信号线,源端串阻靠近;

5)钟驱动器放置;时钟驱动器输出时钟信号参考层为地平面,不能跨分割平面;

6)时钟线尽量少打孔,保持阻抗连续性,与其他线的间距保持3W或以上。

3 测试验证

在实验室搭建测试平台对机载信号处理单元的时钟电路进行测试验证。信号处理模块的误码率能直接反应时钟电路设计的性能。创建测试模块误码率的工程文件ibert.bit,利用Chipscope进行误码率测试。误码率测试结果如图7所示,该信号处理单元共有5 路高速数据通道,选择其中两路进行测试。发送数据速率为2.125Gbps,在连续测试8分钟后,接收端接收到的数据Bit累积达到1.059E012,发生错误的数据位0,误码率下降到9.441E-013,并且随着时间的延长,误码率会一直下降。

测试结果表明,本文介绍的信号处理单元时钟电路设计,完全满足该机载信号处理单元的系统要求。

4结论

本文从机载设备时钟电路设计要求出发,详细介绍了一种机载信号处理单元时钟电路的器件选型、终端匹配、PCB设计等方面的详细设计,给出了机载信号处理模块时钟电路的实现方法。实验测试结果表明,该时钟电路各项指标均符合系统要求,现已在实际应用中得到验证,并对其他机载设备的电路设计有一定的指导作用。

摘要：该文详细介绍了机载信号处理单元时钟电路的设计方案,分别从时钟需求、器件选型、信号终端匹配和PCB等方面进行了设计,保证了机载信号处理单元时钟电路的正确性、安全性和可靠性。测试结果和工程应用表明,该时钟电路各项指标均满足系统要求。

关键词：信号处理单元,终端匹配,PCB

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单元电路 篇6

关键词：双基区晶体管,静态随机存储器,负阻器件

微电子和集成电路技术目前正在以非常快的速度沿着两个不同的方向，向前发展。一个是逐步减少器件尺寸，从0.5um—0.15um—50nm—30nm—……;另一个方向就是在保证一定逻辑功能的前提下，减少器件数目，减少连接节点和互连线，降低功耗，例如采用负阻器件等。利用负阻器件来代替常规器件是减少器件数目最有效的方法之一。因为负阻器件或由器件组成的负阻单元本身具有负阻、双稳和自锁特性。

传统的静态随机存储单元电路需要4～8个晶体管[1,2]，使用共振遂穿二极管(RTD)只需4个器件[3]，但RTD是化合物器件制作成本高并不能很好的与硅集成电路兼容[2]。双基区晶体管(DUBAT)是一种三端压控硅基负阻器件，并具有双稳、自锁和高速特性。静态随机存储器电路要求速度快、稳定性能高、单元电路器件少、易于集成，双基区晶体管的特性恰好能满足以上要求。通过对静态随机存储器(SRAM)单元电路的精心设计，将双基区晶体管(DUBAT)的特性与静态随机存储器要求很好的结合，那么双基区晶体管相比于其他器件是一种性能更为理想、市场更为广阔的制作静态随机存储单元电路的器件。

1 双基区晶体管（DUBAT)

1.1 双基区晶体管的基本结构

双基区晶体管(DUBAT)是一种集成的硅基三端压控型负阻器件。它由一横向的pnp双极性晶管作为反馈器件和纵向的npn双极性晶体管作为器件主体。器件结构如图1(a)所示。

p1np2形成横向的pnp晶体管、n+p2n形成纵向的npn晶体管。n+p2n晶体管的基极和集电极分别与p1np2晶体管的集电极和基极相连。双基区晶体管(DUBAT)等效电路模型如图1(b)所示，晶体管Q1是p1np2的等效模型、Q3是n+p2n的等效模型，所以Q1发射极与Q3的基极相连、Q1基极与Q3的集电极相连[2]。

1.2 双基区晶体管的负阻特性

由双基区晶体管等效电路，利用Pspice9.2绘出电路图，如图1(b)示。用软件仿真扫描功能，对双基区晶体管CE端电压以步长0.1mv从0到300mv对Vce进行扫描,然后查看C端电流Ic,得到图2双基晶体管负阻特性曲线[2]。

2 静态随机存储单元电路

2.1 电路原理图

利用双基区晶体管(DUBAT)设计静态随机存储单元电路如图3。理想晶体管Q1和Q2构成双基区晶体管等效电路模型，是存储单元电路核心[2]，以DUBAT的B端电压作为输入端信号、C端电流作为输出端信号，电流IC流过电阻R6在电容C4上产生压降，C4上的电压降为存储信号。V8为写操作时钟信号、控制M26的导通与断开，V9为数据输入信号、当M26导通时V9输入数据信号写入存储单元，R2为输出负载，V10是读操作时钟信号，控制M25的导通与断开，当V10为高电平时对存储单元进行读操作，C4上存储的信号通过M25加到R2上，由负载R2一端读出[1]。

2.2 电路的大噪声容限

双基区晶体管是一种负阻器件，具有双稳态特性，对这一特性进行挖掘利用，就能设计出大噪声容限抗干扰能力强的电路。

利用Pspice9.2对图1(b)中双基区晶体管BE端电压以步长0.1v从0到5.0v对Vbe进行扫描，然后查看C端电流Ic变化，得到图4。从仿真结果判断，当Vbe=2.6v时，电流Ic才发生突变。如果将输入端低电位设置在1v、假设有±1v干扰信号，输出电流Ic=0±0mA;高电位设置为4v、同样假设有±1v干扰信号，输出电流Ic=60±40mA。可见以双基区晶体管电压Vbe作为输入信号、电流Ic作为输出信号，双基区晶体管(DUBAT)具有很高的噪声容限[3]。

2.3 静态随机存储单元电路仿真

由图3利用Pspice9.2对电路进行仿真可得到图5。图5(a)为写操作时钟信号、(b)是读操作时钟信号、(c)为输入数据信号、(d)是输出数据信号。

3 实验结果及分析

利用双基区晶体管设计的存储单元电路，结构简单、电路面积更小，突出优点是功耗低，无需常规直流电源而是采用4v或者更低的时钟信号作为器件的驱动。根据仿真结果，一个完整的读写周期约为30ns，速度较快。另外将双基区晶体管的负阻、高速特性很好的与随机静态存储电路的性能要求相结合，有效的提高了电路的稳定性和速度。

参考文献

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