时钟恢复电路（共7篇）
时钟恢复电路 篇1
0 引言
时钟数据恢复电路是高速收发器的核心模块,而高速收发器是通信系统中的关键部分。随着光纤在通信中的应用,信道可以承载的通信速率已经可以达到GHz,从而使得接收端的接收速率成为限制通信速率的主要瓶颈。因此高速时钟数据恢复电路的研究是目前通信领域的研究热点。目前时钟数据恢复电路主要是模拟IC和数字IC,其频率已经可以达到几十GHz。而由于FPGA器件的可编程性、低成本、短的设计周期以及越来越大的容量和速度,在数字领域的应用逐渐有替代数字IC的趋势,已经广泛作为数字系统的控制核心。但利用中低端FPGA还没有可以达到100MHz以上的时钟数据恢复电路。由于上面的原因,许多利用FPGA实现的高速通信系统中必须使用额外的专用时钟数据恢复IC,这样不仅增加了成本,而且裸露在外的高速PCB布线使还会带来串扰、信号完整性等非常严重的问题。如果可以在中低端FPGA上实现高速时钟数据恢复电路,则可降低成本且提高整个电路系统的性能。
目前利用FPGA实现时钟恢复电路的方法,基本都是首先利用FPGA内部的锁相环产生N*f的高频时钟,然后再根据输入信号控制对高速时钟的分频,从而产生与输入信号同步的时钟信号[1~3],其中N决定了恢复时钟信号的相位精度,通常N等于8。因此如果输入信号的频率为100MHz,则系统的工作频率就必须达到800MHz,对于中低端FPGA,如此高的工作频率显然无法承受。虽然高端FPGA可以达到GHz的工作频率,但其高昂的价格不适合用于普通用户。而其它基于中低端FPGA实现高速时钟恢复电路的方法,要么需要外部VCO模块[4],要么只能恢复数据而无法得到同步的时钟信号[5]。针对这种情况,本文提出了一种利用Altera FPGA中的锁相环及Logiclock等技术,实现高速时钟恢复电路的方法。电路是在Altera的EP2C5T144C6芯片上实现的,用于数字光端机的接收端从100路2.048MHz压缩视频码流合成的串行码流中正确提取100路视频码流,其工作频率为204.8MHz,通过硬件验证电路可以正确工作。
1 时钟恢复电路原理及环路结构
时钟恢复电路的目的是从输入的数据流中,提取出与其同步的时钟信号。时钟信号不可能凭空产生,因此该电路本身必须有一个时钟信号产生机制,除此之外还必须有一个判断控制机制--能够判断并且调整该时钟信号与输入数据之间的相位关系,使其同步。
传统的基于FPGA的时钟恢复电路的结构如图1所示。如前所述,这种结构的电路用中低端FPGA,工作频率不可能达到100MHz以上。本文采用的方法是利用锁相环产生不同相位的时钟信号,然后再根据控制信号控制输出时钟在这些时钟之间进行切换,从而使时钟与输入数据同步。具体结构如图2所示。下面详细介绍各个模块的工作原理及电路实现。
2 模块电路设计
电路由三个模块构成,鉴相器模块和计数器模块通过判断时钟信号和输入信号的相位关系,产生相位调整的控制信号,时钟调整模块根据送来的控制信号对输出时钟进行相位调整。
2.1 超前滞后鉴相器
鉴相器使用可以识别输入信号连0和连1的超前滞后鉴相器[6],具体电路如图3所示。利用四个D触发器对输入信号Din采样产生s1、s2、s3三个信号,如果s2=s3≠s1,则表示时钟超前,up-down为高电平;如果s1=s2≠s3,则表示时钟滞后,up-down为低电平;当输入信号连0或连1时s1=s2=s3,valid为低电平,此时up-down无效。这两个信号都必须用时钟信号进行同步产生,否则电路可能由于s1、s2、s3的延迟差而进入一种死锁状态。
这种鉴相器只有超前或滞后两种状态,如果直接将其输出用作控制时钟相位的调整,则时钟切换会过于频繁,而且输入信号中的毛刺会引起误操作。所以将其输出信号送给up-down计数模块,进行一段时间的积累后,再产生用于控制时钟相位的信号。
2.2 up-down计数器模块
计数器模块[2]的功能是在鉴相器送来的信号控制下进行计数,产生相位调整的控制信号。计数器的初始值为M,当输入信号valid为高电平时,判断up-down信号。如果该信号为1,则计数器加计数,否则减计数。当计数器的值为2M时,early产生高电平脉冲;当为0时,later产生高电平脉冲。
2.3 时钟产生调整模块
2.3.1 电路结构
时钟产生调整模块的主要功能是产生和输入信号频率相同的时钟信号,并根据相位判断模块发送过来的控制信号,不断地调整输出时钟相位,使得输出时钟的上升沿维持在输入信号中间位置,其结构如图4所示。不同相位的同频时钟是利用EP2C5T144C6中的锁相环产生的,由于课题项目的需要,1个片子内部必须含有2个时钟恢复电路,受到全局时钟数目的限制,采用6个时钟信号进行切换。在该模块电路设计设置6个状态,每一状态对应某一相位的时钟信号。当检测到early信号为高电平时,状态就跳变到比当前时钟信号相位提前1个相位的状态上(若相位超前则再继续超前),而当later信号为高电平时跳变到比当前时钟信号滞后1个相位的状态上去(相位滞后则继续滞后),然后再根据当前的状态选择相应的时钟信号,作为当前工作时钟即输出时钟信号Rclk。
2.3.2 时钟切换
采用时钟切换实现该相位调整,首要问题就是必须消除时钟切换时产生的毛刺,因此所有子电路都采用恢复出来的时钟信号作为其工作时钟,这样所有的时钟切换情况都可用图5表示。假定此时的工作时钟为clk_1,只要能够保证时钟切换避开上面的阴影区域,而是处在上图中的红色区域,则无论是时钟向前还是向后切换,都不会出现毛刺。以工作频率为200MHz计算,每段红色区域大约为1.6ns,而Altera中的LE单元延迟大约为0.23ns,所以采用buffer弥补延迟完全可以使时钟切换发生在合适的位置。
2.3.3 时钟相位偏移的补偿
该电路结构的另一关键是必须保证不同相位时钟信号经过时钟判断调整模块后,它们之间的相位关系不会因延迟的不同而失效而必须仍然成立,否则就会导致相位调整过大或过小,电路会因此变得不稳定。电路延迟由门延迟和连线延迟组成。对于连线延迟在Altera Cyclone II中只要两个LE之间的连线类型相同,延迟也就相同,而每个LAB中有16个LE也有16个LOCAL_LINE布线资源,因此同一个LAB中LE之间的互连线延迟都是相同的。对于门延迟,在Cyclone II中每个LE有A、B、C、D四个输入端,各端口延迟不同。首先通过在某些路径上插入buffer,使得所有时钟信号经过的LE的数目相同。然后再在3个时钟信号中各插入一个buffer,再根据最终的布线情况,调整这3个buffer的端口连接,就可以使得各时钟信号经过的门延迟基本相同。除了上述两种方法,在应用中使用了Quartus II的logiclock功能,按照设计的需要将同一功能模块的逻辑放在相同的LAB中,这样可以使连线延迟对电路的影响降到最小。同时利用该功能也可以直接将调整好的时钟恢复电路应用于整个通信系统中,使得其他电路的布局布线不会对该电路产生影响[7]。
2.4 数据恢复
由于时钟数据恢复电路的目的就是得到能够正确采样输入数据的时钟信号。为了保证恢复出的时钟和输入数据的相位关系在整个芯片内都能够成立,在系统应用中输入信号也走全局时钟网络。经过这样处理后,只要在需要恢复数据的地方加一个D触发器即可得到正确的数据信号。
3 环路仿真结果及讨论
采用EP2C5T144C6器件的环路的仿真结果如图6所示,其中工作频率为204.8MHz。由于整个电路用的是经过全局时钟控制模块后的时钟和输入数据,所以在图6中给出的是这两个信号时序关系:O R D A~c l k c t r l和R_clk~clkctrl。由图(a)及局部放大图(b)可以看出,电路稳定时钟信号在输入数据的中间位置左右摆动,可以正确采样输入数据。
本文提出的电路结构不需要高频时钟信号,因此只要相位调整过程中时钟信号的脉冲宽度大于器件要求的最小值,且满足整个电路满足建立保持时间就可以正常工作。因此最小的时钟周期T=max(3*Tmin,Tper),其中Tmin是所用器件时钟信号脉冲宽度的最小值,Tper是满足建立保持时间的最小时钟周期。例如EP2C35F672C6芯片工作时钟高电平脉冲最小值为1ns,采用该芯片电路的工作频率可以达到300MHz,这个工作频率已经通过了Altera DE2板的硬件验证。如果采用更快的器件如Cyclone III EP3C10T144C7,时钟脉冲宽度最小值0.625ns,经过仿真验证其工作频率可以达到400MHz。在时钟调整模块后加一个简单的二分频电路,就可以实现12个时钟相位的调整精度,根据不同器件的性能很容易进行扩展,达到所需要的设计要求。
4 结论
本文利用时钟切换的方法,在低端A l t e r a EP2C5T144C6上实现了204.8MHZ的时钟数据恢复电路,并通过了硬件验证。通过理论分析给出了决定该电路工作频率的主要因素,同时对该电路稍加改动就可以实现更高精度的时钟数据恢复电路,具有很好的扩展性,为利用中低端FPGA实现高速通信系统提供了一种可参考的解决方案。
摘要：介绍了一种利用输出时钟在具有不同相位的时钟信号之间进行切换实现高速时钟恢复电路的方法。利用Altera公司Quartus软件提供的修改逻辑单元和逻辑块锁定及插入buffer的方法,消除了时钟切换产生的毛刺,弥补了不同相位时钟由于不同的传输延迟而造成的相位偏移。设计的电路实现了数字光端机要求的204.8MHz的工作频率。同时,分析了决定该电路工作频率的主要因素,通过仿真验证使用EP3C10E144C7芯片最高工作频率可以达到400MHz。
关键词：时钟恢复,Logiclock,超前滞后鉴相器,现场可编程逻辑门阵列
参考文献
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自适应网络中的时钟恢复 篇2
时钟恢复是TDM电路仿真业务中一个核心的技术问题。以SDH网络和PSN网络为例, SDH网络凭借SDH时钟全网这个天然同步完进行传递可以实现在接收端恢复时钟, 而PSN网络因为在不同的频率上工作, TDM源端的时钟需要依靠同步以太网进行传递。在恢复E1/T1等PDH业务时, 需要对时钟恢复进行特殊处理, 以保证输出业务能够抖动漂移。
二、网络模型
在不同场合下, 一般采用三种网络模型, 包括同步网络、差分网络、自适应网络对时钟恢复进行处理:
2.1同步网络
同步网络分为完全同步网络和完全异步网络两种情况。
完全同步网络是指SDH网络或PSN网络组成的核心网络处于完全同步状态, 并与主参考时钟 (PRC时钟) 同步, 同时控制接入设备的时钟, 这种情况非常有利于时钟恢复, 可以通过接入设备提取与核心网络对接的业务接口上的时钟进行, 其工作原理主要是核心网络的时钟与PRC同步。
完全异步网络是指SDH网络或PSN网络组成的核心网络处于完全异步状态, 这种工作状态可以通过接入设备保证GPS/BITS完全同步, 这种情况下时钟与GPS/BITS同步, 这时需要靠接收端对一定数量的数据进行缓存, 才能适应网络延时带来的变化。
2.2差分网络
差分网络是指即使核心网络完全同步, 也需要接入设备拥有各自的时钟, 从而保证终端时钟恢复的高质量。以SDH网络的PDH传送业务为例, PDH业务独特时钟特性导致其进入SDH网络时产生比特映射抖动和指针抖动, 从而难以在终端进行时钟恢复, 需要通过平滑指针抖动, 才能满足输出要求中抖动指标。全网同步的PSN网络存在TDM业务恶劣的运行环境, 如报文丢失和延时变化等, 更加剧了时钟恢复的困难。这种情况下, 可以参考同步剩余时间戳方法 (SRTS) 对时钟恢复进行处理。此外, SDH网络中PDH时钟恢复在提供额外的带宽条件下, 也可以参考打时戳的方式进行。
2.3自适应网络
自适应网络是指核心网络的每个PSN设备有各自的工作频率和工作方式, 这种差异性导致了在该网络中实现TDM仿真工作时在保证同步规格的要求的同时进行时钟恢复的困难性。因此, 有必要深入探讨自适应网络中的时钟恢复。
三、自适应网络中的钟恢复算法原理
通过住在下行接收侧执行两步操作, 保证数据在自适应网络的E1/T1的仿真业务按照包的格式在PSN网络中交互作用。两个操作包括: (1) 去包头和并串转换接收到的数据; (2) 通过接收侧需要恢复的时钟 (fR) 去跟踪发送侧的时钟 (fT) , 以便恢复数据包中的时钟信息。
提高接收侧需要恢复的时钟 (fR) 跟踪发送侧的时钟 (fT) 的精度是时钟恢复设计工作的目标。恢复原始的E1/T1数据, 主要通过解包和并串转换两步进行, 前者主要用于去除仿真业务中的爆头, 后者对各种数据实现并串转换。恢复原始数据的解包和并串转换是相对较简单的过程, 如何使时钟恢复达到最符合技术指标的工作状态是接收侧处理工作的难点和重点。
四、自适应网络中的时钟恢复的实现方式
在自适应网络中, 网络延时有固定和抖动两种情况, 这两种情况对报文接收有不同的影响。在网络延时固定时, 相邻TDM电路仿真报文在确定的时间到达, 从而接收时刻接收端统计并平均后得到固定的值。在网络延时抖动时, 报文到达的时间收到网络实际情况影响, 在一个范围内变动, 这种情况下不能根据一个固定的值对时钟进行调整, 通常采用滤波的方式对一段时间的值去除明显不合理的报文接受时戳值, 然后再控制DDS的分频因子。
目前自适应网络中的时钟恢复方法主要是基于消抖缓存区占满率和基于时间戳的两种方法, 二者各有优缺点。基于消抖缓存区占满率的方法可以确保频率在小幅度范围内波动, 缺点是该方法收敛时间较长, 恢复的时钟频率抖动较高。基于时间戳的方法恢复的时钟频率精度较高, 性能较稳定, 缺点是不能容忍收发频率差异导致的数据偏移, 从而引起接受缓存区数据读空或溢出的现象。
五、总结
本文在初步介绍网络模型的基础上, 重点分析了自适应网络中的时钟算法原理和实现方式, 并对比分析了当前进行自适应的时钟恢复的两种主要方法的优缺点, 为今后的相关工作提供指导作用。
参考文献
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时钟恢复电路 篇3
(一) 相位噪声
相位噪声则是表征信号质量的频域参数, 表现为在振荡频率谱线的左右出现连续的“裙边”效应。相位噪声通常定义为在某一给定偏移中心频率的处的dBc/Hz值, 其中dBc是以dB为单位的该频率处功率与总功率的比值, 如图2所示。如果没有相位噪声, 振荡器的整个功率都应集中在频率f=f0处。相位噪声的出现将振荡器的一部分功率扩展到相邻的频率中去, 产生的边带。一个振荡器在某一偏移频率处的相位噪声就定义为在该频率处1Hz带宽内的信号功率与信号的总功率比值。
(二) 时钟抖动 (Jitter)
1. 抖动的分类
抖动具体表现为时域上信号周期长度总会有一定的变化, 从而导致时钟信号的上升或下降沿的不确定性, 如图3所示。任何非期望的时间变化都被看作是噪声, 而噪声则是产生时钟抖动的根源。抖动一般分为随机抖动 (Random Jitter) 和固有抖动 (Deterministic Jitter) 。
2. 随机抖动产生机理
随机抖动来源于随机噪声, 诸如:热噪声 (Thermal Noise) 、散粒噪声 (Shot Noise) 、闪烁噪声 (Flicker Noise) 等。随机抖动具有明显的不确定性, 可用高斯分布特性来进行描述。它与电子器件的半导体特性和生产工艺等有关。
如图4所示, 反相器输出端噪声nout分别来自于不同的噪声源。当输出为高电平时, PMOS导通。此时输出噪声主要由于P沟道热噪声引起, 如图中A区所示。当输出为低电平时, NMOS导通。此时输出噪声主要为N沟道热噪声, 如图中B区所示。当输出处于阈值电压区, PMOS和NMOS均导通, 所以输出噪声为两管沟道热噪声, 如图中C区所示。
3. 固有抖动产生机理
因此,
振荡电路的非线性会压缩噪声电压的幅度变化, 如图5所示。因此, 固有抖动具有明显的非高斯概率密度, 可以用确定的峰-峰值电压量化。公式 (3) 表明, 振荡器噪声电压将引起相位的变化, 从而导致jitter产生。
此外, 固有抖动通常会受传输线匹配状况的影响。当传输线长度不相同时, 时钟输出端到达时间不一致, 将引起抖动, 如 (a) 所示。例如:在LVDS输出电平模式中, vd1和vd2的传输线不等长, vd2滞后vd1到达终端, 通过双端转单端电路后, 必然产生抖动。同理, 当时钟受到邻近传输线串扰以及线路匹配不一致时, 将引起抖动, 如 (b) 所示。且两种抖动表现形式有所不同, 如图6所示。
(三) 相位噪声与抖动的转换
1. 抖动 (jitter) 计算
实际工作中, 可以利用相位噪声分析仪测出信号的相位噪声, 如图7所示。然后计算抖动时间, 方法如下:
方法1:直接噪声功率积分求RMS Jitter:
方法2:分频段独立计算, 再求均方根:
2. 信噪比 (SNR) 计算
利用所得抖动时间计算信噪比, 有助于选择合适的A/D或D/A器件以获得最佳信噪比。
(四) 降低相位噪声及抖动的措施
时钟电路设计是模拟电路设计的一个部分。这意味着, 电路的模拟特性, 诸如:器件特性、接口、Layout寄生参数效应、以及电磁兼容性、邻近效应、肌肤效应等设计者都应该做充分的考虑。
1. 增加逻辑电路压摆率。
在公式 (3) 中, 可以看出相位噪声受压摆率 (dvdt) 的影响。但过高的压摆率必然引入更高的宽带噪声, 而且增加电路的实现难度。
2. 仔细布线, 实现传输线路的良好匹配。
采用差分方式实现时钟信号的传输, 减小信号路径上的干扰和串扰, 抑制共模噪声。
3. 实现良好接地。
噪声源电流会被感应到信号路径上, 导致产生时变调制电平。调整开关电流以及不当的接地防止产生地线反弹噪声。
参考文献
[1]Predicting the Phase Noise and Jitter of PLL-Based Frequency Synthesizers Ken Kunder.
[2]Phaselock Techniquew (Third Edition) Floyd M.Gardner.
[3]Converting Oscillator Phase Noise to Time Jitter Walt Kester.
时钟恢复电路 篇4
动态存储器中的数据以电荷形式存储在电容中, 因为MOS晶体管漏电, 电荷会逐渐漏失, 最终造成数据丢失[1,2]。所以, 动态存储器就需要不断对数据进行刷新, 补充电荷[3]。由于漏电流的大小受温度影响较大, 导致电荷在存储器电容中的保持时间随着温度改变而改变[4]。传统的刷新电路产生刷新信号的时钟周期是预先设计好的, 固定不变, 无法根据温度的变化自己调节周期[5], 因此, 传统的刷新电路设计的刷新时钟是基于高温的情况, 刷新频率很快, 这样就使得常温的时候刷新比较频繁, 消耗大量功耗。
本文提出一种具有温度自适应的刷新时钟电路, 其频率随着温度上升而上升。电路由基本的MOS管构成, 利用了Diodes方式 (二极管方式) 连接的MOS管电流随温度变化的特点[6]。电路不仅具有温度特性, 降低了功耗, 而且占面积小, 与一般的CMOS工艺完全兼容, 不需要工艺上的特殊处理[7]。
1 电路结构
图1给出刷新时钟电路示意图。电路左边是一条反相器反馈链, 反相器链输出和使能信号EN共同控制一个两输入端的与非门, 与非门的输出连接上拉管MP1的栅极, 下拉管MN1栅极和刷新电路的时钟输出;反相器链输入端连接的是电容C1, 而且反相器链的输入端的第一个反相器是施密特反相器[8]。电路的右边是时钟调整单元。时钟调整单元主要由一条充放电的通路构成, 通路由3个基本的MOS管组成, 其中上拉管MP1受与非门输出控制, 用于对电容C1进行充电;下拉管MN0也受与非门输出控制, 其状态正好与MP1管相反, 用于开启放电通路, 对电容C1进行放电;放电管MP0主要用于对电容C1放电, 以Diodes方式连接。
2 电路工作原理
电路上电后, EN信号使能, 电容C1没有储存电荷, Vcap点电压为低电压“0”, 通过反相器链的反馈作用, N0点电压是低电压“0”, 上拉管MP1开启, 下拉管MN1关闭, 电源对电容C1充电, MP1的尺寸比较大, 所以充电速度比较快, 电容C1迅速被充到高电平。当电容C1电压超过了施密特反相器的上翻转点 (假设为VM+, VM+ >Vdd/2) , 反相器链开始转变状态, 通过反相器链的传播, 在N0点处, 电压变为高电平“1”, 迫使上拉管MP1关闭, 下拉管MN1开启, 电容C1停止充电, 开始通过放电通路泄放电荷, 电容电压Vcap开始下降。当电容电压低于施密特反相器的下翻转点 (假设为VM-, VM-
对于MOS电容C1, 可以近似认为是平板电容[9]:
C*U=Q
式中:C为电容大小, U为电容电压 (即Vcap点电压) 。随着放电通路开启, 电容C1中的电荷Q逐渐漏失, 电容的大小C不变, 电容电压U开始下降。同时, 对于放电通路, MP0管以DIODES方式连接, MP0一直处于饱和状态, 对于饱和电流公式[10]:
undefined
式中:Vth是阈值电压, Vgs是栅源电压。Vgs对应于电路上就是MP0管两端电压, 又由于MN1是下拉管, 尺寸大, 所以放电通路开启后, MP1管的栅端和漏端电压基本等于地电压, 而且MP1管的源端又连接在电容上, 所以, 可以认为Vgs就是电容电压。因为电容电压随着漏电下降, 即Vgs随漏电下降, 所以根据饱和电流公式, 电流Ids呈平方关系减小。随着Ids减小, 电容电荷漏失的速度变慢, 电容电压下降的速度也随之变慢。
图2说明的是以Diodes方式连接的晶体管, 不同温度下的电流和栅源电压之间的关系。当栅源电压比较高的时候, 高温时的饱和漏电流比低温时的电流要低;相反地, 当栅源电压下降到阈值电压附近, 高温时的饱和漏电流就比低温时的电流要高。利用低栅源电压的电流的温度特性, 高温时, 饱和漏电流Ids比低温时大, 电容C1的电压下降得快, 更快到达施密特反相器翻转点VM-, 电路振荡时钟周期就会比较短, 相应地, 其频率就更快, 就能够体现出时钟温度的特性。
3 仿真结果分析
图3 (a) 是电容C1的电压U在不同温度下随时间的变化曲线。电路开始工作后, 在每个周期开始的阶段, 电容电压C1处于高电平状态, 此时, 通过MP0管的饱和电流Ids比较大, 电容电压下降得很快, 在较短的时间内就下降到了接近开启电压附近, 即MP0管进入低栅源电压状态, 这个变化过程对应于图上的曲线较陡的部分。当MP0进入低栅源电压状态, 饱和电流Ids值开始下降, 电压下降逐渐呈现越来越缓慢的趋势, 此时的变化过程对应于图上曲线较平缓的部分。根据图2的分析, 以Diodes方式连接MOS管的电流大小的温度特性在高低栅源电压区正好相反, 但是, 从图3电容C1的电压变化曲线显然得出:时钟的周期取决于平缓的曲线部分。高栅源电压部分时间太短, 即使这个阶段高温时的电流比低温时的电流小, 也可以忽略这部分时间的作用。所以低栅源电压的部分温度特性才最终决定了电路的温度特性。
对比分析不同温度下电容C1充放电的电压变化曲线:温度越高, 充放电频率越快。图3 (b) 是电路时钟输出点的电压的变化, 对应于图3 (a) 的曲线, 输出时钟受MP0管的温度特性影响, 高温时的时钟频率比低温时要快, 而且输出的时钟是一个占空比很小的脉冲, 脉冲的宽度取决于反相器链的反馈时间。
新时钟电路消耗的功耗非常低, 图4 (a) 是刷新电路自身消耗的功耗, 整个电路的平均工作电流都维持在10 μA以下, 比起传统的刷新电路自身消耗的功耗相差无几, 甚至更低。图4 (b) 是电路的刷新频率随温度变化的趋势, 室温 (25 ℃) 时的频率比起高温 (125 ℃) 时降低将近50%。所以, 在存储器的其他外围电路的功耗相等的情况下, 存储器阵列室温时用于刷新的功耗, 与高温相比, 就相应地减少了50%, 尤其是在存储器长时间处于standby状态 (不进行读写, 保持存储器原有的数据) 时, 将节省一半的功耗。
4 结 语
经过仿真测试表明, 新的刷新时钟电路的输出频率具有优越的温度特性, 而且新电路的设计只采用了MOS晶体管器件, 没有用到电阻和双极晶体管等大面积器件, 因此整个电路的面积小。此外, 电路自身消耗的功耗非常小。所以, 与传统的频率不变的刷新电路相比较, 新电路具有性能好、功耗低、成本低的优势。
摘要：动态存储器 (DRAM) 需要通过刷新来保持内部的数据。为降低存储器刷新过程的电路功耗, 设计一种具有温度自适应特性的刷新控制电路。根据二极管的电流在阈值电压附近的温度特性, 利用电容充放电的结构, 提出一种具有温度自适应特性的刷新时钟电路, 使存储器刷新频率随电路温度变化而变化, 其趋势符合动态存储器的刷新要求。仿真实验结果表明, 新的电路在保证DRAM信息得到及时刷新的前提下, 有效地降低了其刷新过程中的功耗。
关键词：刷新,动态存储器,温度适应性,功耗
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时钟恢复电路 篇5
1 晶振与Pierce晶体振荡器
晶片振荡是基于其压电效应,其等效电路图如图1 中所示。石英晶体的等效电路由静态电容C0,串联等效电感LS、串联等效电容CS、串联损耗电阻RS组成。从石英晶体的等效电路可知,其有两个谐振频率,一个串联谐振频率fS,一个并联谐振频率fP,只有在频率fS和fP之间石英晶体成感性,为晶体的振荡带[4]。本文仿真选取32. 768 kHz石英晶体等效模型参数为:C0= 1. 3 pF,LS= 8 kH,CS= 2. 95 fF,RS= 30 kΩ,可计算得到
该模型的振荡带宽为fP- fS= 37. 1 Hz,精度满足仿真要求。
图1 中Pierce电路是该电路的典型结构。电路以反相放大器作为增益元件,在反相器的输入与输出之间跨接一个负反馈电阻RF,该电阻一方面给反相器提供直流偏置,稳定反向放大器的静态工作点;另一方面,起振之后构成负反馈,减小反相放大器的增益,稳定振幅。其电阻阻值必须足够大从而增加频率的稳定性和降低振荡电路的功耗。图中RF约为100 MΩ,为减小芯片的面积,设计采用MOS管实现[5]。C1与C2构成晶振的负载电容,Q为石英晶体。
2 改进后的Pierce振荡器
传统的Pierce振荡器结构简单,输出波形振幅大,导致振荡电路功耗较大,输出频率也受石英晶体的出厂频率以及芯片PAD电容和PCB上布线寄生电容等的影响,芯片工作时实际输出频率与理想频率(32. 768 kHz)之间存在一定的频率偏差,因此在对功耗和频率精度要求严格的时钟芯片设计应用中受到限制。针对以上不足,本文对传统的Pierce结构进行了改进:(1)增加振幅控制电路;(2)增加频率校准电路。改进后的电路结构由频率校准模块、反相放大模块、振幅控制模块、启动电路模块4 部分组成,其设计电路如图2 所示。
2. 1 频率校准的原理与电路设计
晶体振荡电路的实际输出频率与晶体的固有串联谐振频率之间存在一定的频率牵引量,为,其中,ω 是实际输出频率;ωs是晶振的固有串联谐振频率。频率牵引量与负载电容关系如式(3)所示[6,7]
式(3)中,C0是晶振的静态电容;Cs是晶振的固有串联谐振电容;C1、C2是晶振两端的电容,其串联值称为晶振的负载电容。当出厂频率与理想频率之间存在一定偏离时,可通过校正晶振的负载电容,得到精确的输出频率。
频率校准实现电路如图2 中频率校准部分。T7~T0为内部8 位校正寄存器的存储值,通过I2C接口写入。当输入信号T6~ T0是高电平时,控制相应的NMOS管导通,使晶振负载电容增大。而当T7是高电平时,NMOS15、NMOS19 截止,使负载电容减小,所以B7为负载电容调整的符号位。当芯片通电时,上电复位信号使校正寄存器复位,T7~ T0输出均为0,因此晶振两端的电容初始值为CX+ 27C,其变化范围分别为
2. 2 振幅控制原理与电路设计
若振荡器的输出振幅较大,不仅显著增大了振荡电路的功耗,还会降低晶振的寿命。振幅控制电路的设计原理是:电路检测振荡输出的振幅,反馈确定反向放大器的偏置电流,振荡输出振幅大于设定值时,振幅控制电路降低反向放大器的偏置电流,反之,增大反向放大器的偏置电流。电路在上电时,振荡输出振幅为0,使反向放大器具有大的偏置电流,有利于起振。其电路如图2 中振幅控制模块所示。M1、M2、M4、M5和R1构成与电源电压无关的偏置电流源,M1和M2的宽长比比值为1∶2,M4,M5的宽长比的比值为1∶8。为降低功耗,设计使偏置电流源中的MOS管工作在亚阈值区,设流过M1管的电流为2I,可得到[8]
其中,ID4、ID5分别为流过M4,M5的电流,N为亚阈值斜率参数。将VGS4-VGS5=4I×R1,代入等式(4)中可得,该偏置电流与电源无关,通过选取适当的R1值,便可设置所需的偏置电流。设计取电流I≈8 nA,确保电路具有较低的功耗。
图2 中电阻R2跨接在M4栅漏两端,MOS管的栅端无电流,因此M4栅漏间的直流电压相等。若漏电流保持不变,M4栅极上的平均电压应保持不变。当振荡器开始工作后,振荡输出的信号经电容C0隔直通交后,传递M4的栅极。当振幅增大时,若要保持恒定的偏置电流不变,M4栅极直流电压必定下降,因此M5的栅极电压也必定随着振幅增大而下降,从而使偏置电流I减小。反向放大器的偏置电流由电流源M3确定,大小为16I,因而当振荡器的输出振幅振荡增大时,系统降低反向放大器的偏置电流,以到达稳定振幅、减小功耗的目的。
2. 3 反向放大电路模块与启动电路模块的设计
改进后的电路结构还包含反向放大电路模块和启动电路模块。反相放大电路采用恒流偏置共源放大器,由M3提供恒流偏置,M6为共源放大管,R3为负反馈电阻。恒流偏置电流的大小为16I,受振幅控制电路调制。
启动电路模块,保证电路上电后能正常启动。在直流偏置未建立时,M9输出电流为0,M10导通使反相器I1输出低电平,PMOS管M11导通,给电容C3充电,使B点电压升高,从而M2,M5导通,保证偏置电流可正常建立。当直流偏置建立后,M9通过镜像产生10I的电流,M10管的栅长值L过大,使反向器I1输出变为高电平,关断M11,电路完成启动。
3 电路仿真结果及讨论
3. 1 晶体振荡电路环路增益与相位仿真
仿真采用0. 5 μm -5 V CMOS工艺模型,仿真温度设定25 ℃,仿真工具是Spectre。图3 是设计的晶体振荡电路环路增益与相位仿真结果,电源电压分别设定为3 V和1. 1 V,晶体负载电容为6 pF的条件下,从仿真图中可看出,在频率为32. 768 1 kHz处,环路增益为5. 285 5,相位为0,在该频率处满足振荡的条件。当电压下降到1. 1 V时,同样在频率为32. 7681 kHz处,环路增益为3. 833 0,相位为0,也满足振荡条件。这表明其可在1. 1 V电压下正常振荡,电路具有较宽的工作电压范围。
3. 2 晶体振荡电路瞬态仿真
图4 和图5 均为电源电压为3 V时,振荡电路的瞬态仿真结果,其分别反映了振荡电路的输出波形以及电路消耗的电流。从图中可看出,振幅控制的过程:在起振初期振幅较小时,电路消耗较大的电流,随着振幅的增大,振幅控制电路调控偏置电流,使电路消耗的电流降低。当电路稳定后,电流最终消耗值约为130 nA,振荡电路输出波形峰峰值为367. 2 mV。电路消耗极低的功耗,且起振时间<1 s。
3. 3 频率校准仿真
图6 为频率校准范围的仿真图,设计取Cx=4. 4 pF,C = 62 fF。调整校正寄存器的存储值,使晶体振荡器的负载电容分别为最大值、初始值和最小值。仿真得到满足起振条件的初始频率为32. 768 1 kHz,频率校准范围为(32. 765 8 kHz,32. 777 9 kHz),校准的平均精度为1. 44 ppm。通过校准电路可获得高精度的输出频率。
4 结束语
高精度使得时钟芯片的市场前景广阔。本文对传统Pierce振荡器结构进行了改进,反向放大器采用恒流源供电,增加振幅控制及频率校准电路。仿真结果表明,新结构的电路具有低功耗、高输出频率精度和宽工作电压范围等优点。
摘要：设计了一种用于时钟芯片的Pierce晶体振荡器,通过对传统结构的改进,增加了振幅控制结构和输出频率校准电路,提高了输出频率、振幅的稳定性和输出频率的精度,降低了功耗。同时对电路的工作原理进行了理论分析,电路采用CSMC 0.5μm-5 V CMOS工艺实现,通过仿真结果验证,显示该设计达到了技术指标要求。
时钟恢复电路 篇6
1 CPLD简介
CPLD (Complex Programmable Logic Device) 是一种根据用户需要可自行构造逻辑功能的数字集成电路。它具有编程灵活、集成度高、开发周期短、适用范围广、设计成本低、保密性强等特点, 广泛应用于电子产品的设计和生产中。
CPLD元件主要由许多个逻辑单元组成, 逻辑单元间的相互关系则由可编程的连线架构, 将整个逻辑电路组合而成。由于CPLD的连续式布线结构决定了它的时序延迟是均匀的和可预测的, 这一特点使其成为时钟模块设计的理想元件。
CPLD的基本设计方法是借助集成开发软件平台 (比如Quartus II) , 用原理图、硬件描述语言等方法输入源代码, 通过软件编译, 生成相应的目标文件, 通过下载电缆将代码传送到目标芯片中, 实现设计的数字系统。
2 有限状态机介绍
有限状态机 (Finite State Machine) 在数字电路设计中应用广泛。它是指输出取决于过去输入部分和当前输入部分的时序逻辑电路。
一般来说, 除了输入和输出部分外, 有限状态机还含一组具有“记忆”功能的寄存器, 这些寄存器的功能是记忆有限状态机的内部状态, 它们常被称为状态寄存器。在有限状态机中, 状态寄存器的的下一个状态不仅与输入信号有关, 而且还与该寄存器的当前状态有关。
根据有限状态机是否使用输入信号, 分为Moore型有限状态机和Mealy型有限状态机两种类型。
Mealy型状态机的输出是当前状态和所有输入信号的函数, 它的输出是在输入变化后立即发生的, 不依赖时钟的同步。
Moore型状态机的输出则仅为当前状态的函数, 这类状态机在输入发生变化时还必须等待时钟的到来, 时钟使状态发生变化时才导致输出的变化, 所以比Mealy型要多等待一个时钟周期。
3 多功能时钟模块的设计
3.1 时钟模块逻辑结构
这里设计的多功能时钟模块, 是一个由有源高频晶振提供时钟源, 由芯片外部提供控制信号的输出多路固定和可调的不同时钟频率信号的时钟模块。
时钟模块由数据接口逻辑与分频电路逻辑组成。其中, 数据接口逻辑主要由接口状态机与数据buffer组成, 分频电路逻辑主要由固定时钟电路与可调时钟电路组成。这里的输入时钟源为100MHz, 固定时钟电路稳定的输出多路固定时钟, 它们的占空比都为50%, 只要没有接收到复位信号, 这几路时钟一直输出;而可调时钟输出clk_t1与clk_t2两路可调时钟, 它们的频率与占空比可根据外部输入的控制信号进行调节。
数据接口通过握手信号线hclk与sclk及数据线接收外部控制信号的指令与参数, 接口状态机能解析指令及装配数据, 数据buffe用来存储外部控制信号传输过来的设置参数。当接口状态机完成某个电路设置参数接收状态之后, 给出相应电路的使能信号, 可调时钟电路然后从数据buffer中调用相应的设置参数, 根据设置参数, 对原时钟进行分频, 得到所需要的输出时钟。
3.2 分频电路的设计
分频电路逻辑的主要作用是对CPLD的100MHz输入时钟计数分频, 输出多路固定频率时钟, 依据数据接口接收的外部输入控制信号传送过来的分频参数与占空比设置参数, 输出clk_t1与clk_t2两路可调时钟信号。这里系统要求的时钟分辨率最小为10ns, 而占空比没有严格的限制, 高电平的保持时间在一定范围即可, 为简化设计, 分频电路采用对100M时钟的整数分频算法。
输出时钟的分频算法的流程图如图5所示, 其中, CLK为输入时钟, rst为复位信号, COUNTER为计数器, CLK_OUT为分频后的输出时钟。
3.3 数据接口的设计
由于要输出clk_t1与clk_t2两路频率与占空比可调的时钟, 需要设计硽一个瘀数据接口, 接收外部控制信号传来的分频参数和占空比参数。这里设定两路输出时钟的周期变化范围从10ns到5秒, 在此区间内要实现可输出任意周期、辨率最小为10ns的时钟, 因此要传的分频参数最大为500000000, 二进制表示至少需要29位, 占空比参数的位数也一样, 因此需要从上位机接收4组29位的数据, 另外, clk_t1和clk_t2两路输出时钟的使能控制也来自外部控制信号。
这里采用了两条握手信号线与8条并行数据线的传输机制, 并定义了传输协议。外部信号作好传输准备之后, 将hclk置高;当CPLD采集到hclk的高电平之后, 将sclk置高, 告知外部信号已经作好接收准备;外部信号采集到sclk的低电平后, 将数据发送出, 然后置低hclk;当CPLD采集到hclk的低电平后, 开始接收数据, 然后将sclk置低, 告知外部信号接收完成;当外部信号采集到sclk的低电平, 将hclk置高, 准备下一轮传送。如此周而复始的进行握手来完成数据的传输。
由于传送的每组数据的位数多达29位, 而数据总线的宽度只有8位, 要对每组数据分拆成4次传送, 数据共有4组;而控制clk_t1和clk_t2工作使能指令有4种状态。这样对于数据接口来说, 共需要应对18种接收状态, 接收完成后还需要组合数据以及解析指令来控制相应时钟的工作状态。为避免指令与数据之间以及每组数据间接收的混淆, 易于实现数据接口的逻辑、在数据接口中使用了有限状态机来控制各种接收状态。
在本设计中, 采用独热码对状态进行编码。
(1) 状态定义
在Verilog HDL代码里, 对数据接口状态机的各种工作状态进行了定义:
其中data1_1表示接收clk_t1时钟分频参数的0-7位, 依此类推, 到data1_4表示接收clk_t1时钟分频参数的24-31位;其它位的接收状态依次类推;data2_1表示接收clk_t1时钟占空比参数的0-7位;data3_1表示接收clk_t1时钟分频参数的0-7位;data4_1表示接收clk_t1时钟占空比参数的0-7位。
(2) 状态转换条件定义
本状态机为Melay型, 状态的转换由当前输入及上一个状态决定。数据接口的状态转换图如图6所示。
当数据接口接收到复位信号时, 状态机的初始状态为ready, 它的下一个状态由data输入的数据决定:
当接收到的输入数据为1时, 下一个状态为data1_1状态, 开始从数据线data上接收clk_t2分频参数的低8位数据, 然后状态依次翻转成data1_2、data1_3、data1_4, 分别接收完其它三组clk_t2的分频参数, 然后状态跳转到data2_1, 开始接收clk_t2的占空比参数, 随着状态依次翻转成data2_2、data2_3、data2_4, 完成clk_t2的占空比参数的接收。完成clk_t2分频参数与占空比参数的接收后, 给出clk_t2分频电路的使能信号, 并将状态跳转为ready。
当接收到的输入数据为2时, 关闭clk_t2分频电路使能信号, 下一个状态保持为ready。
依此类推, 当接收到的输入数据为3和4时, 基本重复1和2的过程。
3.4时钟模块仿真结果
时钟模块的设计全部采用Verilog HDL代码输入, 在QuartusⅡ软件中对其进行了时序仿真, 结果见图7所示, 激励时钟为100M。在仿真中, 用激励信号模拟了上位机的hclk与data信号, 对clk_t1信号进行仿真测试, 设置让其输出对100M时钟进行8分频, 占空比为1/2的时钟。由仿真结果看, 时钟模块能够实现设计功能。
3.5 芯片选型
在QuartusⅡ软件中对时钟模块进行综合编译, 该模块大概占用360个LE单元;大约需要30个外部I/O管脚来实现必要的功能和完成数据传输。这里选用Altera的MaxⅡ系列的EMP570T100C3, 该CPLD拥有570个LE单元, 用户I/O管脚为76个, 完全能满足设计需求, 且为以后的功能升级预留了空间。
4 结束语
该时钟模块设计已经应用于一些医疗和电信产品设计中, 使用效果良好。该设计在时钟输出信号类型、可调时钟频率范围等方面还有很大的变化空间, 在此设计基础上的扩展和改进设计, 一定可以适应更多不同类型电子产品的需要。
参考文献
[1]王诚.Altera FPGA/CPLD设计.高级篇[M].北京:人民邮电出版社, 2005.
时钟恢复电路 篇7
Hspice是一款商业化通用电路模拟程序,有利于新产品的开发、设计,帮助集成电路设计人员更有效率的将设计思想转变为产品。为此,本文用Hspice软件进行时钟电路的设计。时钟产生电路一般由RS触发器构成,产生占空比等于50%的时钟信号。然而,有些电路,比如电荷泵电路,在使用这种信号时存在电荷泄漏、充放电流失配等不利因素[1,2]。为了解决这些问题,本文设计一个时钟产生电路。
2电路设计
2.1 电路图设计
图1是本文所设计的时钟产生电路。它由基准电压源、电压放大器、压控振荡器和时序电路组成[3],Vce为使能信号。基准电压源可以产生对电源电压不敏感的参考电压Vref。Vref再经过电压放大器分压得到压控振荡器的驱动电压Vin VCO。在Vin VCO的驱动下,压控振荡器产生同频率、等幅值、初相角不同的周期振荡信号clk1和clk2。clk1和clk2经过时序电路的整形作用,输出无交叠时钟信号clka和clkb。
2.2 编写网单程序
利用Hspice电路仿真软件编写各电路模块的网单程序,设计时调节网表中器件的宽度和长度,对电路进行多次仿真,观察输出波形,得出最佳的器件尺寸。以电压放大器为例,对电路进行瞬态仿真,仿真温度为27℃,仿真时间为20μs,Hspice网单程序如下:
2.3 模拟仿真
各模块仿真分析后,对时钟电路进行整体仿真,仿真环境设定如下:仿真温度27℃,电源电压5V,仿真时间为250μs。图5是截取的一段仿真波形图,可见电路输出两项非交叠时钟信号clka和clkb,时钟周期为479.60ns,时钟频率为2.085MHZ,clka占空比为27.43%,clkb占空比为33.76%。时钟产生电路输出了稳定的占空比小于50%的两项不交叠时钟,证明了设计思路的正确性。
3 结论
本文采用Hspice设计了一款时钟产生电路,该电路能产生占空比约为30%的特定时钟信号。可以看出,利用Hspice设计电路可以优化设计、节省设计时间和设计经费,该软件具有很高的实用性。
摘要：提出一种基于Hspice的时钟产生电路设计,仿真结果显示:电路可以产生占空比约为30%的特定时钟信号。实践表明运用Hspice软件可以有效提高电路设计质量。
关键词：Hspice,时钟信号,压控振荡器
参考文献
[1]袁小云,张瑞智.一种新型电荷泵电路的设计[J].微电子学与计算机,2003(9):69-72.
[2]刘臻.高性能电荷泵电路设计[J].微计算机信息,2007,23(3-2):302-303.