时钟产生电路（共6篇）
时钟产生电路 篇1
1 概述
Hspice是一款商业化通用电路模拟程序,有利于新产品的开发、设计,帮助集成电路设计人员更有效率的将设计思想转变为产品。为此,本文用Hspice软件进行时钟电路的设计。时钟产生电路一般由RS触发器构成,产生占空比等于50%的时钟信号。然而,有些电路,比如电荷泵电路,在使用这种信号时存在电荷泄漏、充放电流失配等不利因素[1,2]。为了解决这些问题,本文设计一个时钟产生电路。
2电路设计
2.1 电路图设计
图1是本文所设计的时钟产生电路。它由基准电压源、电压放大器、压控振荡器和时序电路组成[3],Vce为使能信号。基准电压源可以产生对电源电压不敏感的参考电压Vref。Vref再经过电压放大器分压得到压控振荡器的驱动电压Vin VCO。在Vin VCO的驱动下,压控振荡器产生同频率、等幅值、初相角不同的周期振荡信号clk1和clk2。clk1和clk2经过时序电路的整形作用,输出无交叠时钟信号clka和clkb。
2.2 编写网单程序
利用Hspice电路仿真软件编写各电路模块的网单程序,设计时调节网表中器件的宽度和长度,对电路进行多次仿真,观察输出波形,得出最佳的器件尺寸。以电压放大器为例,对电路进行瞬态仿真,仿真温度为27℃,仿真时间为20μs,Hspice网单程序如下:
2.3 模拟仿真
各模块仿真分析后,对时钟电路进行整体仿真,仿真环境设定如下:仿真温度27℃,电源电压5V,仿真时间为250μs。图5是截取的一段仿真波形图,可见电路输出两项非交叠时钟信号clka和clkb,时钟周期为479.60ns,时钟频率为2.085MHZ,clka占空比为27.43%,clkb占空比为33.76%。时钟产生电路输出了稳定的占空比小于50%的两项不交叠时钟,证明了设计思路的正确性。
3 结论
本文采用Hspice设计了一款时钟产生电路,该电路能产生占空比约为30%的特定时钟信号。可以看出,利用Hspice设计电路可以优化设计、节省设计时间和设计经费,该软件具有很高的实用性。
摘要：提出一种基于Hspice的时钟产生电路设计,仿真结果显示:电路可以产生占空比约为30%的特定时钟信号。实践表明运用Hspice软件可以有效提高电路设计质量。
关键词：Hspice,时钟信号,压控振荡器
参考文献
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时钟产生电路 篇2
(一) 相位噪声
相位噪声则是表征信号质量的频域参数, 表现为在振荡频率谱线的左右出现连续的“裙边”效应。相位噪声通常定义为在某一给定偏移中心频率的处的dBc/Hz值, 其中dBc是以dB为单位的该频率处功率与总功率的比值, 如图2所示。如果没有相位噪声, 振荡器的整个功率都应集中在频率f=f0处。相位噪声的出现将振荡器的一部分功率扩展到相邻的频率中去, 产生的边带。一个振荡器在某一偏移频率处的相位噪声就定义为在该频率处1Hz带宽内的信号功率与信号的总功率比值。
(二) 时钟抖动 (Jitter)
1. 抖动的分类
抖动具体表现为时域上信号周期长度总会有一定的变化, 从而导致时钟信号的上升或下降沿的不确定性, 如图3所示。任何非期望的时间变化都被看作是噪声, 而噪声则是产生时钟抖动的根源。抖动一般分为随机抖动 (Random Jitter) 和固有抖动 (Deterministic Jitter) 。
2. 随机抖动产生机理
随机抖动来源于随机噪声, 诸如:热噪声 (Thermal Noise) 、散粒噪声 (Shot Noise) 、闪烁噪声 (Flicker Noise) 等。随机抖动具有明显的不确定性, 可用高斯分布特性来进行描述。它与电子器件的半导体特性和生产工艺等有关。
如图4所示, 反相器输出端噪声nout分别来自于不同的噪声源。当输出为高电平时, PMOS导通。此时输出噪声主要由于P沟道热噪声引起, 如图中A区所示。当输出为低电平时, NMOS导通。此时输出噪声主要为N沟道热噪声, 如图中B区所示。当输出处于阈值电压区, PMOS和NMOS均导通, 所以输出噪声为两管沟道热噪声, 如图中C区所示。
3. 固有抖动产生机理
因此,
振荡电路的非线性会压缩噪声电压的幅度变化, 如图5所示。因此, 固有抖动具有明显的非高斯概率密度, 可以用确定的峰-峰值电压量化。公式 (3) 表明, 振荡器噪声电压将引起相位的变化, 从而导致jitter产生。
此外, 固有抖动通常会受传输线匹配状况的影响。当传输线长度不相同时, 时钟输出端到达时间不一致, 将引起抖动, 如 (a) 所示。例如:在LVDS输出电平模式中, vd1和vd2的传输线不等长, vd2滞后vd1到达终端, 通过双端转单端电路后, 必然产生抖动。同理, 当时钟受到邻近传输线串扰以及线路匹配不一致时, 将引起抖动, 如 (b) 所示。且两种抖动表现形式有所不同, 如图6所示。
(三) 相位噪声与抖动的转换
1. 抖动 (jitter) 计算
实际工作中, 可以利用相位噪声分析仪测出信号的相位噪声, 如图7所示。然后计算抖动时间, 方法如下:
方法1:直接噪声功率积分求RMS Jitter:
方法2:分频段独立计算, 再求均方根:
2. 信噪比 (SNR) 计算
利用所得抖动时间计算信噪比, 有助于选择合适的A/D或D/A器件以获得最佳信噪比。
(四) 降低相位噪声及抖动的措施
时钟电路设计是模拟电路设计的一个部分。这意味着, 电路的模拟特性, 诸如:器件特性、接口、Layout寄生参数效应、以及电磁兼容性、邻近效应、肌肤效应等设计者都应该做充分的考虑。
1. 增加逻辑电路压摆率。
在公式 (3) 中, 可以看出相位噪声受压摆率 (dvdt) 的影响。但过高的压摆率必然引入更高的宽带噪声, 而且增加电路的实现难度。
2. 仔细布线, 实现传输线路的良好匹配。
采用差分方式实现时钟信号的传输, 减小信号路径上的干扰和串扰, 抑制共模噪声。
3. 实现良好接地。
噪声源电流会被感应到信号路径上, 导致产生时变调制电平。调整开关电流以及不当的接地防止产生地线反弹噪声。
参考文献
[1]Predicting the Phase Noise and Jitter of PLL-Based Frequency Synthesizers Ken Kunder.
[2]Phaselock Techniquew (Third Edition) Floyd M.Gardner.
[3]Converting Oscillator Phase Noise to Time Jitter Walt Kester.
时钟产生电路 篇3
1 晶振与Pierce晶体振荡器
晶片振荡是基于其压电效应,其等效电路图如图1 中所示。石英晶体的等效电路由静态电容C0,串联等效电感LS、串联等效电容CS、串联损耗电阻RS组成。从石英晶体的等效电路可知,其有两个谐振频率,一个串联谐振频率fS,一个并联谐振频率fP,只有在频率fS和fP之间石英晶体成感性,为晶体的振荡带[4]。本文仿真选取32. 768 kHz石英晶体等效模型参数为:C0= 1. 3 pF,LS= 8 kH,CS= 2. 95 fF,RS= 30 kΩ,可计算得到
该模型的振荡带宽为fP- fS= 37. 1 Hz,精度满足仿真要求。
图1 中Pierce电路是该电路的典型结构。电路以反相放大器作为增益元件,在反相器的输入与输出之间跨接一个负反馈电阻RF,该电阻一方面给反相器提供直流偏置,稳定反向放大器的静态工作点;另一方面,起振之后构成负反馈,减小反相放大器的增益,稳定振幅。其电阻阻值必须足够大从而增加频率的稳定性和降低振荡电路的功耗。图中RF约为100 MΩ,为减小芯片的面积,设计采用MOS管实现[5]。C1与C2构成晶振的负载电容,Q为石英晶体。
2 改进后的Pierce振荡器
传统的Pierce振荡器结构简单,输出波形振幅大,导致振荡电路功耗较大,输出频率也受石英晶体的出厂频率以及芯片PAD电容和PCB上布线寄生电容等的影响,芯片工作时实际输出频率与理想频率(32. 768 kHz)之间存在一定的频率偏差,因此在对功耗和频率精度要求严格的时钟芯片设计应用中受到限制。针对以上不足,本文对传统的Pierce结构进行了改进:(1)增加振幅控制电路;(2)增加频率校准电路。改进后的电路结构由频率校准模块、反相放大模块、振幅控制模块、启动电路模块4 部分组成,其设计电路如图2 所示。
2. 1 频率校准的原理与电路设计
晶体振荡电路的实际输出频率与晶体的固有串联谐振频率之间存在一定的频率牵引量,为,其中,ω 是实际输出频率;ωs是晶振的固有串联谐振频率。频率牵引量与负载电容关系如式(3)所示[6,7]
式(3)中,C0是晶振的静态电容;Cs是晶振的固有串联谐振电容;C1、C2是晶振两端的电容,其串联值称为晶振的负载电容。当出厂频率与理想频率之间存在一定偏离时,可通过校正晶振的负载电容,得到精确的输出频率。
频率校准实现电路如图2 中频率校准部分。T7~T0为内部8 位校正寄存器的存储值,通过I2C接口写入。当输入信号T6~ T0是高电平时,控制相应的NMOS管导通,使晶振负载电容增大。而当T7是高电平时,NMOS15、NMOS19 截止,使负载电容减小,所以B7为负载电容调整的符号位。当芯片通电时,上电复位信号使校正寄存器复位,T7~ T0输出均为0,因此晶振两端的电容初始值为CX+ 27C,其变化范围分别为
2. 2 振幅控制原理与电路设计
若振荡器的输出振幅较大,不仅显著增大了振荡电路的功耗,还会降低晶振的寿命。振幅控制电路的设计原理是:电路检测振荡输出的振幅,反馈确定反向放大器的偏置电流,振荡输出振幅大于设定值时,振幅控制电路降低反向放大器的偏置电流,反之,增大反向放大器的偏置电流。电路在上电时,振荡输出振幅为0,使反向放大器具有大的偏置电流,有利于起振。其电路如图2 中振幅控制模块所示。M1、M2、M4、M5和R1构成与电源电压无关的偏置电流源,M1和M2的宽长比比值为1∶2,M4,M5的宽长比的比值为1∶8。为降低功耗,设计使偏置电流源中的MOS管工作在亚阈值区,设流过M1管的电流为2I,可得到[8]
其中,ID4、ID5分别为流过M4,M5的电流,N为亚阈值斜率参数。将VGS4-VGS5=4I×R1,代入等式(4)中可得,该偏置电流与电源无关,通过选取适当的R1值,便可设置所需的偏置电流。设计取电流I≈8 nA,确保电路具有较低的功耗。
图2 中电阻R2跨接在M4栅漏两端,MOS管的栅端无电流,因此M4栅漏间的直流电压相等。若漏电流保持不变,M4栅极上的平均电压应保持不变。当振荡器开始工作后,振荡输出的信号经电容C0隔直通交后,传递M4的栅极。当振幅增大时,若要保持恒定的偏置电流不变,M4栅极直流电压必定下降,因此M5的栅极电压也必定随着振幅增大而下降,从而使偏置电流I减小。反向放大器的偏置电流由电流源M3确定,大小为16I,因而当振荡器的输出振幅振荡增大时,系统降低反向放大器的偏置电流,以到达稳定振幅、减小功耗的目的。
2. 3 反向放大电路模块与启动电路模块的设计
改进后的电路结构还包含反向放大电路模块和启动电路模块。反相放大电路采用恒流偏置共源放大器,由M3提供恒流偏置,M6为共源放大管,R3为负反馈电阻。恒流偏置电流的大小为16I,受振幅控制电路调制。
启动电路模块,保证电路上电后能正常启动。在直流偏置未建立时,M9输出电流为0,M10导通使反相器I1输出低电平,PMOS管M11导通,给电容C3充电,使B点电压升高,从而M2,M5导通,保证偏置电流可正常建立。当直流偏置建立后,M9通过镜像产生10I的电流,M10管的栅长值L过大,使反向器I1输出变为高电平,关断M11,电路完成启动。
3 电路仿真结果及讨论
3. 1 晶体振荡电路环路增益与相位仿真
仿真采用0. 5 μm -5 V CMOS工艺模型,仿真温度设定25 ℃,仿真工具是Spectre。图3 是设计的晶体振荡电路环路增益与相位仿真结果,电源电压分别设定为3 V和1. 1 V,晶体负载电容为6 pF的条件下,从仿真图中可看出,在频率为32. 768 1 kHz处,环路增益为5. 285 5,相位为0,在该频率处满足振荡的条件。当电压下降到1. 1 V时,同样在频率为32. 7681 kHz处,环路增益为3. 833 0,相位为0,也满足振荡条件。这表明其可在1. 1 V电压下正常振荡,电路具有较宽的工作电压范围。
3. 2 晶体振荡电路瞬态仿真
图4 和图5 均为电源电压为3 V时,振荡电路的瞬态仿真结果,其分别反映了振荡电路的输出波形以及电路消耗的电流。从图中可看出,振幅控制的过程:在起振初期振幅较小时,电路消耗较大的电流,随着振幅的增大,振幅控制电路调控偏置电流,使电路消耗的电流降低。当电路稳定后,电流最终消耗值约为130 nA,振荡电路输出波形峰峰值为367. 2 mV。电路消耗极低的功耗,且起振时间<1 s。
3. 3 频率校准仿真
图6 为频率校准范围的仿真图,设计取Cx=4. 4 pF,C = 62 fF。调整校正寄存器的存储值,使晶体振荡器的负载电容分别为最大值、初始值和最小值。仿真得到满足起振条件的初始频率为32. 768 1 kHz,频率校准范围为(32. 765 8 kHz,32. 777 9 kHz),校准的平均精度为1. 44 ppm。通过校准电路可获得高精度的输出频率。
4 结束语
高精度使得时钟芯片的市场前景广阔。本文对传统Pierce振荡器结构进行了改进,反向放大器采用恒流源供电,增加振幅控制及频率校准电路。仿真结果表明,新结构的电路具有低功耗、高输出频率精度和宽工作电压范围等优点。
摘要：设计了一种用于时钟芯片的Pierce晶体振荡器,通过对传统结构的改进,增加了振幅控制结构和输出频率校准电路,提高了输出频率、振幅的稳定性和输出频率的精度,降低了功耗。同时对电路的工作原理进行了理论分析,电路采用CSMC 0.5μm-5 V CMOS工艺实现,通过仿真结果验证,显示该设计达到了技术指标要求。
时钟产生电路 篇4
时钟数据恢复电路是高速收发器的核心模块,而高速收发器是通信系统中的关键部分。随着光纤在通信中的应用,信道可以承载的通信速率已经可以达到GHz,从而使得接收端的接收速率成为限制通信速率的主要瓶颈。因此高速时钟数据恢复电路的研究是目前通信领域的研究热点。目前时钟数据恢复电路主要是模拟IC和数字IC,其频率已经可以达到几十GHz。而由于FPGA器件的可编程性、低成本、短的设计周期以及越来越大的容量和速度,在数字领域的应用逐渐有替代数字IC的趋势,已经广泛作为数字系统的控制核心。但利用中低端FPGA还没有可以达到100MHz以上的时钟数据恢复电路。由于上面的原因,许多利用FPGA实现的高速通信系统中必须使用额外的专用时钟数据恢复IC,这样不仅增加了成本,而且裸露在外的高速PCB布线使还会带来串扰、信号完整性等非常严重的问题。如果可以在中低端FPGA上实现高速时钟数据恢复电路,则可降低成本且提高整个电路系统的性能。
目前利用FPGA实现时钟恢复电路的方法,基本都是首先利用FPGA内部的锁相环产生N*f的高频时钟,然后再根据输入信号控制对高速时钟的分频,从而产生与输入信号同步的时钟信号[1~3],其中N决定了恢复时钟信号的相位精度,通常N等于8。因此如果输入信号的频率为100MHz,则系统的工作频率就必须达到800MHz,对于中低端FPGA,如此高的工作频率显然无法承受。虽然高端FPGA可以达到GHz的工作频率,但其高昂的价格不适合用于普通用户。而其它基于中低端FPGA实现高速时钟恢复电路的方法,要么需要外部VCO模块[4],要么只能恢复数据而无法得到同步的时钟信号[5]。针对这种情况,本文提出了一种利用Altera FPGA中的锁相环及Logiclock等技术,实现高速时钟恢复电路的方法。电路是在Altera的EP2C5T144C6芯片上实现的,用于数字光端机的接收端从100路2.048MHz压缩视频码流合成的串行码流中正确提取100路视频码流,其工作频率为204.8MHz,通过硬件验证电路可以正确工作。
1 时钟恢复电路原理及环路结构
时钟恢复电路的目的是从输入的数据流中,提取出与其同步的时钟信号。时钟信号不可能凭空产生,因此该电路本身必须有一个时钟信号产生机制,除此之外还必须有一个判断控制机制--能够判断并且调整该时钟信号与输入数据之间的相位关系,使其同步。
传统的基于FPGA的时钟恢复电路的结构如图1所示。如前所述,这种结构的电路用中低端FPGA,工作频率不可能达到100MHz以上。本文采用的方法是利用锁相环产生不同相位的时钟信号,然后再根据控制信号控制输出时钟在这些时钟之间进行切换,从而使时钟与输入数据同步。具体结构如图2所示。下面详细介绍各个模块的工作原理及电路实现。
2 模块电路设计
电路由三个模块构成,鉴相器模块和计数器模块通过判断时钟信号和输入信号的相位关系,产生相位调整的控制信号,时钟调整模块根据送来的控制信号对输出时钟进行相位调整。
2.1 超前滞后鉴相器
鉴相器使用可以识别输入信号连0和连1的超前滞后鉴相器[6],具体电路如图3所示。利用四个D触发器对输入信号Din采样产生s1、s2、s3三个信号,如果s2=s3≠s1,则表示时钟超前,up-down为高电平;如果s1=s2≠s3,则表示时钟滞后,up-down为低电平;当输入信号连0或连1时s1=s2=s3,valid为低电平,此时up-down无效。这两个信号都必须用时钟信号进行同步产生,否则电路可能由于s1、s2、s3的延迟差而进入一种死锁状态。
这种鉴相器只有超前或滞后两种状态,如果直接将其输出用作控制时钟相位的调整,则时钟切换会过于频繁,而且输入信号中的毛刺会引起误操作。所以将其输出信号送给up-down计数模块,进行一段时间的积累后,再产生用于控制时钟相位的信号。
2.2 up-down计数器模块
计数器模块[2]的功能是在鉴相器送来的信号控制下进行计数,产生相位调整的控制信号。计数器的初始值为M,当输入信号valid为高电平时,判断up-down信号。如果该信号为1,则计数器加计数,否则减计数。当计数器的值为2M时,early产生高电平脉冲;当为0时,later产生高电平脉冲。
2.3 时钟产生调整模块
2.3.1 电路结构
时钟产生调整模块的主要功能是产生和输入信号频率相同的时钟信号,并根据相位判断模块发送过来的控制信号,不断地调整输出时钟相位,使得输出时钟的上升沿维持在输入信号中间位置,其结构如图4所示。不同相位的同频时钟是利用EP2C5T144C6中的锁相环产生的,由于课题项目的需要,1个片子内部必须含有2个时钟恢复电路,受到全局时钟数目的限制,采用6个时钟信号进行切换。在该模块电路设计设置6个状态,每一状态对应某一相位的时钟信号。当检测到early信号为高电平时,状态就跳变到比当前时钟信号相位提前1个相位的状态上(若相位超前则再继续超前),而当later信号为高电平时跳变到比当前时钟信号滞后1个相位的状态上去(相位滞后则继续滞后),然后再根据当前的状态选择相应的时钟信号,作为当前工作时钟即输出时钟信号Rclk。
2.3.2 时钟切换
采用时钟切换实现该相位调整,首要问题就是必须消除时钟切换时产生的毛刺,因此所有子电路都采用恢复出来的时钟信号作为其工作时钟,这样所有的时钟切换情况都可用图5表示。假定此时的工作时钟为clk_1,只要能够保证时钟切换避开上面的阴影区域,而是处在上图中的红色区域,则无论是时钟向前还是向后切换,都不会出现毛刺。以工作频率为200MHz计算,每段红色区域大约为1.6ns,而Altera中的LE单元延迟大约为0.23ns,所以采用buffer弥补延迟完全可以使时钟切换发生在合适的位置。
2.3.3 时钟相位偏移的补偿
该电路结构的另一关键是必须保证不同相位时钟信号经过时钟判断调整模块后,它们之间的相位关系不会因延迟的不同而失效而必须仍然成立,否则就会导致相位调整过大或过小,电路会因此变得不稳定。电路延迟由门延迟和连线延迟组成。对于连线延迟在Altera Cyclone II中只要两个LE之间的连线类型相同,延迟也就相同,而每个LAB中有16个LE也有16个LOCAL_LINE布线资源,因此同一个LAB中LE之间的互连线延迟都是相同的。对于门延迟,在Cyclone II中每个LE有A、B、C、D四个输入端,各端口延迟不同。首先通过在某些路径上插入buffer,使得所有时钟信号经过的LE的数目相同。然后再在3个时钟信号中各插入一个buffer,再根据最终的布线情况,调整这3个buffer的端口连接,就可以使得各时钟信号经过的门延迟基本相同。除了上述两种方法,在应用中使用了Quartus II的logiclock功能,按照设计的需要将同一功能模块的逻辑放在相同的LAB中,这样可以使连线延迟对电路的影响降到最小。同时利用该功能也可以直接将调整好的时钟恢复电路应用于整个通信系统中,使得其他电路的布局布线不会对该电路产生影响[7]。
2.4 数据恢复
由于时钟数据恢复电路的目的就是得到能够正确采样输入数据的时钟信号。为了保证恢复出的时钟和输入数据的相位关系在整个芯片内都能够成立,在系统应用中输入信号也走全局时钟网络。经过这样处理后,只要在需要恢复数据的地方加一个D触发器即可得到正确的数据信号。
3 环路仿真结果及讨论
采用EP2C5T144C6器件的环路的仿真结果如图6所示,其中工作频率为204.8MHz。由于整个电路用的是经过全局时钟控制模块后的时钟和输入数据,所以在图6中给出的是这两个信号时序关系:O R D A~c l k c t r l和R_clk~clkctrl。由图(a)及局部放大图(b)可以看出,电路稳定时钟信号在输入数据的中间位置左右摆动,可以正确采样输入数据。
本文提出的电路结构不需要高频时钟信号,因此只要相位调整过程中时钟信号的脉冲宽度大于器件要求的最小值,且满足整个电路满足建立保持时间就可以正常工作。因此最小的时钟周期T=max(3*Tmin,Tper),其中Tmin是所用器件时钟信号脉冲宽度的最小值,Tper是满足建立保持时间的最小时钟周期。例如EP2C35F672C6芯片工作时钟高电平脉冲最小值为1ns,采用该芯片电路的工作频率可以达到300MHz,这个工作频率已经通过了Altera DE2板的硬件验证。如果采用更快的器件如Cyclone III EP3C10T144C7,时钟脉冲宽度最小值0.625ns,经过仿真验证其工作频率可以达到400MHz。在时钟调整模块后加一个简单的二分频电路,就可以实现12个时钟相位的调整精度,根据不同器件的性能很容易进行扩展,达到所需要的设计要求。
4 结论
本文利用时钟切换的方法,在低端A l t e r a EP2C5T144C6上实现了204.8MHZ的时钟数据恢复电路,并通过了硬件验证。通过理论分析给出了决定该电路工作频率的主要因素,同时对该电路稍加改动就可以实现更高精度的时钟数据恢复电路,具有很好的扩展性,为利用中低端FPGA实现高速通信系统提供了一种可参考的解决方案。
摘要：介绍了一种利用输出时钟在具有不同相位的时钟信号之间进行切换实现高速时钟恢复电路的方法。利用Altera公司Quartus软件提供的修改逻辑单元和逻辑块锁定及插入buffer的方法,消除了时钟切换产生的毛刺,弥补了不同相位时钟由于不同的传输延迟而造成的相位偏移。设计的电路实现了数字光端机要求的204.8MHz的工作频率。同时,分析了决定该电路工作频率的主要因素,通过仿真验证使用EP3C10E144C7芯片最高工作频率可以达到400MHz。
关键词：时钟恢复,Logiclock,超前滞后鉴相器,现场可编程逻辑门阵列
参考文献
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时钟产生电路 篇5
在机载设备电子系统中,时钟电路一直是非常重要的组成部分。随着电路复杂度和时钟频率越来越高,机载电子设备单位面积PCB上的器件密度和信号之间的串扰也越来越大,机载设备要求具有高可靠性、高安全性。产品时钟电路设计的好坏直接影响整个机载电子产品的功能性能[1]。
针对此问题,本文就机载信号处理单元时钟电路设计在充分考虑时钟需求、器件选型、终端匹配、PCB设计等因素下,提出一种满足机载信号处理单元的时钟电路实现方法,保证了机载设备时钟电路的稳定性和可靠性。
2 硬件电路设计
2.1 需求分析
信号处理单元负责主要完成光电任务的处理工作,产品具备独立的5通道FC传输和信号处理通道,前4路完成与前端传感器点-点连接的信号的处理任务。本文论述的信号处理单元采用5 片DSP处理器TMS320C6455 和1 片FPGA可编程器件XC5VSX240T,主要实现DSP信号处理功能、FPGA信号预处理和Rapid IO交换互连等功能,信号处理单元结构示意图如图1所示。
图1中,前4路DSP处理器各对应1路前端信号处理通道,第5路DSP处理器负责拼接功能,配置大容量DDR2 SDRAM存储器,用于数据缓存。可编程器件FPGA则用来实现信号的预处理和接口控制逻辑。最后通过Rapid IO Switch交换互连协议,实现5路高速数据通道。
2.1.1 DSP时钟需求
DSP (TMS320C6455)需要3 种时钟输入源。其中,CLKIN1提供DSP内部PLL1 的源时钟,主要用于产生DSP工作主频。CLKIN2 提供DSP内部PLL2 的源时钟,主要用于产生DDR2 控制器的工作时钟。RIOCLK为差分时钟,提供DSP上Rapid IO接口的输入基准时钟。DSP各时钟的输入要求如表1所示。
按照要求,设计中DSP的CLKIN1输入50MHz的基准时钟,通过PLL1 的控制寄存器产生20 倍频,产生DSP的工作主频1GHz时钟;DSP的CLKIN2 输入20MHz的基准时钟,通过PLL2的控制寄存器产生10 倍频,产生DSP DDR2 控制器的200MHz接口工作时钟;DSP的RIOCLK时钟输入156.25MHz的差分时钟,通过Rapid IO控制寄存器的设置,可以配置Rapid IO接口工作速率为1.25Gbps、2.5Gbps和3.125Gbps。
2.1.2 FPGA时钟需求
FPGA(XC5VSX240T)的时钟需求有两部分,一是FPGA实现存储控制器的基准时钟。设计中,通过FPGA的GCLK全局引脚输入100MHz的单端时钟,用于产生FPGA中DDR2SDRAM和QDRII SDRAM控制器的工作时钟。同时,提供50MHz和20MHz的备份时钟。二是通过IP核实现2路Rapid IO接口,采用FPGA相邻的4 个GTP_DUAL Tile(MGT112,MGT114,MGT 116,MGT 120)来实现。FPGA各时钟的输入要求如表2所示。
FPGA通过GCLK全局引脚输入100MHz的单端时钟,同时,提供50MHz和20MHz的备份时钟,作为FPGA控制器的同步时钟源。
2.2 设计方案
根据DSP和FPGA的不同需求,信号处理单元时钟电路设计实现方案如图2所示。
通过50MHz晶振产生频率为50MHz、周期20ns的时钟信号,经过时钟驱动器驱动后输出10 路时钟信号分别连接到TMS320C6455 DSP的CLKIN1时钟管脚和FPGA的GCLK管脚,用于产生DSP的内核工作时钟和FPGA的工作时钟。
通过20MHz晶振产生频率为20MHz、周期50ns的时钟信号,经过时钟驱动器驱动后输出10 路时钟信号分别连接到TMS320C6455 DSP的CLKIN2时钟管脚和FPGA的GCLK管脚,用于设置DSP的DDR2接口时钟,作为FPGA工作的备份时钟。
通过100MHz晶振产生频率为100MHz、周期10ns的时钟信号,经过时钟驱动器驱动后输出10 路时钟信号连接到TMS320C6455 DSP的AECLKIN时钟管脚和FPGA的GCLK管脚,提供DSP EMIF的接口工作时钟和FPGA工作的备份时钟。
通过156.25MHz差分晶振产生频率为156.25MHz、周期为6.4ns的差分时钟信号,经过差分时钟驱动器驱动后分别输出到5片TMS320C6455的RIOCLK和时钟管脚,提供DSP Rapid IO接口的工作时钟。
2.3 器件选型
由于TMS320C6455对于输入时钟的要求比较严格,要求外部输入时钟CLKIN1 和CLKIN2 的上升沿、下降沿时间均小于1.2ns。本设计中选用CDCVF2310作为时钟驱动器,该器件是1路输入10 路输出,输出最大上升沿、下降沿时间tr和tf为0.8ns,输入输出延迟tPLH和tPHL最小时间和最大时间分别为1.3ns和2.8ns,工作温度范围为-40 温到850,工作电压的区间为2.3V到3.6V,工作的最大时钟频率为200MHz,可满足TMS320C6455 的需要。CDCVF2310 驱动器电气指标如图3 所示。
差分时钟驱动器采用SN65LVDS108,电路示意图如图4所示。该器件要求输入LVDS的差分时钟输出8 组LVDS差分时钟,传输延迟小于4.7ns,输出最大上升沿、下降沿时间为0.8ns,工作的最大时钟频率为400MHz,性能满足设计要求。设计中配置5路提供DSP的工作时钟。
模块上FPGA采用Rapid IO IP核实现Rapid IO协议,对GTX的时钟输入有严格的要求。设计中,采用LV7744DEV-125M晶振产生125MHz的差分时钟输出,输出到FPGA的GTX时钟管脚,提供FPGA Rapdi IO接口2.5Gbps的工作时钟。
设计中20MHz、50MHz和100MHz晶振据选用SCX011B系列晶振,该晶振标称频率范围1MHz到125MHz,频率温度稳定度为 ± 75ppm,占空比典型值为50%,各项参数均满足系统设计要求。156.25MHz差分晶振选用LV7744DEV系列晶振。
2.4 信号终端匹配
由于信号处理单元中的时钟信号种类较多、频率较高,因此在设计之初要考虑时钟信号完整性,本设计采用了终端匹配技术[2,3]。
2.4.1 串联电阻方式
在驱动器末端加载一个串联电阻Rs,确保信号不会在源端发射回来,链路中特性阻抗为Z0,驱动设备的输出阻抗为R0,匹配设计的规则为Z0=Rs+ R0,串联电阻方式如图5所示。这种串联电阻的方式,保证了信号的完整性传输,这种方式的优点在串联的电阻很小,功耗很低,有很好的直流噪声容限,缺点在于使得时钟信号的延迟增大。
2.4.2 并联RC方式
并联RC方式是在负载端并联一个RC网络,在TTL和CMOS电路经常使用,并联RC方式如图6 所示。其中,并联网络中的R值须与电路阻值Z0 相等,C值通常选择比较谨慎,其要求能够吸收电波的能量,又不至于加大信号的上升时间,经验选择小于50pf的电容。
综合考虑,在信号线发送端利用源端串接匹配电阻的方法来吸收反射信号,由于传输线的特征阻抗控制为50欧,因此设计中选用的是22欧的匹配电阻。
2.5 PCB设计
信号处理模块时钟网络较复杂,因此在PCB设计要充分考虑信号完整性问题[4,5,6]。本设计在PCB布局布线主要采取的措施主要包括:
1)要求整个模块的特征阻抗为50欧;
2)晶振输出的时钟信号走线尽量短,远离其他信号线;
3)源端串阻靠近晶振放置;晶振输出时钟信号参考层为地平面,不能跨分割平面;
4)时钟驱动器输出的时钟信号尽量短,远离其他信号线,源端串阻靠近;
5)钟驱动器放置;时钟驱动器输出时钟信号参考层为地平面,不能跨分割平面;
6)时钟线尽量少打孔,保持阻抗连续性,与其他线的间距保持3W或以上。
3 测试验证
在实验室搭建测试平台对机载信号处理单元的时钟电路进行测试验证。信号处理模块的误码率能直接反应时钟电路设计的性能。创建测试模块误码率的工程文件ibert.bit,利用Chipscope进行误码率测试。误码率测试结果如图7所示,该信号处理单元共有5 路高速数据通道,选择其中两路进行测试。发送数据速率为2.125Gbps,在连续测试8分钟后,接收端接收到的数据Bit累积达到1.059E012,发生错误的数据位0,误码率下降到9.441E-013,并且随着时间的延长,误码率会一直下降。
测试结果表明,本文介绍的信号处理单元时钟电路设计,完全满足该机载信号处理单元的系统要求。
4结论
本文从机载设备时钟电路设计要求出发,详细介绍了一种机载信号处理单元时钟电路的器件选型、终端匹配、PCB设计等方面的详细设计,给出了机载信号处理模块时钟电路的实现方法。实验测试结果表明,该时钟电路各项指标均符合系统要求,现已在实际应用中得到验证,并对其他机载设备的电路设计有一定的指导作用。
摘要：该文详细介绍了机载信号处理单元时钟电路的设计方案,分别从时钟需求、器件选型、信号终端匹配和PCB等方面进行了设计,保证了机载信号处理单元时钟电路的正确性、安全性和可靠性。测试结果和工程应用表明,该时钟电路各项指标均满足系统要求。
关键词：信号处理单元,终端匹配,PCB
参考文献
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[3]崔迎炜,张晓林.软件无线电中的高速设计技术[J].北京航空航天大学学报,2004,30(1).
[4]齐志强.高速PCB设计经验与体会[J].电子设计工程,2011,19(16):141-143.
[5]周润景,景晓松.高速电路板设计与仿真[M].北京:电子工业出版社,2008.
时钟产生电路 篇6
对于多时钟域系统, 每个时钟域当中都是一个单时钟同步系统, 不同时钟域间信号传输首先遇到的可能就是有亚稳态产生同步失败问题。
1 亚稳态
在数字集成电路中, 触发器要满足setup time和hold time时序要求。Setup time是时钟翻转前数据输入必须有效的最小时间。Hold time是时钟翻转后数据输入仍然必须有效的最小时间。如果触发器的数据端的变化与时钟的有效沿很近 (不能满足setup time和hold time时) 其输出不能稳定在一个确定的状态 (“0”或“1”) 即在在未知的时刻会固定到高电平或低电平, 这个过程称为亚稳态 (Metastability) 也称为同步失败。
由于adat有高到低的变和clkb的上升沿非常接近, 所以触发器的输出信号bdat没有稳定在一个确定的状态 (通常处于一种振荡状态) 这就导致其后的逻辑产生无法预知的结果, 从而产生逻辑错误。因此设计中所有的触发器都必须定义setup time和hold time的要求, 在这个时间窗口内, 输入信号的变化都可能导致输出的亚稳态。当触发器处于亚稳态, 且处于亚稳态的时间超过了一个时钟周期, 这不确定的状态还会影响到下一级的触发器, 最终导致连锁反应, 从而使整个系统功能失常。
2 同步电路的设计与分析
解决亚稳态问题, 最常用的方法是使用同步电路。同步电路的作用是采样一个与本时钟域异步的信号, 并将其同步的传输到本时钟域当中。满足同步系统对建立时间和保持时间的要求, 从而抑制亚稳态对电路的影响。常用的同步方法有双触发器同步法、边沿检测同步电路, 脉冲同步电路, 使用握手协议法和异步FIFO法四种。
2.1 双触发器同步法
两级触发器的原理是降低出现亚稳态的概率, 使其很小, 第一个触发器用新的时钟对异步的输入信号进行采样, 并等待一个时钟周期以保证第一级的输出信号的亚稳态趋于稳定, 然后第一级信号被第二级触发器采样, 这样就可以保证第二级触发器的输出信号是稳定的, 并且与新的时钟同步。从理论上来说, 当第二级触发器采样时, 第一级信号仍然有可能处于亚稳态, 这样就可以导致第二级触发器的输出仍为亚稳态, 但是这种故障出现的概率极小。
虽然双触发器同步电路能有效抑制亚稳态, 但增加一级D触发器就增加了对输入信号的一级延时。两级触发器构成的同步器通常用于对时序要求不高的电路, 适合于慢时钟域到快时钟域的少量控制信号的同步。
2.2 握手机制法
当信号从高速时钟域进入低速时钟域时, 必须保证高速信号的值在低速采样前不会发生多次改变, 否则低速信号采样的值可能已经不是理想值。解决这个问题的办法就是采用握手机制, 当总线数据准备好后发读请求信号, 对方检测到请求信号后读取总线信息并产生复位信号。这种握手机制的最大缺点就是传输和识别所有的握手信号需要多个时钟周期的时延。这点需要在设计中注意。
2.3 异步FIFO法
在许多应用中, 跨时钟域传递的不止是简单的控制信号, 多单位数据总线和地址总线都会同时跨时钟域传输。要在不同时钟域准确传输多位数据还需要一个接口电路, 除了前面讲过的用握手机制外, 还可以用异步FIFO (First in First out) , 异步FIFO是一种先进先出电路, 用来存储、缓冲、同步2个异步时钟之间的数据传输。FIFO的数据不能像RAM那样随即存取, 它的操作就像在自动柜员机前排队取钱的人们一样。
FIFO的存储介质为一块双端口RAM, 可以同时进行读写操作。在写时钟域部分, 由写地址产生逻辑产生写控制信号和写地址;读时钟部分由读地址产生逻辑产生读控制信号和读地址。在空/满标志产生部分, 由读写地址相互比较产生空/满标志。设计异步FIFO有两个难点:一是如何同步异步信号, 使触发器不产生亚稳态;二是如何正确地设计空、满信号, 使FIFO不会溢出, 造成数据丢失。下面着重讨论一下设计中必须考虑的要点。
3 空/满标志的产生
空/满标志的产生是FIFO的核心部分。如何正确设计此部分的逻辑, 直接影响到FI-FO的性能。空/满标志产生的原则是:写满不溢出, 读空不多读。最直接的做法是, 采用读写地址相比较来产生空满标志。当读写地址的差值等于一个预设值的时候, 空/满信号被置位。这种实现方法逻辑简单, 但它是减法器形成的一个比较大的组合逻辑, 因而限制了FI-FO的速度。
图3是另外一种设计, 比较器只对读写地址比较是否相等, 附加了一个并行的区间判断逻辑来指示是空还是满。这个区间判断逻辑将整个地址空间分为几个部分, 以指示读写地址的相对位置。这种做法提高了整个电路的速度, 但是也有其缺点, 容易带来误判。
结束语
为解决多时钟域异步接口的同步问题, 分析了3种常用的同步器。异步FIFO实现了异步接口的同步化, 减少了亚稳态发生的概率。随着集成电路工作频率的增加, 对电路时序的要求越来越严格, 现有技术仍有待改进。
参考文献
[1]夏宇闻.Verilog数字系统设计教程[M].北京:北京航空航天大学出版社, 2006:359-360.
[2]Peter Alfke.跨越异步时钟边界传输数据的解决方案[Z].Application Note.