时钟数据恢复

2024-06-07|版权声明|我要投稿

时钟数据恢复(精选6篇)

时钟数据恢复 篇1

0 引言

时钟数据恢复电路是高速收发器的核心模块,而高速收发器是通信系统中的关键部分。随着光纤在通信中的应用,信道可以承载的通信速率已经可以达到GHz,从而使得接收端的接收速率成为限制通信速率的主要瓶颈。因此高速时钟数据恢复电路的研究是目前通信领域的研究热点。目前时钟数据恢复电路主要是模拟IC和数字IC,其频率已经可以达到几十GHz。而由于FPGA器件的可编程性、低成本、短的设计周期以及越来越大的容量和速度,在数字领域的应用逐渐有替代数字IC的趋势,已经广泛作为数字系统的控制核心。但利用中低端FPGA还没有可以达到100MHz以上的时钟数据恢复电路。由于上面的原因,许多利用FPGA实现的高速通信系统中必须使用额外的专用时钟数据恢复IC,这样不仅增加了成本,而且裸露在外的高速PCB布线使还会带来串扰、信号完整性等非常严重的问题。如果可以在中低端FPGA上实现高速时钟数据恢复电路,则可降低成本且提高整个电路系统的性能。

目前利用FPGA实现时钟恢复电路的方法,基本都是首先利用FPGA内部的锁相环产生N*f的高频时钟,然后再根据输入信号控制对高速时钟的分频,从而产生与输入信号同步的时钟信号[1~3],其中N决定了恢复时钟信号的相位精度,通常N等于8。因此如果输入信号的频率为100MHz,则系统的工作频率就必须达到800MHz,对于中低端FPGA,如此高的工作频率显然无法承受。虽然高端FPGA可以达到GHz的工作频率,但其高昂的价格不适合用于普通用户。而其它基于中低端FPGA实现高速时钟恢复电路的方法,要么需要外部VCO模块[4],要么只能恢复数据而无法得到同步的时钟信号[5]。针对这种情况,本文提出了一种利用Altera FPGA中的锁相环及Logiclock等技术,实现高速时钟恢复电路的方法。电路是在Altera的EP2C5T144C6芯片上实现的,用于数字光端机的接收端从100路2.048MHz压缩视频码流合成的串行码流中正确提取100路视频码流,其工作频率为204.8MHz,通过硬件验证电路可以正确工作。

1 时钟恢复电路原理及环路结构

时钟恢复电路的目的是从输入的数据流中,提取出与其同步的时钟信号。时钟信号不可能凭空产生,因此该电路本身必须有一个时钟信号产生机制,除此之外还必须有一个判断控制机制--能够判断并且调整该时钟信号与输入数据之间的相位关系,使其同步。

传统的基于FPGA的时钟恢复电路的结构如图1所示。如前所述,这种结构的电路用中低端FPGA,工作频率不可能达到100MHz以上。本文采用的方法是利用锁相环产生不同相位的时钟信号,然后再根据控制信号控制输出时钟在这些时钟之间进行切换,从而使时钟与输入数据同步。具体结构如图2所示。下面详细介绍各个模块的工作原理及电路实现。

2 模块电路设计

电路由三个模块构成,鉴相器模块和计数器模块通过判断时钟信号和输入信号的相位关系,产生相位调整的控制信号,时钟调整模块根据送来的控制信号对输出时钟进行相位调整。

2.1 超前滞后鉴相器

鉴相器使用可以识别输入信号连0和连1的超前滞后鉴相器[6],具体电路如图3所示。利用四个D触发器对输入信号Din采样产生s1、s2、s3三个信号,如果s2=s3≠s1,则表示时钟超前,up-down为高电平;如果s1=s2≠s3,则表示时钟滞后,up-down为低电平;当输入信号连0或连1时s1=s2=s3,valid为低电平,此时up-down无效。这两个信号都必须用时钟信号进行同步产生,否则电路可能由于s1、s2、s3的延迟差而进入一种死锁状态。

这种鉴相器只有超前或滞后两种状态,如果直接将其输出用作控制时钟相位的调整,则时钟切换会过于频繁,而且输入信号中的毛刺会引起误操作。所以将其输出信号送给up-down计数模块,进行一段时间的积累后,再产生用于控制时钟相位的信号。

2.2 up-down计数器模块

计数器模块[2]的功能是在鉴相器送来的信号控制下进行计数,产生相位调整的控制信号。计数器的初始值为M,当输入信号valid为高电平时,判断up-down信号。如果该信号为1,则计数器加计数,否则减计数。当计数器的值为2M时,early产生高电平脉冲;当为0时,later产生高电平脉冲。

2.3 时钟产生调整模块

2.3.1 电路结构

时钟产生调整模块的主要功能是产生和输入信号频率相同的时钟信号,并根据相位判断模块发送过来的控制信号,不断地调整输出时钟相位,使得输出时钟的上升沿维持在输入信号中间位置,其结构如图4所示。不同相位的同频时钟是利用EP2C5T144C6中的锁相环产生的,由于课题项目的需要,1个片子内部必须含有2个时钟恢复电路,受到全局时钟数目的限制,采用6个时钟信号进行切换。在该模块电路设计设置6个状态,每一状态对应某一相位的时钟信号。当检测到early信号为高电平时,状态就跳变到比当前时钟信号相位提前1个相位的状态上(若相位超前则再继续超前),而当later信号为高电平时跳变到比当前时钟信号滞后1个相位的状态上去(相位滞后则继续滞后),然后再根据当前的状态选择相应的时钟信号,作为当前工作时钟即输出时钟信号Rclk。

2.3.2 时钟切换

采用时钟切换实现该相位调整,首要问题就是必须消除时钟切换时产生的毛刺,因此所有子电路都采用恢复出来的时钟信号作为其工作时钟,这样所有的时钟切换情况都可用图5表示。假定此时的工作时钟为clk_1,只要能够保证时钟切换避开上面的阴影区域,而是处在上图中的红色区域,则无论是时钟向前还是向后切换,都不会出现毛刺。以工作频率为200MHz计算,每段红色区域大约为1.6ns,而Altera中的LE单元延迟大约为0.23ns,所以采用buffer弥补延迟完全可以使时钟切换发生在合适的位置。

2.3.3 时钟相位偏移的补偿

该电路结构的另一关键是必须保证不同相位时钟信号经过时钟判断调整模块后,它们之间的相位关系不会因延迟的不同而失效而必须仍然成立,否则就会导致相位调整过大或过小,电路会因此变得不稳定。电路延迟由门延迟和连线延迟组成。对于连线延迟在Altera Cyclone II中只要两个LE之间的连线类型相同,延迟也就相同,而每个LAB中有16个LE也有16个LOCAL_LINE布线资源,因此同一个LAB中LE之间的互连线延迟都是相同的。对于门延迟,在Cyclone II中每个LE有A、B、C、D四个输入端,各端口延迟不同。首先通过在某些路径上插入buffer,使得所有时钟信号经过的LE的数目相同。然后再在3个时钟信号中各插入一个buffer,再根据最终的布线情况,调整这3个buffer的端口连接,就可以使得各时钟信号经过的门延迟基本相同。除了上述两种方法,在应用中使用了Quartus II的logiclock功能,按照设计的需要将同一功能模块的逻辑放在相同的LAB中,这样可以使连线延迟对电路的影响降到最小。同时利用该功能也可以直接将调整好的时钟恢复电路应用于整个通信系统中,使得其他电路的布局布线不会对该电路产生影响[7]。

2.4 数据恢复

由于时钟数据恢复电路的目的就是得到能够正确采样输入数据的时钟信号。为了保证恢复出的时钟和输入数据的相位关系在整个芯片内都能够成立,在系统应用中输入信号也走全局时钟网络。经过这样处理后,只要在需要恢复数据的地方加一个D触发器即可得到正确的数据信号。

3 环路仿真结果及讨论

采用EP2C5T144C6器件的环路的仿真结果如图6所示,其中工作频率为204.8MHz。由于整个电路用的是经过全局时钟控制模块后的时钟和输入数据,所以在图6中给出的是这两个信号时序关系:O R D A~c l k c t r l和R_clk~clkctrl。由图(a)及局部放大图(b)可以看出,电路稳定时钟信号在输入数据的中间位置左右摆动,可以正确采样输入数据。

本文提出的电路结构不需要高频时钟信号,因此只要相位调整过程中时钟信号的脉冲宽度大于器件要求的最小值,且满足整个电路满足建立保持时间就可以正常工作。因此最小的时钟周期T=max(3*Tmin,Tper),其中Tmin是所用器件时钟信号脉冲宽度的最小值,Tper是满足建立保持时间的最小时钟周期。例如EP2C35F672C6芯片工作时钟高电平脉冲最小值为1ns,采用该芯片电路的工作频率可以达到300MHz,这个工作频率已经通过了Altera DE2板的硬件验证。如果采用更快的器件如Cyclone III EP3C10T144C7,时钟脉冲宽度最小值0.625ns,经过仿真验证其工作频率可以达到400MHz。在时钟调整模块后加一个简单的二分频电路,就可以实现12个时钟相位的调整精度,根据不同器件的性能很容易进行扩展,达到所需要的设计要求。

4 结论

本文利用时钟切换的方法,在低端A l t e r a EP2C5T144C6上实现了204.8MHZ的时钟数据恢复电路,并通过了硬件验证。通过理论分析给出了决定该电路工作频率的主要因素,同时对该电路稍加改动就可以实现更高精度的时钟数据恢复电路,具有很好的扩展性,为利用中低端FPGA实现高速通信系统提供了一种可参考的解决方案。

摘要:介绍了一种利用输出时钟在具有不同相位的时钟信号之间进行切换实现高速时钟恢复电路的方法。利用Altera公司Quartus软件提供的修改逻辑单元和逻辑块锁定及插入buffer的方法,消除了时钟切换产生的毛刺,弥补了不同相位时钟由于不同的传输延迟而造成的相位偏移。设计的电路实现了数字光端机要求的204.8MHz的工作频率。同时,分析了决定该电路工作频率的主要因素,通过仿真验证使用EP3C10E144C7芯片最高工作频率可以达到400MHz。

关键词:时钟恢复,Logiclock,超前滞后鉴相器,现场可编程逻辑门阵列

参考文献

[1]Best R E.锁相环设计、仿真与应用[M].北京:清华大学出版社,2003.

[2]李新昌,吴嗣亮,王旭.数字锁相环技术在恢复位时钟中的应用[J].军民两用技术与产品.2004,(2):39-41.

[3]张文,姚福安,候磊.基于FPGA实现的一种新型数字锁相[J].现代电子技术.2007,(4):183-185.

[4]LatticeSC MACO Core LSCDR1X18Low-Speed Clock and Data Recovery User's Guide[R].

[5]Sawyer N.Data Recovery[M].XAPP224(v2.5)July11,2005.

[6]Razavi B.Challenges in the design of high-speed clock and data recovery circuits[J].IEEE Communications Magazine.2002,(8):94-101.

[7]Altera.Quartus II Version7.1Handbook[R].

时钟数据恢复 篇2

机缘巧合下获得了一个共享的WiFi授时的固件,就想着做个时钟玩玩,毕竟网络授时即便有误差也是就那么大,误差改变不了;研究了下,跟GPS授时读时间基本都一样,参考着GPS的解码程序。还算行,过程有不少坎坷。数码管刷新,读温度,串口中断,北京时间计算(因为读出来的是UTC时间比北京时间慢8个小时整)只读时间还好说,可是也要日期,闰年判断,大小月判断等等。最终还是鼓捣出来了,很不错!这是正在刷新时候被拍下来了,秒点设计的很个性,上下各两个共四个;最上面和最下面亮,剩下两个灭,然后最上和最下灭,中间两个亮。灵感一闪做的,哈哈挂起来,关灯模式,亮度变暗,不进行显示转换。右下角那个红LED是ESP8266模块的电源指示灯,每秒旁边蓝LED闪一下开灯,亮度恢复正常(就两个亮度,如果需要,可以再程序里改)说一下:左下角是显示温度的显示日期,大秒点全亮,左下角数码管显示时间,小秒点闪烁这是制作的时候照的,后来改了些细节,不过电路图都是对的!左上角是DS18B20测温的,这也是我第一次把DS18B20焊板子上,以前都是用线引出去,因为板子也发热,人感觉不出来罢了一堆三极管,因为单片机太小,所以段码也用三极管控制了,不过单片机还是微微发热给ESP8266模块供电用的1117-3.3V降压模块,有个电源指示灯,被我拆了给ESP8266刷固件方法:USB-TTL模块的GND-ESP8266模块的GNDUSB-TTL模块的3.3V-ESP8266模块的VCCUSB-TTL模块的RXD-ESP8266模块的UTXDUSB-TTL模块的TXD-ESP8266模块的URXDESP8266模块的GPIO0-ESP8266模块的GNDESP8266模块的CH_PD-ESP8266模块的VCC【转载自数码之家】

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自适应网络中的时钟恢复 篇3

时钟恢复是TDM电路仿真业务中一个核心的技术问题。以SDH网络和PSN网络为例, SDH网络凭借SDH时钟全网这个天然同步完进行传递可以实现在接收端恢复时钟, 而PSN网络因为在不同的频率上工作, TDM源端的时钟需要依靠同步以太网进行传递。在恢复E1/T1等PDH业务时, 需要对时钟恢复进行特殊处理, 以保证输出业务能够抖动漂移。

二、网络模型

在不同场合下, 一般采用三种网络模型, 包括同步网络、差分网络、自适应网络对时钟恢复进行处理:

2.1同步网络

同步网络分为完全同步网络和完全异步网络两种情况。

完全同步网络是指SDH网络或PSN网络组成的核心网络处于完全同步状态, 并与主参考时钟 (PRC时钟) 同步, 同时控制接入设备的时钟, 这种情况非常有利于时钟恢复, 可以通过接入设备提取与核心网络对接的业务接口上的时钟进行, 其工作原理主要是核心网络的时钟与PRC同步。

完全异步网络是指SDH网络或PSN网络组成的核心网络处于完全异步状态, 这种工作状态可以通过接入设备保证GPS/BITS完全同步, 这种情况下时钟与GPS/BITS同步, 这时需要靠接收端对一定数量的数据进行缓存, 才能适应网络延时带来的变化。

2.2差分网络

差分网络是指即使核心网络完全同步, 也需要接入设备拥有各自的时钟, 从而保证终端时钟恢复的高质量。以SDH网络的PDH传送业务为例, PDH业务独特时钟特性导致其进入SDH网络时产生比特映射抖动和指针抖动, 从而难以在终端进行时钟恢复, 需要通过平滑指针抖动, 才能满足输出要求中抖动指标。全网同步的PSN网络存在TDM业务恶劣的运行环境, 如报文丢失和延时变化等, 更加剧了时钟恢复的困难。这种情况下, 可以参考同步剩余时间戳方法 (SRTS) 对时钟恢复进行处理。此外, SDH网络中PDH时钟恢复在提供额外的带宽条件下, 也可以参考打时戳的方式进行。

2.3自适应网络

自适应网络是指核心网络的每个PSN设备有各自的工作频率和工作方式, 这种差异性导致了在该网络中实现TDM仿真工作时在保证同步规格的要求的同时进行时钟恢复的困难性。因此, 有必要深入探讨自适应网络中的时钟恢复。

三、自适应网络中的钟恢复算法原理

通过住在下行接收侧执行两步操作, 保证数据在自适应网络的E1/T1的仿真业务按照包的格式在PSN网络中交互作用。两个操作包括: (1) 去包头和并串转换接收到的数据; (2) 通过接收侧需要恢复的时钟 (fR) 去跟踪发送侧的时钟 (fT) , 以便恢复数据包中的时钟信息。

提高接收侧需要恢复的时钟 (fR) 跟踪发送侧的时钟 (fT) 的精度是时钟恢复设计工作的目标。恢复原始的E1/T1数据, 主要通过解包和并串转换两步进行, 前者主要用于去除仿真业务中的爆头, 后者对各种数据实现并串转换。恢复原始数据的解包和并串转换是相对较简单的过程, 如何使时钟恢复达到最符合技术指标的工作状态是接收侧处理工作的难点和重点。

四、自适应网络中的时钟恢复的实现方式

在自适应网络中, 网络延时有固定和抖动两种情况, 这两种情况对报文接收有不同的影响。在网络延时固定时, 相邻TDM电路仿真报文在确定的时间到达, 从而接收时刻接收端统计并平均后得到固定的值。在网络延时抖动时, 报文到达的时间收到网络实际情况影响, 在一个范围内变动, 这种情况下不能根据一个固定的值对时钟进行调整, 通常采用滤波的方式对一段时间的值去除明显不合理的报文接受时戳值, 然后再控制DDS的分频因子。

目前自适应网络中的时钟恢复方法主要是基于消抖缓存区占满率和基于时间戳的两种方法, 二者各有优缺点。基于消抖缓存区占满率的方法可以确保频率在小幅度范围内波动, 缺点是该方法收敛时间较长, 恢复的时钟频率抖动较高。基于时间戳的方法恢复的时钟频率精度较高, 性能较稳定, 缺点是不能容忍收发频率差异导致的数据偏移, 从而引起接受缓存区数据读空或溢出的现象。

五、总结

本文在初步介绍网络模型的基础上, 重点分析了自适应网络中的时钟算法原理和实现方式, 并对比分析了当前进行自适应的时钟恢复的两种主要方法的优缺点, 为今后的相关工作提供指导作用。

参考文献

[1]杨慧, 唐明, 许伯铭.自适应网络中的流行病传播动力学研究综述[J].复杂系统与复杂性科学, 2012 (04) :63-83.

[2]陈昊, 唐余亮.基于家庭基站移动通信系统的自适应时钟同步算法[J].厦门大学学报 (自然科学版) , 2013 (03) :333-337.

《认识时钟》教学反思 篇4

20以内数的顺数教学反思

这一节课,本课的教学目标是使幼儿能正确数出数量在20以内的物体的个数,能正确数出20以内的数,知道这些数是由几个十和几个一组成的;能根据提供的素材,估计数量在20以内的物体的个数;通过对20以内的数的认识,进一步培养幼儿的数感。教学重点是能正确数出数量在20以内的物体的个数;知道这些数是由几个一组成。

在教学过程中根据新课程标准的理念和新的教材,主要有以下几个特点,并收到了较好的教学效果。

1、 在做中学,通过充分动手操作,让幼儿体会数是数出来的。

在课前我了解了绝大部分幼儿口头数数的能力,从反映出来的情况看,幼儿的数数只是唱数,对准确地数出物体的个数,还是有困难的,幼儿所形成的20以内的数的数感的层次还比较低。因此,我从幼儿的认知基础和生活经验出发,为幼儿提供幼儿熟悉的数量是20的实物学具,让幼儿在动手操作实际数出物体个数的过程中,体会数是数出来的。

A、向幼儿提供贴近生活的`信息资源。

选取了3样比较贴近幼儿生活和学习的物品(大豆、吸管、幸运星),每桌一种,都是20个。

B、先估数,再让幼儿自己数一数。使幼儿充分感知20以内各数的实际含义、感受到要准确地数出事物的个数,应该边点边数,手口一致。

1、 在数前猜,通过多种形式的估数,促进幼儿的数感形成。

针对一年级幼儿的知识基础和认知特点,力求提高幼儿的估数能力,在充分动手操作的认知过程中,发展幼儿的数感。

A、 在幼儿数数、观察主题图、等各个环节中都有所体现:数数之前先估数,

让幼儿对物体的个数有个大体的感知。使幼儿了解到生活中常常需要估数,培养幼儿的估计意识。

B、 在数20个物体之前先请幼儿数出10个物品,感知10个物品是多大一

堆,再数出10个物品,让幼儿感知20个物品是多大一堆,然后以10个一堆,20个一堆为参照物,估计自己那一袋物品大约是多少。通过让幼儿实际数一数,看谁估数和数数的结果比较接近,向幼儿渗透估计的方法,使幼儿的数感得到发展。

3、自主探索,充分发挥幼儿的主体意识,培养幼儿的学习方式。

A.建构主义的学习观认为:学习不是简单的信息积累,更重要的是新旧知识经验的冲突以及由此而引发的认知结构的重组。教学中注意从幼儿已有的生活经验和认知基础出发,充分发挥幼儿的主体意识,培养幼儿自主探索的学习方式。就数数而言,幼儿能口头数到一百多,这是幼儿进一步学习数数的基础。因此,在教学过程中,就以这种经验为基础,引导幼儿充分动手操作,在反复点数的过程中,建立起百以内数的概念,在这样的学习过程中,让幼儿自主建构知识,培养幼儿自主探索、主动构建的学习方式。

B.关于教学数的组成,我认为幼儿的认知基础是对20以内各数的认识,在此基础上迁移。

在整个教学过程中,最大的特点就是引导幼儿充分动手操作,在反复点数的基础上,逐步建立起百以内数的概念,培养数感,并借助这个过程,培养幼儿积极探索、主动发现、自主建构知识的学习方式。

这节课有一些细节的地方还可以处理的更周到一些。与会的老师们也站在不同的角度,给出了宝贵的意见,确实是很中肯,经过我课后的反复思量,现在把这些内容简单的整理一下:

1.幼儿上实物展示台数星星的时候,由于手指比较粗,有几次遮住了在数的星星,使幼儿数数的节奏和演示的幼儿拨动星星的节奏出现了短暂的拖拍现象,虽然没有影响到最后数数的准确性,但还是有一些遗憾。如果能使用一个小小的长柄勺子作为工具来拨动,效果会更好。

2.作为奖励的一种手段,本节课运用了“贴红花”的方式。幼儿的积极性被调动了起来,但在实施的时候,奖励的时机和数量还要把握的更恰当一些。像最后一个环节中,奖励的数量有些多,所以作用也就不是那么明显了。

3.在最后一个环节中,要求幼儿快速的估计教室里一共有多少人?要求的表述幼儿没有很理解。我的本意是要求幼儿估计出老师和幼儿共有多少人,但部分幼儿理解成了只估计在场的老师的人数,出现了一些小偏差,没有达到预想的结果。

如果能稍微够改动一下表述的语句,“我数到3,你们回过头快速的看一看,估计一下有多少老师和幼儿?”这样效果会更好。

认识日历教学反思

时钟数据恢复 篇5

关键词:时钟恢复,PCR抖动,数字电视芯片,MPEG-2标准

1 引言

为了实现数字电视系统中的实时解码、播放和音视频同步,MPEG-2标准规定在编码端采用一个公共的系统时钟参考[1,2]。在传输流的TS,PES和ES 3个不同的码流层次中规定了不同的时间信息字段,通过这些字段的联合作用来完成接收端的实时解码和同步,依次是节目时钟参考(Program Clock Reference,PCR)、解码时间戳(Decode Time Stamp,DTS)和显示时间戳(Presentation Time Stamp,PTS)以及VBV_Delay域。

PCR字段有着关键的作用,因为解码端解码时首先需要利用PCR字段完成本地系统时钟恢复,进而借助DTS和PTS使音视频的解码与播放达到同步状态。然而传输网络的延迟和抖动、节目切换、节目再复用等因素会造成PCR抖动,直接影响到音视频的解码及同步性能。由此可见,时钟恢复和减小PCR抖动影响是数字电视系统中音视频同步的关键所在,也是工程应用中的一个难题。

笔者在分析基本的本地系统时钟恢复原理和PCR抖动成因之外,介绍了数字电视芯片PLM3K平台的时钟恢复和减小PCR抖动影响的方案,该方案具有较高的工程应用价值,且已成功商用化。

2 本地系统时钟恢复

一般来说,接收端的本地系统时钟恢复有2种方法:锁相环法和异步置数法。MPEG-2标准介绍了锁相环法,即接收系统通过相位锁定环(Phase Locked Loop,PLL)来恢复系统时钟,该法是经典的时钟恢复方法,输出的时钟频率和编码端严格匹配,但也有部分接收系统采用独立生成的系统时钟,时钟频率和编码端并不严格匹配,随着时间的推移,会引起系统的误差积累,因此在必要之时需要通过PCR字段更新系统时钟的计数器来校正系统时钟,这就是异步置数法。

2.1 锁相环法

锁相环法的原理图如图1所示。

其基本工作原理是:当一个新节目开始,第一个PCR被载入计数器,其后是PLL闭环操作。在每个PCR达到解码器的时刻,它的值与当前计数器值作比较,差值为一个数值,一个部分以90 kHz为单位,另一个部分以27 MHz为单位。该差值被线性化到单个的数值空间,通常以27 MHz为单位,称为e,e值序列输入到低通滤波增益。该阶段的输出是一个控制信号f,用于控制压控晶振的瞬时频率。压控的输出是一个标称值为27 MHz的振荡信号,即可用作本地的系统时钟,同时该时钟输入到计数器中生成当前的计数值。

2.2 异步置数法

异步置数法的基本原理图如图2所示。

可以直接恢复本地27 MHz的系统时钟,该法比锁相环法简单,但时钟精度却比不上锁相环。因此,必要时需要用PCR字段更新系统时钟计数器,以此校正系统时钟的频率偏差。

3 PCR抖动的原因及影响

网络或传输流在复合器使从编码器或存储系统到解码器的数据传输延迟不同,将导致PCR值和实际接收值之间产生差异,这就是PCR抖动。

PCR抖动会影响到本地系统时钟的恢复,在锁相环法中会延长锁定时间甚至无法锁定;在异步置数法中会导致系统时钟计数器的数值错误,进而导致解码缓冲区发生上溢或下溢以及音视频不同步等现象。PCR抖动产生的原因大致有2种:网络传输和再复用。

1)对于网络传输引起的情况。实际的网络存在传输时延和时延抖动、媒体共享系统队列延迟或网络存取时间变化,接收端收到的PCR具有可变延迟,这种PCR抖动范围较小,持续时间较短。

2)对于再复用情况。传输流数据分组的顺序和相对位置发生变化,因此PCR位置的改变会使原先正确的PCR值不再正确,并没有反映它们经过一定的延迟后被传送的时间,这种PCR抖动范围较大,持续时间长。

减小PCR抖动影响的方法[3,4,5,6]有增大解码缓冲区来扩大PCR抖动的范围、对PCR进行常量基础之上的校正和结合时钟恢复的具体方案来选择适合实际平台的具体方案等。

4 时钟恢复及减小PCR抖动方案

PLM3K是一款高清数字电视芯片,它通过硬件方法独立生成系统时钟,并通过软件方法利用PCR字段校正时钟精准度和减小PCR抖动的影响,原理框图如图3所示,硬件和软件的“沟通桥梁”是2个寄存器:STC计数器和PCR寄存器。STC计数器对本地独立产生的系统时钟进行周期计数;PCR寄存器存储并更新接收到的PCR字段。具体流程图如图4所示。

当一个新节目开始或者节目中插播广告等其他流节目,或从插播中回到原始节目,用PCR寄存器中的值初始化STC寄存器。

PCR寄存器在前后相邻2个PCR字段的差值与STC寄存器差值的差值freqTole在某种程度上反映了PLM3K自主产生的时钟频率与编码端的系统时钟的偏差以及PCR的抖动情况。笔者采用渐进法的思想在前一次PCR抖动平均值VarValue的基础上计算新的PCR抖动平均值,当freqTole落入观察区域,则计算更新VarValue;而VarValue一旦落入校正区域,即对本地时钟频率进行校正。观察区域和校正区域如图5所示。

本方案对时钟的校正不仅会更新STC寄存器,也会对系统时钟的频率精度进行反馈微调。-810~+810 Hz频段共等分为30段,频率间隔均是54 Hz,因此频率调节共分30挡。在去除VarValue表征的PCR抖动影响后,可计算出期望频率与实际频率的差值落在哪个区域中,进而计算出精细的频率校正值,重新设置相关寄存器,从而到达校正系统时钟频率的效果。

5 小结

在PLM3K平台上经过多次实验、数据分析及大量的测试,笔者提出的时钟恢复和减小PCR抖动影响的方案具有较好的效果和稳定的性能,音视频的播放平滑,同步效果较好,肉眼和耳朵没有明显不适,目前方案已投入商用。

参考文献

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[2]王娟,徐元欣,刘文华,等.数字电视系统中的时间恢复和音视频同步[J].中国有线电视,2004(11):17-19.

[3]邬震宇.数字电视接收机减小PCR抖动影响的解决方法[J].电视技术,2005,29(4):46-47.

[4]杜邓宝,潘长勇.数字电视传输系统中PCR抖动的校正分析与实现[J].电视技术,2005,29(7):47-50.

[5]秦娟,吴琪,宣玉栋,等.数字电视PCR分析及校正实现[J].现代电视技术,2008(1):47-48.

时钟数据恢复 篇6

S o C技术的高速发展使集成电路的集成度越来越高, 芯片尺寸越来越小, 而芯片的功能不断强大。当前在一个封装内往往集成了许多的模块或者IP, 这些模块或者IP的时钟速度往往有比较大的差异, 如某交换机芯片, 其核心部分的时钟为1 3 3 M H z, P C I接口部分的时钟有5 0 M H z, S D R A M内存接口部分的时钟是1 2 5 M H z, 而I 2 C接口部分的时钟只有100 kHz或者400 kHz。这些时钟速率直接影响到芯片相应接口部分的传输数据的速率。一般时钟速率和相应接口的传输数据速率数值上是1:1的关系, 如核心的时钟频率是133 MHz, 相应端口的数据速率为133 Mbps。在对该芯片进行测试时, 同一测试向量中, 不同部分端口信号数据速率是不同的。

1 ATE硬件实现多时钟域测试

自动测试设备 (Automatic Test Equipment, 简称A T E) 是目前大规模集成电路测试的主要手段。目前就世界上高端A T E设备而言数字测试通道数量可以达到2 0 4 8个, 通道的数据速率可以达到3 G s p s以上。同时也有提供了多时钟域的测试方案, 即系统内不同时钟生成单元产生不同的时钟, 数字测试通道的数据速率由其所在卡笼 (cardcage) 中的时钟生成单元决定。

这种方法存在着两个问题, 一是不同时钟域间的同步问题, 由于不同时钟生成单元产生不同的时钟, 而不同时钟生成单元间微小的延时差异, 在经过一定数量的周期后, 因延时差异累加起来产生的延时就会非常明显, 从而造成数字测试通道的测试向量的驱动或者比较信号发生错误。二是由于数字测试通道的数据速率由其所在卡笼中的时钟生成单元决定, 因此测试时数字测试通道的选择受此限制, 当然, 也可以将测试通道板卡在卡笼之间移动来解决, 这样需要A T E系统具有很高的硬件配置, 具有高的测试成本。

由于该交换机芯片具有多个时钟域, 所以A T E设备除了在数据速率上要满足测试要求外, 还需要满足芯片上不同时钟域信号问题。如果从硬件实现多时钟域的测试, 需要配备多个卡笼。目前国内现有的测试系统很难具有这样的硬件条件。

本文提出以单时钟域的形式对多时钟域的测试向量进行转换, 使得A T E设备就能以单时钟域的形式运行测试向量, 并基于中国电子技术标准化研究所的V 9 3 0 0 0系统进行多时钟域测试向量转换成单时钟域, 最终完成测试项目。

2 V93000向量的转换过程

测试向量文件格式主要有V C D、W G L等多种, 国内较常见的是V C D格式。V C D (V a l u e C h a n g e D u m p) 格式是基于事件的向量文件。基于事件是指只有当信号发生变化时才记录波形。而V 9 3 0 0 0系统使用的向量是基于周期的, 即向量需要描述每一个周期中信号的状态, 即使信号的状态没有发生变化。由于V C D格式与V 9 3 0 0 0系统使用的向量之间有比较大的差异, 所以需要将V C D向量转换成V 9 3 0 0 0系统的向量。

目前, 有一些第三方的商业向量转换工具可以完成这项工作, 如V t r a n、W a v e W i z a r d、T P C等。他们基本工作流程类似, 如图1所示。首先要解析V C D文件, 分析其各个信号对应的管脚及其输入输出属性等。之后对信号进行周期化, 即用指定的时间长度 (周期) 来按顺序“切割”向量, 周期的大小通常是对应时钟周期的长度, 同时还受到测试系统时钟生成单元硬件的限制。然后对周期化后向量按周期进行采样, 形成各个周期的波形。一个信号所能使用波形的数量受测试系统硬件的制约。如果采样后, 形成的波形数超过了系统所能提供的波形数量, 则转换失败, 需要改变周期, 重新周期化以减小各个周期出现不同波形的数量, 再进行采样。如此反复, 直至波形数符合系统要求。最后, 根据测试系统对向量文件格式的要求输出最后的向量文件, 一般会包括A S C I I t i m i n g文件和A S C I I vector文件。V93000系统自带的工具可以把上述两个文件处理生成最终的二进制的测试向量文件。

3 实现方法

实现基于单时钟域的多时钟域测试向量转换的方式根据周期化选取周期的方式不一样, 分为以下几种方式。

3.1 公约数周期

这种方式相对比较简单。以前文提到的交换机芯片为例, 其核心部分时钟周期为7.5 ns, PCI接口部分为20 ns, SDRAM部分为8 ns。上述几个周期的最大公约数为0.5 ns。如果以0.5 ns为周期对测试向量进行周期化, 则几个部分的信号都可以进行完整的周期化。但是, 同时带来向量深度的大大增加。因为原来核心部分每7.5 ns才有一次状态变化, 只需要一条向量就可以描述, 而以0.5 ns进行周期化需要15条向量才能描述同样时间长度的状态变化, 这意味着向量深度会增加15倍!需要测试系统有足够深度的向量储存器才能实现。目前市场上常见的测试系统配备的向量储存器都比较有限, 一般每个测试通道配备的向量储存器最多只能达到64 Mb。所以, 时钟周期为7.5 ns的芯片核心部分的测试向量深度达到5.72 Mb, 以0.5 ns进行周期化, 产生的测试向量深度将达到5.72 Mb×15=85.8 Mb, 超过测试系统的最大向量储存器深度。另一方面, 测试系统的时钟生成单元对周期的最小值是有限制的。因为测试系统不能提供比其系统时钟周期更短的信号周期, 所以, 周期化使用的周期必须大于或者等于测试系统的系统时钟的周期。以V93000系统为例, 不同型号的测试通道板卡的最小周期也不同。目前其最小周期是PinScale3600测试通道板在全速软件许可条件下可达到2.2 ns, 大于0.5 ns的公约数周期。所以, 该交换机芯片无法使用公约数周期进行周期化转换。

3.2 公倍数周期

以几个周期的公倍数为周期对向量进行周期化。7.5 ns、20 ns和8 ns的最小公倍数是120 ns。如果以120 ns为周期对测试向量进行周期化, 则几个部分的信号可以进行完整的周期化。例如转换后, 核心部分由原来周期7.5 n s延伸至周期60 ns, 新周期中恰好完整包括原来16个周期的信号。S D R A M部分在新周期中将包括原来1 5个周期。在每一个原周期内, 信号可能会有且仅有一次信号状态的改变, 所以, 在一个原周期内测试系统需要提供一个驱动沿来改变或维持输入信号的状态, 或者提供一个采样沿来捕获输出信号的状态变化。以V93000系统为例, 系统提供8个独立驱动沿和8个独立的采样, 同一个测试通道的同一个采样沿或者驱动沿的触发时间是固定的, 同时V93000系统不支持多通道复用的方式来增加信号沿资源。以核心部分为例, 由于新周期120 ns中包括16个原周期 (7.5ns) 的信号, 因此, 在新周期中需要使用16个驱动沿或者采样沿才能确保描述信号的状态变化, 而测试系统无法提供如此多的信号沿资源, 所以无法使用公倍数周期进行向量。

3.3 平衡周期

上述两种方法比较易于理解, 而且可以很方便由前文提到的商业向量转换工具实现。下面介绍的平衡周期需要首先通过人工计算得到, 同时目前的商业向量转换工具对使用平衡周期转换向量支持有限, 需要人为干预, 有时甚至无法转换成功。平衡周期是在公约数周期和公倍数周期之间的一个周期值。它要满足几个条件:首先, 虽然平衡周期不是几个时钟周期的公倍数, 但是它是这个公倍数的一个约数。经过若干个平衡周期后, 原来几个不同周期的信号沿重新对齐, 从而避免由于测试系统的边沿放置精度误差累积造成信号的时序错乱。其次, 部分信号的原有周期无法被平衡周期整除, 会出现平衡周期中包含非整数个原有周期的信号, 因此, 需要保证平衡周期中出现的波形变化可以被测试系统提供的驱动/采样沿完全表示。最后, 平衡周期要考虑测试系统硬件的限制, 一般需要以所使用的测试通道板中最慢的数据速率为底限进行考虑。

综合上述的几个条件, 我们最终选定1 0 n s为平衡周期, 首先, 10 ns是公倍数周期的一个约数, 在12个周期后所有信号重新对齐。其次, 以7.5 ns的周期为例, 10 ns周期中有11/3个周期, 每3个10 ns新周期中有4个原有7.5 ns周期的信号, 需要使用4个驱动沿或者采样沿就可以描述3 0 n s时间内信号的变化, 满足测试系统对信号沿的数量限制。最后, 10 ns周期意味着测试通道板中的数据速率只要达到1 0 0 M s/s以上就可以满足。测试系统硬件条件达到要求。测试人员以1 0 ns为周期对交换机芯片的测试向量进行转换, 测试向量成功转换成V93000的向量文件。利用这些向量文件, 测试人员完成了该交换机芯片的功能及全部交/直流电参数和开关参数的测试。

4 结语

介绍的三种多时钟域测试向量转换成单时钟域方法中利用多周期的公约数周期进行转换的方法比较简便, 对硬件要求较高, 其转换出来的向量深度大, 但是由于每个周期中最多只有一次状态变化, 比较易于电参数测试程序的调试。公倍数周期也对硬件有一定要求, 由于其一个周期内包含多于一个原有周期的信号, 起到了压缩向量长度的作用, 对于测试向量深度有限的测试系统还是有帮助的。平衡周期相比于前两种方法对硬件的要求低, 但是操作起来相对复杂, 主要表现为商业向量转换工具支持不好。平衡周期和公倍数周期产生的向量同样具有一个周期有多于一个信号状态变化的现象, 所以, 对电参数测试程序的调试需要一定的技巧。

参考文献

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