雷达通用处理模块

2024-05-25

雷达通用处理模块（通用4篇）

雷达通用处理模块篇1

0 引言[1,2,3]

在宽带系统中, 由于各种条件的制约, 不可避免地存在系统失真。这些失真的存在, 造成脉压旁瓣的升高和主瓣的展宽, 从而降低距离分辨率, 影响目标一维距离像的成像质量。另外, 调频非线性的存在, 使得目标处于不同距离时失真影响的严重程度不一样, 是移变失真, 给系统补偿带来困难。同时, 由于带宽比较宽, 数据量大, 造成一维像补偿运算时间长。为了保证系统误差补偿的实时性, 具有高速运算能力、可时分复用、并行处理、数据吞吐高等特点的处理器是必不可少的。本文主要讨论基于ADSP-TS201芯片设计的一种通用雷达信号处理模块的系统误差补偿方法。

1 雷达通用模块[1]

基于ADSP-TS201系列高性能浮点数字信号处理器和Xilinx公司VIRTEX II Pro系列的FPGA (XC2VP70) 以及大容量的SDRAM开发的雷达通用处理模块 (参见图1雷达通用处理模块结构互联图和图2实物图) 具有强大的并行处理能力, 超大的存储容量, 可编程能力强, 能完成数字脉压、误差补偿等处理功能。

本雷达通用处理模块的主要特点如下:

a) 本雷达模块基于CPCI总线, 采用4片超高性能、静态超标量体系结构的通用DSP芯片ADSP-TS201;

b) 每片DSP有4Mb的内存, 512 MB的外存;

c) 主频600 MHz, 指令周期1.67 ns, 采用32位浮

点算法完成1024点基2复数FFT运算仅需要15.7 μs;

d) 每个ADSP-TS201S提供了4条链路口可实现两两灵活互联联通, 具有较高的数据传输率, 可完成多处理器高效并行运算;

e) 采用超级哈佛结构, 静态超标量操作适合多处理器模式运算, 可直接构成分布式并行系统和共享存储式并行系统;

f) 14通道的DMA控制器支持硬件和软件中断, 支持优先级中断和嵌套中断;

g) 4个全双工LINK端口支持最达500 MB/s的传输速度;

h) JTAG仿真接口允许多片DSP仿真。

2 系统误差补偿原理[3,4,5]

在很多宽带雷达中, 由于信号带宽很宽, 用直接脉冲压缩的办法很困难, 所以常采用对LFM信号进行去斜处理的方法获得目标的一维距离像。由去斜原理可知, 理想的本振信号和理想的点目标信号混频后的输出信号幅度为常数, 相位为时间的线性函数。设实际得到的信号可表示为

$x (n) = Ι (n) + j Q (n) = a (n) \exp [j φ (n)] (1)$

式中:I (n) 、Q (n) 分别为I、Q两路正交数字信号;a (n) 和φ (n) 为n的函数即为时间的函数。

若系统无失真, a (n) 为与n无关的恒值, φ (n) 为n的线性函数, φ (n) 具有如下形式

$φ (n) = θ + ω n (2)$

实际系统中, a (n) 与n有关 , φ (n) 一般不是n的线性函数, 但是我们可以通过a (n) 和φ (n) 估值得到 $\hat{A}$ 、 $\hat{θ}$ 和 $\hat{ω}$ ( $\hat{A}$ 、 $\hat{θ}$ 和 $\hat{ω}$ 分别为a (n) 、θ和ω的估值) 。采用曲线拟合的最小二乘法可以得到如下结果:

${\begin{cases} \hat{A} = \frac{1}{Ν} \sum_{i = 1}^{Ν} a (i) = \frac{1}{Ν} \sum_{i = 1}^{Ν} \sqrt{Ι^{2} (i) + Q^{2} (i)} \\ \hat{θ} = \frac{2}{Ν (Ν - 1)} \sum_{i = 1}^{Ν} (2 Ν + 1 - 3 i) φ (i) \\ \hat{ω} = \frac{6}{Ν (Ν^{2} - 1)} \sum_{i = 1}^{Ν} (2 i - Ν - 1) φ (i) \end{cases} (3)$

这样, 就可以求出每一点的幅度误差

$δ_{A} (n) = \hat{A} - a (n) (4)$

相位误差

$δ_{φ} (n) = \hat{ω} n + \hat{θ} - φ (n) (5)$

系统误差存在移变性, 为了获得满意的脉压旁瓣, 只有一组补偿误差是不够的。此时可采用把距离波门依照满足系统指标要求的补偿间隔分成若干段, 每一段内的目标用同一组误差来补偿。系统误差补偿原理框图如图3所示。

3 工程实现

通用雷达处理模块的A片主要用来宽带IQ数据缓存并和宏指令打包, 打包方式按照雷达重复周期PRT进行。每一周期IQ数据接收完成后, 通过A片LINK1发送到B片;B片主要用来存储补偿函数、距离估计和补偿运算;补偿后的IQ数据通过B片的LINK1发送至C片;C片主要进行FFT运算, 输出即为距离一维像。系统误差补偿在雷达通用处理模块上的功能分配见图4。

图5为在某雷达上录取的4组不同距离的点目标回波数据, 做TS201C片FFT处理后形成的点目标一维像。由图5的4组数据可以看出, 点目标一维距离像的系统旁瓣约为-9 dB, 并且主瓣展宽, 距离分辨降低。在宽带雷达系统中, 系统失真的存在对一维距离像的旁瓣的抬高和距离分辨的降低的影响还是相当明显的, 由于系统失真的影响, 已不能满足系统指标的要求 (本雷达系统指标要求主副比不小于30 dB) , 进行系统误差的补偿是必要的。

为了验证宽带雷达中系统误差的移变性同时说明系统误差补偿分段的必要性, 在TS201B片中, 程序固定选择同一组补偿函数补偿不同距离的目标, TS201C片输出的一维距离像如图6所示。图6 (a) 为用图5中 (a) 组数据提取的系统误差补偿图5 (c) 组数据后的一维距离像, 图6 (b) 为用图5中 (a) 组数据提取的系统误差补偿图5 (d) 组数据后的一维距离像。

由图6可以看出, 固定的选择一组补偿函数, 随着目标距离的增大, 补偿后目标一维距离像的效果越差。所以, 系统误差具有移变性, 对于不同距离的目标, 应该采用不同的补偿函数。

图7为根据距离选择补偿函数补偿的效果图, 具体为图7 (a) 为图5 (a) 组数据提取的系统误差补偿图5 (b) 后的一维距离像, 图7 (b) 为图5 (c) 组数据提取的系统误差补偿图5 (d) 后的一维距离像。由图中可看出, 经过对系统误差的距离分段补偿处理后, 一维距离像的旁瓣在30 dB以下, 满足系统指标要求。

4 结束语

本文介绍了基于ADSP-TS201的雷达通用处理模块以及在此模块上宽带系统误差补偿的实现方法。并结合了某雷达实际回波数据, 验证了在雷达通用模块上系统误差补偿的方法, 取得了一维距离像的良好效果, 在某宽带雷达中得到了一定的应用。

摘要：在宽带雷达中, 常采用去斜方法进行脉冲压缩来获得目标一维距离像, 由于多种系统误差存在, 使得脉冲压缩后的压缩脉冲旁瓣升高, 主瓣展宽, 影响了成像质量。因此, 要获得满意的一维像需要对这些误差进行补偿。本文介绍了以AD I公司的新一代高性能TigerSHARC处理器ADSP-TS201为核心处理器, 结合X ilinx公司VIRTEX-IIPRO系列FPGA芯片设计的4片ADSP-TS201雷达通用模块, 给出了基于此模块的工程可实现的系统误差补偿方法, 结合某宽带雷达的实际数据, 验证了此方法的工程可实现性, 工程上取得了明显效果, 并在某雷达中取得了一定应用。

关键词：雷达通用处理模块,宽带雷达,系统误差

参考文献

[1]Analog Device.ADSP-TS201S TigerSHARC Processor Hard-ware Reference[M].2004.

[2]曹志道, 许荣庆, 孟宪德, 等.ISAR系统失真、调频非线性和补偿技术[C]//逆合成孔径雷达文集, 1996:153-157.

[3]陆林根.宽带线性调频信号时频处理研究[J].现代雷达, 2002, 9 (5) :37-38.

[4]张贤达.现代信号处理[M].2版.北京:清华大学出版社, 2002:56-58.

[5]RICHARDS M A.雷达信号处理基础[M].刑孟道, 王彤, 李真芳, 等译.北京:电子工业出版社, 2008.

雷达通用处理模块篇2

关键词：DSP,信号处理,模块化,分段处理

0 引言

当前, 基于雷达的高数据率以及算法的复杂性, 从IO平衡以及设备量的角度考虑, 工程上雷达信号处理普遍采用专用芯片 (DSP) 来实现。

一方面, DSP有多个链路口可以以很高的数据率与外界通信;另一方面, 通过专用的FFT, IFFT算法和电路设计, 其进行雷达信号处理的效率和精度都要高于普通的计算机和处理器。从软件编程的角度考虑, 采用DSP芯片可以采用汇编和C语言混合编成, 提高程序的运行效率, 充分利用多核的优势。

DSP处理架构虽然满足了当前的处理要求, 也给DSP的软件开发人员带来了很多的烦恼。这些烦恼有些是硬件带来的, 也有一些是软件带来的。以ADI的芯片为例, 从开始的21160芯片, 到后面的Ts201芯片, 不仅芯片的架构发生了变化, 整个汇编指令集也发生了变化, 这意味着DSP的编程人员需要重新学习或者培训, 缺乏继承性。

本文从一名软件编程人员的角度, 对雷达信号处理的参数化, 模块化设计存在的问题以及模块化的实现方面, 提出了自己的观点和看法。

1 雷达信号处理的特点

一方面, 雷达信号处理的数据率高, 算法复杂;另一方面, 一定时期内, 雷达信号处理的算法相对稳定, 这就为我们进行模块化设计提供了依据。以最常见的脉冲多普勒雷达为例, 典型的处理流程如下所示:

虽然不同的雷达的信号处理的流程和算法有所不同, 但是某些模块比如:DBF (数字波束形成) , 脉冲压缩, 滤波, 恒虚警检测, 解距离/速度模糊, 测角, 以及距离凝聚, 方位凝聚等等, 却是大部分体制的雷达所共有的。

2 雷达信号处理常见的约束条件

从上面的流程上看, 理论上不同的雷达基本可以采用相同的处理架构和处理算法, 但实际工程中, 则远非如此。原因除了软件编程和管理的效率不高之外, 还有个问题就是, 不同的雷达的系统参数, 硬件约束都不尽相同。

从硬件约束的角度讲, 某些雷达尤其是机载和星载雷达, 其对雷达信号处理系统的重量, 体积和功耗都有要求。这种情况就需要专门设计, 尽量挖掘硬件的潜力, 充分或尽量采用硬件 (FPGA) 来完成DBF, 脉冲压缩等功能。此时, 若DBF和脉压模块是通用的, 参数化的, 将大大减少工作量, 提高工作效率。

从系统参数的角度讲, 不同雷达或者同一雷达的不同模式的参数区别主要有:信号波形, 信号带宽, 采样率, 波束个数, 脉冲重复频率 (prf) , 发射信号的时宽, 脉冲个数, 以及对信号处理算法的要求等, 这些参数的约束体现在雷达信号数据率和数据量, 以及信号处理算法上。

3 信号处理模块化设计的若干想法

3.1 采用C和汇编混合编程

如我们前面所说, 不同公司的芯片或者同一芯片公司的不同系列的处理器, 其汇编指令集是不兼容的。也就是说, 即使我花费了巨大的人力, 物力和财力, 开发了自己的汇编指令库, 实现了底层模块的通用化, 参数化, 当我们采用更高一级的处理器时, 所有的这些库函数都变的毫无用处, 需要从零开始。

如果我们采用高级语言如C, 由于有统一的国际标准, 且与底层硬件关系不大, 有更好的可维护性和可移植性, 缺点是很难发挥多核处理的优势, 效率不高。汇编语言虽然效率高, 但是开发时间长, 修改和维护都比较困难。考虑到两者的优缺点, 采用C语言搭建处理框架, 汇编完成运算量较大的子函数, 这个当前大多数项目已经做到。

3.2 参数化设计

参数的可配置包含两个方面, 一方面, 信号处理系统的子函数应当是参数化的, 函数应该尽可能功能单一, 处理简单;另一方面, 对于雷达系统来说, 信号处理至少应该在某些方面是参数化的, 比如脉冲数, 重频, 发射时宽等等。

当每个处理函数都参数化, 这些参数可以通过控制字跟时序打包发过来。还有一些参数是跟雷达相关的, 开机后基本不需要改变的, 这些参数可以在初始化阶段由计算机发给硬件, 硬件与DSP通过握手的方式完成系统参数初始化。

3.3 实时计算处理所需系数

很多工程人员习惯将相对稳定的数据提前算好, 保存在系统内存里。该方法虽然在一定程度上减少了运算量, 却始终占据部分系统内存, 而且当系统参数或者状态变化时, 该段数据需要重新生成, 工程需要重新编译, 其实是不必要的。因为计算这些系数所需计算时间很少, 实际工作时完全可以实时计算。

3.4 按照数据最大传输率设计系统

随着雷达系统的大带宽, 多波束设计成为一种趋势, I/O成为很多系统的瓶颈。在雷达信号处理算法相同的情况下, 信号带宽不同, 结果在硬件实现时, 在一个雷达上可以采用的架构换到另一个雷达则需要进行很大的改动。这主要是因为第一个雷达的处理架构没有按照硬件最大数据率设计实现。

DSP芯片一般有多个链路口, 若多个链路口同时进数, 可大大提高其传输能力。但是需要说明的是, 系统的最大传输能力往往会受到DSP和外部存储器 (SDRAM或DDR2) 之间最大传输速率的限制。

3.5 降低处理结点的数据率

工程实现时, 我们一方面考虑降低进入每一个处理结点的数据率, 另一方面要考虑充分发挥硬件的传输处理能力。从降低数据率的角度考虑, 一般有两种方法, 一种是将数据距离上分段处理, 另一种方法是采用多个处理结点轮流处理。

3.6 内存复用

DSP的系统内存是有限的, 从增加系统可用内存的角度考虑, 我们希望每个处理结点的在用完内存后马上释放出来给后面的处理结点使用。这样, 虽然系统内存不变, 但是相对每一处理结点, 其可用的内存大小变大了。

在运算过程中, 应尽量减少内存占用, 解决该问题一般有两种思路, 一种是距离分段法, 每次处理其中的一段, 但是该方法在波束较多时效率会有所降低, 比如恒虚警检测需要距离交迭;另一种方法是分波束处理, 每次处理其中的一个波束。笔者认为, 实际处理时, 可以将两种方法结合起来:即在距离上分段处理, 在处理顺序上, 按照波束逐个处理, 因为并非每个波束都需要检测目标, 该方法可有效降低内存要求, 同时降低运算量。

3.7功能模块的独立性

首先, 在进行编程实现时, 少定义全局变量, 尽量采用局部变量来替代全局变量, 减少模块/函数之间的耦合。

其次, 在接口设计时, 应同时考虑模块的兼容性, 比如:在PD处理时, 需要做距离/速度两维的解模糊, 而在MTD处理时, 只需要解距离模糊即可。这样, 解速度模糊和解距离模糊是两个独立的模块, 可以开关控制, 开关的选择与否不影响函数的上下文。

4 完善信号处理测试手段和测试方法

当前雷达系统的联调过程中, 系统联调占用的时间要远远大于软件编程所需要的时间。在系统联调过程中, 接口联调, 功能测试, 算法调整占用了大部分的时间, 基于此本文考虑从以下几个方面减少联调时间。

4.1 先期算法验证

考虑到DSP的开发周期较长, 信号处理系统在进行开发之前可以将一些不成熟的算法先用记录仪和Matlab验证, 若算法有一定的优势, 再在硬件上实现, 减少不必要的工作量。

4.2 系统级的自检信号

在信号处理前端模拟生成阵元级的测试数据, 在其中加入运动目标, 基本可以验证信号处理的大部分功能。

4.3 完善系统BIT信息

完善的信号处理BIT信息, 可以快速定位信号处理的故障位置, 判定软件故障或硬件故障, 给后期维护和客户使用带来方便, 同时也可以见信号处理人员前期开发阶段的排故时间。

5 结论

雷达通用处理模块篇3

关键词：二次监视雷达,VPX标准,Rapid IO协议

1 引言

二次监视雷达, 是现代空管系统必配的设备之一, 它是一种雷达信标系统 (ATCRBS) , 发展于二战时期的敌我识别系统 (IFF) , 并在20 世纪50 年代形成雏型, 20 世纪60 年代初, 国际民航组织 (ICAO) 确定了ATCRBS的国际标准。

当今世界上, 绝大多数空中交通监视由布置在地面上的二次雷达询问机和飞机上的机载应答机来实现。二次监视雷达具备了雷达和通信的双重功能, 不仅能探测飞机的方位和距离, 还能通过交换编码内容来获取飞机的识别代码和气压高度, 以及危机告警信息。其后发展的S模式具有数据链功能, 还能交换更丰富的信息。

二次监视雷达信息处理的特点是实时性强、数据量大, 带来高性能计算和高速数据传输的需求。特别是随着数字阵列技术在二次监视雷达系统中的应用, 信息处理范畴已扩展到数字波束形成、空域干扰抑制等方面, 信息处理系统运算速度、数据吞吐能力及数据传输带宽的需求呈现爆炸增长的趋势, 对信息处理系统的构架形式、运算能力和数据吞吐率提出更为苛刻的要求, 高带宽的片间、板间、机间互联技术成为一个需要重点突破的课题。

传统的二次监视雷达信息处理系统通常基于共享并行传输总线 (PCI或VME) 构成, 片间、板间通信一般采用并行总线加自定义串行的方式, 整体数据传输速率偏低, 很难满足二次监视雷达越来越高的性能要求和更为恶劣环境下的应用。

当前, 提出了新的、基于嵌入式系统的VPX标准, 该标准融合了最新的串行交换技术、冷却与加固技术, 可提供极大的数据带宽, 解决了数据传输的瓶颈问题。

2 VPX标准

1984 年, VME国际贸易协会组织 (VITA) 成立, 致力于推动VME总线的市场和发展。随着技术的进步以及应用性能需求的不断提高, VME总线在带宽、功耗限制等方面的瓶颈日益突出。为了满足更大带宽和更强制冷能力的要求, VITA于2006 年相继推出VPX总线技术标准 (VITA46) 和REDI加固增强的机械设计规范 (VITA48) 。

VPX (VITA46) 是基于高速串行总线的新一代总线标准, 继承了原VME标准中机械结构及导冷抗震方面的优势, 支持更高的背板带宽, 可以满足苛刻环境和大带宽的工业需求, 具有传输带宽高、传输可靠度高、互连结构灵活可配置、产品寿命周期长等特点, 特别适合军用嵌入式领域的应用。

VPX总线采用高速串行交换结构替代VME的主控式结构, 可以在显著增加带宽的同时, 大大减少引脚的数量, VPX中使用的高速差分连接器使每对差分信号能够有超过6.25Gbps的数据率, 大大提高了系统的数据交换能力。

VPX标准的具体内容反映于VITA46 系列技术规范, VITA46 技术规范由一个基础规范和若干扩展规范组成。基础规范描述了VPX的基本要素, 扩展规范描述了VME总线的引脚映射关系、各种不同高速串行总线 (Rapid IO、PCI-E、万兆以太网等) 的引脚映射关系、PMC/XMC定义、上电先后顺序和系统管理等。现有VPX规范如图1 所示。

2.1 高速连接器

VPX采用全新的支持高速差分信号的Multi Gig RT2 连接器 (Tyco公司生产) , 以获得更高的传输速度和更多的信号引脚, 连接器中每对差分对能够支持超过6.25Gbps的数据率。这种独特连接器的特征是硅晶片式结构, 它的触点及内部布线是利用微型印制板电路设计形成的, 具有连接紧密、插入损耗低、误码率低等优点。连接器的触点可用于电源、单端引脚、差分引脚等形式, 而且硅晶片都带有ESD (电路板静电放电) 接地层和触点层, 可防止操作期间受意外放电影响。Multi Gig RT2 连接器如图2 所示。

2.2 VPX模块

VPX协议提出了一种全新的模块结构, 继承了现有的IEEE1101 3U和6U标准板块尺寸定义, 3U模块尺寸为100mm×160mm ( 宽度 × 深度) , 6U模块尺寸为233mm×160mm ( 宽度 × 深度) , 各模块之间的间距为20.32mm。

3U模块可安装3 个RT2 连接器, 分别为P0、P1、P2。其中, P0 是一个56 芯 (8 列7 行) 连接器, 包含电源、地址寻址、系统管理、系统复位、参考时钟、非易失性存储器写保护和JTAG等信号;P1 是一个112 芯 (16 列7 行) 高速差分信号连接器, 提供了32 对差分信号和8 个单端信号, 其定义由符合的VITA子协议决定;P2 是一个112 芯用户自定义连接器, 用户可以根据需要将其定义为差分连接或者单端连接, 当作为差分连接分配时, 提供32 对差分对信号和8 个单端信号。当作为单端连接分配时, 提供80 个单端信号。

如果采用6U结构, 可增加P3 ~ P6 共4 个RT2 连接器, 每个连接器均为112 芯, 这4 个连接器均可定义为差分或者单端信号。另外, P5 和P6 也可以使用其他形式的连接器, 例如光纤和同轴电缆。

VPX模块外形尺寸如图3所示。

2.3电源与散热

在VME64X规范中, 背板的功耗限制为35W, 考虑到目前微处理器的快速发展, 多核、多处理器技术也在不断成熟, 这一功耗限制已经成为瓶颈, VPX规范通过增加背板的供电以及更加完善的散热系统 (传导、液冷) 来解决次问题。

VPX模块采用直流电源供电, 主供电电压为+5VDC、+12VDC或+48VDC, 辅助供电电压为+3.3VDC、±12VDC。VPX模块提升了电源供电能力, 5V最高可提供115W功率, 12V最高可提供384W功率, 48V最高可提供768W功率。

对模块的供电通过连接器P0 实现, 主供电电压对应P0 信号定义中的Vs1、Vs2和Vs3。实际供电电压为Vs1、Vs2和Vs3的组合。高电压可以为48V或12V (两者不能同时使用) , 如果不向模块提供高电压, 不应将Vs1、Vs2 连接至任何输入电源。如果输入高电压为48V, Vs1 应为48V, Vs2 为48V供电电源的负极。如果输入高电压为12V, Vs1、Vs2 应为12V, 此时可以将Vs1、Vs2 连接在一起。输入电压Vs3 为+5V。

为解决VPX总线架构的散热问题, VITA48, 又称为REDI-VPX (加固增强的机械设计规范) , 在模块结构等方面对VITA46标准进行了补充, 提供了风冷、传导、液冷等冷却方式, 使其更好地满足机载等严酷的军用环境的要求, 同时它是第一个可用于军用平台的COTS (商用现货) 模块的标准。其内容包括V48.0 (基础) 、V48.1 (气冷) 、V48.2 (传导制冷) 、V48.3 (液冷) 等4个子规范。

2.4技术特点

VPX的技术核心在于采用了新型连接器和最新的高速串行交换结构技术, 主要技术特点体现在以下几个方面:

1) 模块尺寸严格遵守欧卡系列尺寸标准, 是应用最广泛的尺寸标准之一, 兼容性非常好。

2) 支持多种高速串行交换结构, 大大提高了传输带宽。VPX通过增加系统中高速串行信号的数量, 可组成全互连网络, 支持容错、重构和互连扩展能力。

3) 采用高密度的结构设计, 以提供高密度性能计算。VPX采用高密度的Multi Gig RT2 连接器, 增加了用户可定义的I/O针数, 每个I/O插针都支持千兆传输, 在显著增加带宽的同时, 也为未来的升级扩展提供了充分的空间。

4) 改进电源供电, 增加冷却方式, 提高系统可靠性。支持5V、12V和48V电源, 提供的最高功率分别为115W、384W和768W。VPX-REDI规范定义了传导冷却方式、强制风冷方式、贯通式液体冷却方式, 采用强制风冷和传导冷却的模块, 最大功耗可达200W;采用液冷方式的模块, 最大功耗可达500W。

5) 增加前后盖板设计, 支持二级维护。VPX-REDI是第一个工业级支持二级维护的标准模块规范, 在模块设计中增加前面、后面盖板设计, 为模块提供了机械保护和ESD保护;此外选用的Multi Gig RT2 连接器自带薄的接地片条带, 可以保护信号接口不会受到静电影响, 而且VPX模块支持热插拔。

6) 支持可选的光I/O接口。当传感器I/O速度面临带宽和抗噪声问题时, VPX规范提供了可选的光背板结构, 利用光缆实现光信号传输, 这时的VPX模块必须使用光收发器。当配置光I/O接口时, 模块底部的1 个或2 个连接器 (P5、P6) 需换成光连接器。

3 Rapid IO总线

3.1 Rapid IO总线简介

Rapid IO是由Motorola和Mercury等公司率先倡导的一种高性能、低引脚数、基于数据包交换的互连体系结构, 是为满足未来高性能嵌入式系统需求而设计的一种开放式互连技术标准, 是目前世界上第一个、也是唯一的嵌入式系统互连国际标准 (ISO/IEC18372) , 主要应用于嵌入式系统内部互连, 支持芯片到芯片、板到板间的通讯。

Rapid IO是一种点对点的基于包交换的互联技术, 其所有的协议都由硬件实现, 具有低延时 (纳秒级) 、高带宽、高可靠性的特性, 适用于芯片与芯片、板与板、系统与系统之间的高速数据传输, 为高性能的嵌入式系统内部互联通信提供了良好的解决方案。

Rapid IO互连规范发布情况如下:

2005年2月, 发布1.3版规范。

2007年6月, 发布2.0版规范。

2009年8月, 发布2.1版规范。

2011年5月, 发布2.2版规范。

Rapid IO根据物理层接口标准分为并行Rapid IO (8/16bit) 技术和串行Rapid IO (1x/4x) 技术。Rapid IO1.x标准串行接口每条通路支持的信号速率为1.25GHz、2.5 GHz和3.125 GHz;Rapid IO2.x标准在兼容Rapid IO1.x标准基础上, 增加了支持5 GHz和6.25 GHz的传输速率。

3.2 Rapid IO总线在VPX中的应用

VPX标准扩展规范VITA46.3 定义了串行Rapid IO在VITA46 上的应用和信号映射, 串行Rapid IO链路映射到VPX的P1 连接器上。P1 的16 个晶片32 对差分信号线中每4 个晶片为一组, 可分成A、B、C、D共4 组。每一个组称为一个链路 (4x串行Rapid IO) , 包括4对发送差分对线, 4 对接收差分对线。若每对Rapid IO传输速率为3.125Gbps, 则每一个链路有双向各10Gbps的数据传输能力 (8B/10B编码) 。并且P1 上定义的4 个4x串行Rapid IO可被复制到P2 ~ P6 上从而可产生共24 个4x串行Rapid IO, 这给VPX系统设计者在设计大网孔拓扑结构时带来很大的灵活性。Rapid IO总线在P1 连接器上的映射关系见表1。

4 系统设计

基于VPX标准, 我们提出了一个小型的二次监视雷达通用处理机平台, 通用处理机典型硬件互联架构如图4 所示, 由基于VPX标准的波束处理模块、4 个通用处理模块和配套机箱电源等组成, 实现二次监视雷达信号处理 (含DBF处理) 、数据处理等各种功能。通用处理机采用Rapid IO作为互连总线, 传输数据信号和控制信号。

4.1 Rapid IO总线互连关系

基于VPX标准的底板P1 口支持32 路串行高速总线, 此方案中串行总线采用Rapid IO总线, 单路Rapid IO总线数据传输速率最高可达3.125Gbps, 单路Rapid IO总线有效带宽超过2.5Gbit (8B/10B编码) 。

每个模块P1 口向外提供双向4路Rapid IO总线, 实现功能模块的全网状互连, 同时每个模块带一个Rapid IO交换机, 连接内部的处理节点和P1 口4 路Rapid IO总线, 互连关系如图5 所示。因此, 通用处理机内部的各个节点都可以实现互不影响的直接互连, 给算法的实现带来极大的灵活性。

4.2 波束处理模块设计

波束处理模块主要用作二次监视雷达数字波束形成 (DBF) 处理或传统体制天线三波束 (和、差、控制) 信号处理, 包含大量的光纤接口、射频通道和高速串行通信接口 (GTX) , 具有高速的数据传输能力和强大的信号处理能力。

图6 给出了波束处理模块的硬件结构图, 核心处理器由1 片FPGA和1 片DSP组成。

FPGA采用Xilinx大规模FPGA芯片XC7K480T, 具有477760 个Logic Cell, 74650 个Slice, 1920 个25bit×18bit硬件乘法器, 支持32 对12.5Gbit/s高速通道 (GTX) ;DSP采用TI公司的TMS320C6455, 是新一代高性能定点数字信号处理芯片, 工作主频最高达1.2GHz, 16 位定点处理能力为9600MIPS, 支持4 路Rapid IO总线接口。

GTX是Xilinx公司在部分高性能FPGA上集成的专有高速串行收发器, 采用两对差分线来进行数据的发送和接收, 可以实现两个单工或一对全双工的数据传输。收发器采用CML (Current Mode Logic) 、CDR (时钟数据恢复) 、8B/10B编码和预加重等技术, 可极大地减小时钟抖动、信号衰减和线路噪声对接收性能的影响, 使传输速率进一步提高, 最高可达10Gbps以上, 可用于实现千兆以太网、Rapid IO、PCI-Express等常用接口, 非常适用于需要很高串行速度的芯片间信号传输、高速背板或者与光纤转发器的接口。

波束处理模块通过VPX混装连接器扩展24 路高速光纤通道和8 路射频同轴线缆, 单路光纤有效传输带宽可达5Gbit/s, 总有效数据带宽可达120Gbit/s, 提高了设计的通用性和灵活性。波束处理模块通过软件重构可在各种体制二次监视雷达中完成不同的信号处理功能, 可处理的信号类型如下:

1) 天线各阵元原始数据

波束处理模块实现数字波束形成 (DBF) 功能。接收工作周期中, 波束处理模块通过24 路光纤接收阵列天线各个阵元的原始数据 (数字信号) , 完成DBF处理, 并将形成的天线波束数据 (和、差、控制) 通过高速串行接口 (GTX) 送给相关通用处理模块。发射工作周期中, 波束处理模块通过高速串行接口 (GTX) 接收发射编码信号, 完成阵列天线各个阵元的加权处理, 通过24 路光纤送往天线阵列。DBF处理中加权系数计算功能由DSP完成, DSP在计算出权系数后通过总线接口发送权系数到FPGA。

2) 模拟波束信号

波束处理模块通过同轴线缆接收来自射频前端的模拟波束信号, 完成数字化处理和数字下变频处理, 并将处理后的数据通过高速串行接口 (GTX) 送给相关通用处理模块。通过高速串行接口 (GTX) 接收通用处理模块送来的发射编码信号, 完成数字上变频处理和模拟化处理, 并将模拟编码信号通过同轴线缆送给射频前端。

3) 数字波束信号

波束处理模块通过光纤接收来自射频前端的数字波束信号, 完成数字下变频处理, 并将处理后的数据通过高速串行接口 (GTX) 送给相关通用处理模块。通过高速串行接口 (GTX) 接收通用处理模块送来的发射编码信号, 完成数字上变频处理, 并将数字编码信号通过光纤送给射频前端。

4.3 通用处理模块设计

通用处理模块主要用作二次监视雷达信号处理和数据处理, 核心处理器由1 片FPGA、1片DSP和1 片Power PC组成, 通用处理模块的硬件结构图如图7 所示。

FPGA采用Xilinx大规模FPGA芯片XC7K325T, 具有326080 个Logic Cell, 50950 个Slice, 支持16 对12.5Gbit/s高速通道 (GTX) ;DSP采用TI公司的TMS320C6455 ( 与波束处理模块一致) ;Power PC处理器采用Freescale公司的P2010处理器, 工作主频800MHz ~ 1.33GHz, 支持双精度浮点运算, 具有2 路Rapid IO总线接口, 3 路千兆网络控制器, 可以完成超高性能的数据处理与计算功能。

通用处理模块通过VPX混装连接器扩展8 路同轴线缆、1路千兆以太网和12 路高速串行接口 (GTX) , 核心处理器包含FPGA、DSP和Power PC, 具有超强的高速数据通信、信号处理和数据处理性能, 可实现二次监视雷达的接口通信、波束调度、编码、译码、点迹处理、航迹处理、数据融合等各种功能。在工程应用中, 通用处理模块数量可根据系统需求进行扩展或剪裁, 以满足各种体制二次监视雷达的应用要求。

4.4 技术特点

平台主要技术特点如下:

1) 符合“通用化、系列化、组合化”的标准设计要求, 提高了系统的可靠性、维修性和保障性。平台采用基于VPX标准的6U规格风冷散热机箱;所有模块均采用VPX架构规范设计的6U尺寸, 1 英寸厚度。

2) 满足可扩展的要求。功能模块接口资源丰富, 大大增加了用户可定义的I/O数量, 且功能模块可根据需要进行扩展或剪裁, 为未来的升级扩展提供了充分的空间, 适用于各种体制二次监视雷达应用。

3) 满足可重构的要求。通用处理模块统一设计, 底板插槽通用, 通过加载不同的应用程序, 通用处理模块可实现不同的功能。

4) 基于统一的高速总线架构。所有功能模块及模块内处理节点通过背板走线的Rapid IO总线和模块内的Rapdi IO交换机实现全网状高速互连。

5) 扩展带宽。平台对外输出提供24 路光纤接口, 单路光纤有效传输带宽可达5Gbit/s, 总有效数据带宽可达120Gbit/s, 而且还可通过增加光纤或模块数量的方式继续提升数据带宽。同时, 平台采用GTX、Rapid IO、千兆以太网等高速串行互联技术, 在大大减少引脚数量的同时, 显著增加了带宽。

6) 更大的功率及更强制冷能力。电源采用插卡式电源, 主供电采用+12V和+5V, 电源设计功率不小于700W, 采用风冷散热方式, 单模块最高功耗可达200W, 满足大功率功能模块和处理机的设计要求。

5 结束语

随着高速串行总线技术成熟以及FPGA、DSP、Power PC技术改进, VPX标准利用其灵活的高速互连结构, 获取空前的带宽和性能, 广泛应用到高性能信号处理和高密度计算。本文面向现代二次监视雷达信息处理高带宽、高密度运算的性能需求, 提出一种通用的信息处理平台解决方案。该方案采用符合VITA46/VITA48 的VPX标准设计, 提供超大带宽, 具备超高的信号处理和数据计算性能, 具有通用性强、集成度高、互连结构灵活、可扩展性强等特点, 能够满足新一代二次监视雷达多通道、多任务信息处理的应用。

参考文献

[1]Mercury Computer Systems, Inc.Technology Overview:VITA46 (VPX) .http://www.mc.com

[2]包利民, 潘奇.VPX总线技术及其实现[J].电子机械工程, 2012, 28 (2) :P57-60

雷达通用处理模块篇4

在通信系统中,例如无线基站和SCA(软件通信体系)平台等,高速DSP(数字信号处理器)以及大规模FPGA(现场可编程门阵列)被广泛应用,器件之间的数据交互量急剧增加,系统的处理能力要求也极大增加,多种处理芯片并行处理是满足系统处理性能要求的有效解决途径,因此器件之间的互连成了十分重要的课题。DSP、FPGA等器件互连的方式有很多种,总体说来,有共享总线和点对点互连接口。共享总线由于多个器件共享带宽,降低系统数据交互效率,容易造成器件互连数据传输瓶颈;点对点互连可以使每个器件之间独立使用某个数据交互通道。但传统的接口,如多通道缓冲串口等,数据带宽有限,且不适合系统中任意器件的点对点互连,只能实现通道两端的器件互连。基于交换的互连方式是实现系统中任意器件点对点互连的有效途径,通过交换器件将器件以星形拓扑方式互连,可以实现拓扑中任意器件的数据交互,连接方式灵活,且独享接口带宽,能很好地满足系统中互连需求。SRIO(串行RapidIO)是流行的互连方式之一,具有高数据带宽、高传输效率、高可靠性等特点,很多IC制造商都在新推出的器件中集成了该接口,为SRIO的广泛应用提供了器件基础。

本文基于SRIO接口,采用SRIO交换芯片、DSP、FPGA等器件,设计了一种通用的数字信号处理模块,满足无线基站、SCA等应用领域对信号处理硬件平台的性能要求。

1 SRIO技术

RapidIO架构用于网路和通信设备,通过提供带宽、软件独立性、容错性和短等待时间,满足更高的性能要求。RapidIO互连架构的设计与流行的集成通信处理器、主机处理器以及网络DSP相兼容,是高性能包交换互连技术。它满足了高性能嵌入式系统行业对内部系统互连的需求,包括可靠性、高带宽和更快的总线速率。RapidIO互连支持片对片和板对板的通信,其性能可达到10 Gbit/s或更高。它是低迟延、基于存储器地址的协议,可升级、可靠、支持多重处理,并对应用软件透明。另外,它对操作系统软件没有影响。

RapidIO协议分为物理层、传输层和逻辑层3层。物理层负责完成信息包如何在两个物理点之间必要信息(如电气接口、流控制等);传输层负责端到端传输数据包的必要信息(如路由地址);逻辑层完成端点处理交易的必要信息(如交易类型、大小、物理地址)。SRIO提供了两种接口模式,即1x和4x。1x SRIO设备提供了收发两个单工通道,每个通道的波特率可以配置为1.25 Gbit/s、2.5 Gbit/s和3.125 Gbit/s,支持的数据速率分别为1 Gbit/s、2 Gbit/s和2.5 Gbit/s。在4x模式下,RapidIO设备提供了4对收发器,因此最高的数据速率可以达到10 Gbit/s。图1给出了4x设备的连接方式。

2 实现方案

2.1 器件选型

在该平台中,数字信号处理器件主要包括DSP和FPGA,两者之间通过SRIO交换器件实现互连。

2.1.1 SRIO交换器件

Tsi578是第三代SRIO交换机,支持80 Gbit/s的聚合带宽。借助 Tsi578系列交换机,用户可用较低的成本开发出功能强大、性能卓越的系统。Tsi578 为设计人员和架构工程师提供了极强的伸缩性,使其设计出的设备得以广泛应用。通过多种端口带宽和频率选项,可以灵活地选择端口配置。Tsi578提供了众多的增强功能,例如,通过增加多播功能提高矩阵交换能力、通过调度算法进行通信量管理、可设定缓存深度,以及监控矩阵性能,以便对通信量进行监控和管理。本方案中采用该型号芯片作为SRIO交换器件。

2.1.2 DSP

DSP采用TI公司的TMS320C6455。该款产品可实现更高性能、更精简代码、更多片上存储器以及超高带宽的集成外设,包括用于处理器间通信的SRIO总线。该款新型DSP提升了2倍至12倍的性能及 I/O 带宽,使电信、网络与视频基础设施终端设备以及高端成像系统开发人员可大幅增强系统性能,并在系统内集成更多的高带宽通道,实现更完美的影像质量。

2.1.3 FPGA

FPGA选用Altera公司的StratixⅡGX 系列。StratixⅡGX 系列是Altera第三代带有嵌入式收发器的FPGA。该系列经过优化设计,能够为不断发展的各种应用和需要高速串行I/O的协议提供功能强大的解决方案。在622 Mbit/s至6.375 Gbit/s工作范围内,经过优化的收发器具有较强的噪声抑制能力和优异的抖动性能,收发器能够以6.375 Gbit/s数据速率成功地工作在长度超过40英寸(1.25 m)的标准FR-4材料电路板和背板上。收发器含有多种特性,确保在较高数据速率下实现信号完整性,同时保持较低的功耗。

2.2 平台设计方案

平台实现框图图 2所示。

平台集成了2片TMS320C6455和2片StratixⅡGX系列FPGA,Tsi578提供了8个4x模式的 SRIO端口,DSP和FPGA分别连接到Tsi578的其中一个4x端口上,并通过SRIO接口实现互连。平台外部接口形式和板卡尺寸采用AMC(Ad M Card)标准,对外提供2个标准4x SRIO接口,用于与背板之间的数据交换。

由于TMS320C6455、FPGA以及Tsi578对上电时序和收发器工作时钟要求比较严格,下面介绍一下平台供电设计方案和时钟实现方案。

2.2.1 供电设计

该平台中,DSP、FPGA和Tsi578等所需要的电压种类较多,且对上电顺序严格,因此必须精心设计供电电路,并优化电源电路,减少电压转换器件数量,降低因开关电源造成的电磁骚扰。

TMS32C6455选用主频为850 MHz,其主要供电电压有1.2 V的内核电压、1.2V的I/O电压、3.3 V的I/O电压、1.8 V的I/O电压以及1.8 V的锁相环电压;FPGA的主要供电电压有1.2 V的内核电压、1.2 V的收发器电压、3.3 V的I/O电压等;Tsi578的主要供电电压有1.2 V的内核电压和3.3 V的I/O电压。综合上述情况,平台所需的电压值有3种,即1.2 V、1.8 V和3.3 V。虽然同一个值电压相同,但由于所要提供的对象不同,可能是内核或者收发器或者锁相环等,对电源纹波要求不同,同时需要控制其上电时序,因此需分别考虑每一个器件的供电电压提供方式,合并可以一并提供的电压。

平台供电的总电源为+12 V,该电源通过AMC接插件或电源插座输入。图 3给出了+12 V转成3.3 V、1.8 V、1.2 V的框图,这些电压必须经过处理后才能被Tsi578、DSP和FPGA使用。

图4给出了Tsi578供电配置的示意图,DSP、FPGA供电的方式采用类似方法,这里不再赘述。

2.2.2 时钟设计

平台所需的时钟主要有Tsi578 SRIO使用的差分156.25 MHz、DSP和FPGA SRIO使用的差分125 MHz、Tsi578 单端100 MHz工作时钟以及DSP和FPGA单端50 MHz工作时钟。平台采用一片IDT5V9885和MAX3624实现各种时钟信号。

MAX3624可以提供3路差分时钟,频率可以配置成125 MHz和156.25 MHz,分别供给2片DSP和Tsi578;IDT5V9885提供2路125 MHz差分时钟,供给2片FPGA;同时IDT5V9885提供4路单端时钟,配置成50 MHz,分别供给DSP和FPGA;晶振产生Tsi578的单端100 MHz工作时钟。

2.2.3 电路板设计

由于平台集成了Tsi578、2片DSP和FPGA,整个模块的功耗比较大,因此在布局时必须要考虑散热问题,合理布局大功率器件。根据AMC板卡的结构特点,平台的布局可以参考图5。

电路板设计时还有一个重点是SRIO信号布线。Tsi578、DSP以及FPGA的手册中都给出了一些常规的SRIO布线要求,按照这些要求进行布线,一般都能满足SRIO信号完整性要求,值得注意的是,电路板设计和加工时一定要进行阻抗控制,使得差分信号的阻抗满足100 Ω。另外,电路板的层数不应少于8层,保证SRIO信号走线层紧靠参考地平面。

3 试验结果

依据本方案设计的平台已成功应用于某通信系统中,经长期试验,运行稳定,数据传输带宽高。图6是示波器测量的SRIO信号工作于1.25 Gbit/s(见图6(a))和3.125 Gbit/s(见图6(b))时的眼图。

从图6可看出,SRIO接口即使在3.125 Gbit/s模式下工作,仍然保持了很好的信号完整性,满足了SRIO信号判决条件。

该平台提供了2个主频850 MHz的DSP和2个StratixⅡGX系列FPGA,可以满足大多数情况下的数字信号处理系统要求,并且提供了两路4×SRIO信号路由到背板上,实现了与系统中其他模块的高速互连。

参考文献

[1]Tsi578 Serial RapidIO Switch User Manual[M].Tundra Sem-iconductor Corporation,2007.

[2] Tsi578 Serial RapidIO Switch Hardware Manual[M]. Tundra Semiconductor Corporation,2007.

[3]TMS320C645x Serial RapidIO User′s Guide[M].Texas In-struments Corporation,2006.

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