模拟锁相环电路设计

模拟锁相环电路设计（通用8篇）

模拟锁相环电路设计 篇1

现有的网络产品中使用了大量模拟锁相环,如网板、光接口板、时钟板等。现在很多使用的模拟锁相环PLL-II完全由变容二极管等分立元件构成,离散性大,设计不尽合理,工艺品质也难保证,但在一些电路中模拟锁相环是必须的。如果选用进口高品质VCXO,配合精心设计的滤波器,自行设计制造将会使其品质得到全面控制。一方面与现有模拟锁相环完全兼容,可以直接替换,另一方面避免了选用TRU050造成独家供货的局面。

1 电路设计方案

锁相环电路设计方案如图1所示。其中虚线方框内的电路是为实现失去参考源时锁相环输出中心频率的功能所增设的电路,除去这一部分功能电路,即为典型的采用有源比例积分滤波器的二阶锁相环基本电路。其中:鉴相器、1/N分频器,1/256分频器和参考源检测电路做在EPLD中,其它元件可焊接在与PLL-II体积相近的一个电路中。EPLD之外的电路所用管脚与PLL-II相比,可以省去-5V电源脚,只使用单+5V电源。因比PLL-II增加无参考源时输出中心频率的功能,电路中增加了一个指示参考源信号有无的逻辑电平管脚。在PLL-II的管脚分配中有未用的管脚可以利用。除此管脚之外,本电路的其它管脚可做到与PLL-II完全兼容。图中的元件值为:

R1=10KΩ,R2=220KΩ,R3=1.2KΩ,C=1μF。

下面对电路中各部件的设计和选择做一说明。

1.1 基本环路

1)鉴相器

鉴相器电路采用双端输出下降沿比相的数字鉴频鉴相器。采用这种鉴相器是为了与PLL-II的管脚兼容。本电路采用8KHz的单一鉴相频率,鉴相器前端的1/256分频器用来将2MHz的时钟信号分频到8KHz。

本电路使用的鉴相器具有非线性鉴频特性,理论上讲它的捕捉范围可达到无限大,实际上受到压控振荡器调谐范围的限制,它所构成的锁相环路的快捕带,捕捉带和同步带三者相等。

2)环路滤波器

环路滤波器采用差分输入的有源比例积分滤波器如图1中所示,由它构成的二阶环捕捉特性比较优越,同时这种形式的环路滤波器与PLL-II的管脚兼容。

3)运算放大器

环路滤波器采用有源滤波,其中的运算放大器须满足输入输出要求。其前级的鉴相器输出低电平0.1V,高电平4.0V,要求运放共模电压输入范围大于鉴相器输出电压范围;其后级的压控振荡器压控电压范围0.5~4.5V,要求运放输出电压范围大于压控电压范围,因此本电路采用了低漂移的斩波rail-to-rail运算放大器LTC1152。采用+5V电源时,其共模电压输入范围是0~5V;输出电压范围是0~5V;满足使用要求。

4)压控晶体振荡器

锁相环中采用CONNOR WINFIEID的HV系列高稳定度晶体压控振荡器,调谐范围大,频率稳定度高。

1.2 失去参考源时,自动输出中心频率的实现方案

首先使用一个参考源检测电路判断参考源的有无,然后用检测电路输出的逻辑电平控制二选一的模拟开关选择压控振荡器压控端的输入信号,完成无参考源时输出中心频率的功能。参考源检测电路如图2。

图中,PLL32K是由本电路的VCXO分频而来,因此始终存在。CLK_8K就是分频后送入锁相环的参考信号,它经D触发器整形后,每来一个上升沿就输出一个窄的正脉冲。当CLK_8K信号存在时,它不断使计数器清零,计数器高位没有翻转的机会,SW1始终输出0。当CLK_8K信号失掉后,计数器连续计数,当SW1由0跳变为1后,SW1信号将计数器时钟关闭,SW1维持1。这样,有参考源时,SW1=0;无参考源时,SW1=1。

模拟开关选用CD4053,它的控制端接SW1。SW1=0时,环路闭环,模拟开关并入环内,锁相环正常工作。SW1=1时,环路开环,由两个串联于+5V电源和地之间的1.2KΩ电阻(图1中的R3)提供的电源分压(约2.5V)控制VCXO的输出频率。

采用+5V电源时,CD4053导通电阻最大为500Ω,关断漏电流±0.01nA,

后级VCXO压控端输入阻抗≥50KΩ,保证控制电压几乎全部加到VCXO压控端;VCXO压控电压范围0.5~4.5V,运放LTC1152的输出电压范围0~5V,CD4053的模拟信号电压传输范围0~5V;满足传输要求。总的来说CD4053并入环内对环路特性影响不大,环路仍可按典型的理想积分器二阶环来分析。

2 实验结果

2.1 捕捉范围

测试电路如图3。

应用上述测试电路对HV51系列两片VCXO进行测试,测试结果如表1。

2.2 中心频率

本电路在失去参考源的时候,会自动输出中心频率,测试电路如图4。

控制VCXO输出中心频率采用电阻分压电路,因此电源电压变化对输出频率有影响,测试结果如表2。

2.3 线性度

小于20%,单调上升。

2.4 占空比

典型值50±5%,最大不超过50±10%。

2.5 输出负载

输出电流24mA,可驱动15个74系列TTL门电路,或60个74LS系列TTL门电路。优于TRU050和PLL-II。

2.6 固有抖动

在1ns左右,与TRU050和PLL-II相当。

2.7 静态相差

用8KHz鉴相,相差小于30ns。因采用单一鉴相频率,参考源为2MHz时,静态相差比TRU050和PLL-II差,参考源为8KHz时,静态相差比TRU050好。

2.8 抖动容限

测试电路如图5所示。

利用误码测试仪PF140进行测试,结果如表3所示。

抖动容限反映了锁相环工作在线性区域时,所能承受的输入相位抖动的最大值。由上可见,抖动容限值均大于国际,满足要求。在低频段优于TRU050,在高频段较TRU050差。

由于Bt8510中的时钟提取电路在输入抖动为零时,输出仍有抖动80ns,实际锁相环的抗抖动指标要优于上述指标。

2.9 抖动转移曲线

测试电路和测抖动容限的电路相同。

当输入抖动均为2UI时,测得输出抖动如表4所示。

测试结果表明:各频点输出抖动指标均优于国标。除2Hz、5Hz、10Hz三点指标比TRU050差外,其余频点指标均优于TRU050。

3 电路可改进之处

3.1 模拟开关

本电路采用CD4053,但74HC系列CMOS传输门的多项性能优于CD4000系列。实验前因为手头正好有CD4053,因此使用了CD4053。若使用74HC系列CMOS传输门相信可获得更好的特性。

3.2 2.5V电压提供方案

本电路采用两个1.2K?电阻分压得到的2.5V去控制VCXO压控端输出中心频率。其精度受电源电压偏差的影响。若改用输出固定2.5V电压的微功率电压基准LM385-2.5,可免受电源电压的影响,会有更大改善。

3.3

如果对稳态相差有特殊要求,须采用2MHz鉴相

4 结束语

自行设计制造锁相环电路,测试结果合格,完全符合使用要求,如果采用这种设计,既可以全面自主控制锁相环其品质,又可以兼容已有模拟锁相环,进行直接替换,还可避免了TRU050造成独家供货,相信随着实践的检验,这种锁相环电路必将在实际应用中得到越来越广泛的应用。

摘要：针对现有模拟锁相环的缺陷,作者提出选用进口高品质VCXO自行设计制造模拟锁相环的设想,文章介绍了电路中各部件的设计和选择,并通过实验对此方案进行测试,给出了锁相环电路各项指标的测试结果,从而验证了这种锁相环电路的可用性,以及电路改进的可能性。

关键词：锁相环,电路设计,实验结果,电路改进

参考文献

[1]Vertron TRU050 Datasheet[Z].

[2]王福昌,鲁昆生.锁相技术[M].武汉:华中科技大学出版社,2006.

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[4]夏文鹤,青小渠,刘莉.基于多路移相时钟的瞬时测频模块设计[J].电子测量技术,2008(6).

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[7]ALMEIDA M T,PIEDADE S M.High performance analog and digital PLL design[Z].1999.

[8]BRADFORD W P,JAMES J S.Global positioning system:theory and applications[Z].1996.

模拟锁相环电路设计 篇2

一、引言

本文介绍一种高稳定度和相位噪声的锁相环设计，适用于对频率源指标要求较高，锁定时间要求较低的场合，而且相对于单个高稳定度和相位噪声的频率源来说成本较低。

锁相环电路是一种以消除频率误差为目的的反馈控制电路，它的基本原理是利用相位误差电压取消除频率误差，所以当电路达到平衡之后，虽然有剩余相位误差存在，但频率误差可以降低到零，从而实现无频差的频率跟踪和相位跟踪。而且锁相环电路还具有科研不用电感线圈、易于集成化、性能优越等许多有点，因此广泛用于通信、雷达、制导、导航、仪表和电机都方面。

图1是一个锁相环的构成框图，PLL电路基本上由下述三大部分组成：

鉴相器(phase Detector或phase Comparator)鉴相器用于检测两个输入信号的相位差;环路滤波器(loop Filter)是将鉴相器输出含有纹波的电流信号平均化，将此变换为交流成分少的直流信号的低通滤波器。环路滤波器除滤除纹波功能外，还有一种重要作用，即决定稳定进行PLL环路控制的传输特性;压控振荡器(Voltage Controlled Osillator)就是用输入直流信号控制振荡频率，他是一种可变频率振荡器。

随着电子技术的发展，要求信号的频率越来越稳定，一般的振荡器已经不能满足要求，于是出现了高准确度和高稳定度的时钟振荡源。但是高稳定度的时钟振荡源价格比较昂贵，对于成本的节约上有很大的限制。于是利用锁相环技术产生高精度高稳定度的频率源应运而生，只需要一个成本不高的时钟源和一个高稳晶振就可以实现高精度和高稳定度的时钟频率输出，图2是一个高稳定度锁相环的框图电路。

二、电路框图

本文利用的是单片机STC12C5410AD和鉴相器芯片ADF4001以及一个高稳压控晶振实现锁相环电路，电路框图如图3所示。

1.器件选择

单片机用普通的单片机即可，本设计使用的是STC系列单片机，也可以使用51系列的单片机;ADF4001是AD公司的一款鉴相器芯片，最大输出频率可到200MHz，它内部含有一个13位、一个14位的分频器，可以对输入频率进行分频，使鉴相频率一致;高稳定度的压控晶振可以自己选择，适合自己要求的.，表1是我们自己选择的恒温晶振部分指标。

2.环路设计

环路滤波器的设计是锁相环的重点，它决定了锁相环的指标好坏。环路滤波器的设计关键在环路带宽上，环路带宽会影响锁定时间、相位噪声和短稳等指标。环路带宽与锁定时间成反比关系;大于环路带宽部分的相位噪声由晶振决定，小于环路带宽部分的相位噪声由参考信号决定。环路滤波器的设计方法比较多，各有优势，下面是本设计采用的参数计算方法，环路带宽设置为0.5Hz、相位裕度45°，鉴相频率100kHz。采用三阶无源滤波器。图4是我们的三阶无源滤波器电路。

首先已知相位裕度φ、参考频率fc、鉴相频率fcomp、压控灵敏度Kv、鉴相灵敏度Kφ、输出频率fout、时间常数T31(取0到1之间)。

根据以上公式和已知条件，即可计算除电路中各个元器件的值。当然这只是一种环路滤波器的计算方法，也可以使用AD公司提供的ADIsimPLL软件进行计算，各有优缺点。

一般环路滤波器首选无源滤波器，因为无源滤波器相对于有源滤波器来说，引入的相位噪声更小一点。除非压控电压超出了无源滤波器的输出电压范围，我们才选择有源滤波器。

3.软件部分

4.注意问题

(1)电源

因为我们使用的是高灵敏度的压控晶振，对电压特别敏感，所以在处理电源滤波上要非常到位，特别是ADF4001的供电电压必须适用稳定度高的稳压器，因为供电电压直接影响器件内部电荷泵的电流，从而影响环路输出电压，导致晶振输出稳定度变差。我们在鉴相器电源引脚一次放置0.1uF、0.01uF、100pF的电容，最大限度滤除电源线上的干扰。还在电源线上串一个小电阻，进一步对噪声进行隔离。

(2)VCO的输出功率分配

VCO的输出通过一个简单的电阻网络，将各个端口匹配到50欧姆，如图所示，利用三个18欧姆的电阻组成的T型网络完成。这样做会使B点和C点的功率比A点的功率低6dB，设计中应该注意。图5是输出功率的电阻分配图。

总之，要取得良好的相位噪声和短稳，要在各个方面进行改进，还应该注意以下的问题：

1)PLL芯片工作的电源纹波足够低——不会恶化噪声基底

2)PLL芯片的RF反馈输入(VCO的输出)具有合适的驱动能力——不容许计数器错误计数

3)PLL芯片的REF参考输入具有合适的驱动能力——不容许计数器错误。

4)PLL环路滤波器的电阻不会增加任何额外噪声——不高于热噪声

5)VCO的工作电压纹波足够小——不会恶化由于频率牵引引起的相位噪声。

6)环路滤波器屏蔽足够好——VCO控制线上不会串入其他干扰信号，防止来源于数字电路的窄脉冲信号出现在滤波器的输入端并直接耦合到输出端。

三、测试结果

经过不断的调试。

由测试结果科研看出，经过锁相环之后，稳定度和相位噪声的指标跟晶振的指标基本一致，改善了时钟源的指标。

四、结束语

本文所设计的高稳定度和相位噪声的锁相环设计，适用于对频率源指标要求较高，锁定时间要求较低的场合，而且相对于单个高稳定度和相位噪声的频率源来说成本较低。由于本人水平有限以及研究场合等因素制约，难免会存在一些瑕疵，仍需近深入研究，来实现进一步的完善和提高。

参考文献

[1]姜艳波，等编著.稳态电路与锁相环电路实例——CMOS数字集成电路应用百例[M].化学工业出版社，—05.

[2]黄智伟.锁相环与频率合成器电路设计[M].西安电子科技大学出版社，—10.

软件锁相环设计与性能分析 篇3

锁相环广泛应用在频率合成、信号解调和频率测量等信号处理领域, 目前使用的锁相环主要是基于专用硬件平台的数字锁相环。随着通用计算机运算性能不断提高, 已经出现了基于通用计算机平台“纯软件化”的信号实时处理系统[1]。这种技术被称为虚拟无线电, 是软件无线电技术的一种发展趋势[2]。软件锁相环 (SPLL) 就是利用虚拟无线电技术, 在通用计算机平台上实现锁相环的功能。尽管与模拟锁相环相比, 其基本原理没有太大变化, 但是在数学模型、参数设置和实现方式方面却存在一定的差异。以二阶锁相环为例, 通过对其数学模型、性能分析和参数设置方面的研究, 探讨软件锁相环的具体设计与实现方法, 并通过仿真进一步验证其实际应用的可行性。

1数学模型

软件锁相环是模拟锁相环的一种数字化实现方式, 如何将一个模拟系统转换为功能相同、性能相近的数字系统成为软件锁相环设计的关键。一个系统的功能和性能可以由其传递函数决定, 模拟系统对应着S域的传递函数, 数字系统对应着Z域的传递函数。将系统Z域的传递函数转换为时域差分方程的形式, 作为软件锁相环的数学模型。从模拟域到数字域的转换方法主要有:双线性变换法、导数逼近法和冲激响应不变法[3], 采用双线性变换法, 以二阶模拟锁相环为例, 其S域模型如图1所示。

K=Kd·K0, Kd为鉴相增益, K0为压控振荡器增益;τ1、τ2为有源比例积分滤波器时间常数。K与自然谐振频率wn和阻尼系数ξ的关系为:

$w{}_n=\sqrt{\frac{{\rm K}}{\tau {}_1}}‚\xi =\frac{\tau {}_2}{2}\sqrt{\frac{{\rm K}}{\tau {}_1}}$。 (1)

使用双线性变换法$(S=\frac{2}{{\rm T}}\cdot \frac{1-{\rm Z}{}^{-1}}{1+{\rm Z}{}^{-1}}‚{\rm T}$为采样时间间隔) 将式 (1) 代入到模拟二阶锁相环系统模型得到SPLL的Z域模型, 如图2所示。

根据SPLL中每个模块的Z域模型, 通过Z域逆变换得到其时域差分方程的数学表达式, 以此作为SPLL的数学模型。

环路滤波器的时域差分方程为:

$\begin{array}{l}u{}_d(n)=u{}_d(n-1)+\left[\frac{2\xi }{\omega {}_n}+\frac{{\rm T}}{2}\right]\cdot \theta {}_d(n)-\\ \left[\frac{2\xi }{\omega {}_n}-\frac{{\rm T}}{2}\right]\cdot \theta {}_d(n-1)。(2)\end{array}$

压控振荡器的差分方程为:

$\begin{array}{l}\theta {}_{{\rm O}}(n)=\theta {}_{{\rm O}}(n-1)+\omega {}_n^2\cdot \frac{{\rm T}}{2}\cdot u{}_d(n)+\\ \omega {}_n^2\cdot \frac{{\rm T}}{2}\cdot u{}_d(n-1)。(3)\end{array}$

式 (3) 还可以表示为:

$\begin{array}{l}\theta {}_{{\rm O}}(n)=\theta {}_{{\rm O}}(0)+\omega {}_n^2\cdot \frac{{\rm T}}{2}\cdot {\displaystyle \sum _{k=1}^{n}u}{}_d(k)+\\ \omega {}_n^2\cdot \frac{{\rm T}}{2}\cdot {\displaystyle \sum _{k=0}^{n-1}u}{}_d(k)。(4)\end{array}$

当锁相环处于跟踪态时:

$\omega {}_n^2\cdot \frac{{\rm T}}{2}\cdot {\displaystyle \sum _{k=1}^{n}u}{}_d(k)\approx \omega {}_n^2\cdot \frac{{\rm T}}{2}\cdot {\displaystyle \sum _{k=0}^{n-1}u}{}_d(k)$。

式 (4) 可简化为:

$\theta {}_{{\rm O}}(n)=\theta {}_{{\rm O}}(0)+\omega {}_n^2\cdot {\rm T}\cdot {\displaystyle \sum _{k=1}^{n}u}{}_d(k)$。

因此, 压控振荡器的输出为:

$S{}_{{\rm O}}(n)=U{}_0\cos \left[\omega {}_{0}n{\rm T}+\theta {}_2(0)+\omega {}_n^2\cdot {\rm T}\cdot {\displaystyle \sum _{k=1}^{n}u}{}_c(k)\right]$ 。 (5)

与模拟锁相环中VCO的数学模型比较可知, SPLL的压控振荡器增益K0=w${}_n^2$·T。根据参数Kd、K0、ξ、wn和式 (1) , 可以得到SPLL对应的τ1、τ2的取值为:

$\tau {}_1=\frac{{\rm K}{}_{\text{d}}\cdot {\rm K}{}_0}{w{}_n^2}‚\tau {}_2=\frac{2\xi }{w{}_n}$。 (6)

2性能分析

从模拟锁相环到数字锁相环的变换, 不论采用双线性变换法还是导数逼近法, 都是一种拟合处理的方法。下面将通过比较软件锁相环与模拟锁相环的闭环响应、噪声带宽及其他重要参数, 分析二者的性能异同。

2.1闭环响应

对于理想二阶环, 其闭环响应为:

${\rm H}(\text{j}\Omega )=\frac{2\xi w{}_n(\text{j}\Omega )+w{}_n^2}{(\text{j}\Omega ){}^2+2\xi w{}_n(\text{j}\Omega )+w{}_n^2}$。 (7)

数字锁相环工作在数字域, 采用双线性Z变换, 可得到SPLL的闭环传递函数为:

${\rm H}(\text{e}{}^{\text{j}\omega })=\frac{(\omega {}_n^2+\frac{4\xi \omega {}_n}{{\rm T}{}_{\text{S}}})+2\omega {}_n^2(\text{e}{}^{\text{j}\omega }){}^{-1}+(\omega {}_n^2-\frac{4\xi \omega {}_n}{{\rm T}{}_{\text{S}}})(\text{e}{}^{\text{j}\omega }){}^{-2}}{(\frac{4}{{\rm T}{}_{\text{S}}^2}+\omega {}_n^2+\frac{4\xi \omega {}_n}{{\rm T}{}_{\text{S}}})+(2\omega {}_n^2-\frac{8}{{\rm T}{}_{\text{S}}^2})(\text{e}{}^{\text{j}\omega }){}^{-1}+(\frac{4}{{\rm T}{}_{\text{S}}^2}+\omega {}_n^2-\frac{4\xi \omega {}_n}{{\rm T}{}_{\text{S}}})(\text{e}{}^{\text{j}\omega }){}^{-2}}$。 (8)

由式 (7) 和式 (8) 得到2种锁相环的幅频和相频响应曲线 (如图3所示) , 其中Fs为采样频率, 虚线表示模拟锁相环的幅频和相频响应曲线, 实线表示软件锁相环的幅频和相频响应曲线。可以看出, 当频率F小于1/4倍采样频率时, 数字锁相环与理想的模拟锁相环幅频响应和相频响应基本一致;随着频率F的增加, 非线性程度加剧, 2种锁相环在幅度和相位响应的差距在逐渐变大。

2.2环路噪声带宽

根据锁相环的噪声带宽定义以及锁相环的闭环传递函数, 模拟锁相环和软件锁相环的噪声带宽计算公式为:$B{}_L=\frac{\omega {}_n}{8\xi }(1+4\xi {}^2)$, 只与ξ有关;对于软件锁相环而言, 其环路噪声带宽受采样频率Fs和ξ共同影响。当ξ=0.707, Fs=7.5 MSPS时, 模拟锁相环和软件锁相环的噪声带宽曲线如图4所示。

从图4中可以看出, 对于模拟锁相环而言, 其等效环路噪声带宽计算公式为:BL=0.530 7ωn;对于软件锁相环而言, 其等效环路噪声带宽的计算采用多项式拟合的方法, 对图4中实线进行拟合, 可得到SPLL中BL与ωn的近似关系式为:

$\begin{array}{l}B{}_L=0.0011\frac{\omega {}_n^5}{F{}_{\text{s}}^4}-0.0141\frac{\omega {}_n^4}{F{}_{\text{s}}^3}+0.0809\frac{\omega {}_n^3}{F{}_{\text{s}}^2}-\\ 0.2662\frac{\omega {}_n^2}{F{}_{\text{s}}}+0.5323\omega {}_n+0.0006F{}_{\text{s}}(9)\end{array}$

拟合采用的多项式阶数N=6。

2.3快捕带和快捕时间

在失锁状态下, 锁相环鉴相器的输出是一个差拍电压。由于环路滤波器对差拍电压按比例衰减, 使控制电压减小。这样, 对于使用有源比例积分滤波器的二阶环路来说, 环路高频增益为:

${\rm K}{}_{\text{Η}}={\rm K}{}_{\text{d}}{\rm K}{}_0\frac{\tau {}_2}{\tau {}_1}={\rm K}\frac{\tau {}_2}{\tau {}_1}$。 (10)

因此, 在失锁状态下, 软件锁相环控制频差可以达到:

$\text{Δ}\omega {}_{\text{C}}={\rm K}\frac{\tau {}_2}{\tau {}_1}$。 (11)

如果固有频差Δω0≤ΔωC, 则环路相差可以不经过周期跳跃而快捕锁定。故快捕带ΔωL为:

$\text{Δ}\omega {}_L=\text{Δ}\omega {}_{\text{C}}={\rm K}\frac{\tau {}_2}{\tau {}_1}=2\xi \omega {}_n$。 (12)

快捕时间TL受起始相差的影响很大, 精确计算有困难, 具有正弦鉴相器的二阶环的最大快捕时间可用式 (13) 作为一个粗略的工程估算:

${\rm T}{}_{\text{L}\text{m}\text{a}\text{x}}\approx \frac{10\tau {}_1}{{\rm K}\tau {}_2}=\frac{5}{\xi \omega {}_n}$。 (13)

在实际应用中, 一般会通过频率引导的方法, 使输入信号落在锁相环的快捕带内。

2.4同步带

理想二阶环锁定时的稳态相差为零。这就是说, 在锁定条件下, 缓慢加大固有频差, 直至Δω0达到无穷大, 环路相差一直是零。这就可导出环路的同步带等于无限大, 即

ΔωH=∞。 (14)

对于硬件锁相环, 压控振荡器有一定的控制范围, 其最大频偏是有限的, 所以理想二阶环的同步带也是有限的, 往往受限于压控振荡器的有效控制范围。而对于软件锁相环, 压控振荡器由软件算法实现, 没有这一限制。因此, 软件锁相环中同步带可以看作无限大。

2.5最大频率阶跃量

如果输入信号频率阶跃量过大, 引起的峰值暂态相差过大, 超过了一定大小就不可避免的会造成环路失锁。精确求解最大频率阶跃量需要求解非线性微分方程, 工程上采用相平面法求解。采用正弦鉴相器的理想二阶环, 其最大频率阶跃量为:

ΔωPO=1.8ωn (ξ+1) 。 (15)

3参数设置

由软件锁相环的数学模型 (图2) 可知, 影响环路性能的参数只有自然谐振频率ωn和阻尼系数ξ。根据锁相环设计的基本理论, 锁相环的各项性能对ωn和ξ的选取存在矛盾与统一。增大ωn和ξ, 可以增大捕获带, 减小捕获时间, 但降低了软件锁相环频率跟踪的精度;减小ωn和ξ, 可以加强对输入噪声的滤除, 提高频率跟踪精度, 但增加了频率捕获的时间[4]。因此, 参数选择是在一个合理的范围内实现锁相环捕获性能和跟踪性能的最优化。

首先, 确定阻尼系数ξ。综合考虑环路对输入噪声的抑制能力和环路暂态响应时间, 通常情况下0.6<ξ<1内选择, 实际中一般取ξ=0.707。

然后, 确定自然谐振频率ωn。为了提高环路的捕获性能, 通常在环路捕获之前采用频率引导的方法, 将输入信号的与本振信号的频差减少至快捕带内, 即Δωmax≤ΔωL=2ωnξ (Δωmax为频率引导的最大误差) , 可知$\omega {}_n>\frac{\text{Δ}\omega {}_{\max }}{1.414}=0.707\text{Δ}\omega {}_{\max }$。

对输入相位来说, 理想二阶环相当于一个低通滤波器, 其3 dB带宽截止的频率可根据|H (jΩ) |2=0.5求得。当ξ=0.707时, 环路滤波器的截止频率ωc=2.06ωn。理想的环路滤波器应只允许被跟踪的频率分量通过, 而将其他频率的信号全部滤除, 所以要使ωC<ωmin (ωmin是被跟踪信号的最小带宽) , 即ωn≤0.485ωmin。

根据以上分析, ωn的初始值可在0.707Δωmax～0.485ωmin范围内取值。在环路的捕获阶段, 可以使ωn取值接近上限, 以获得较快的捕获速度;当进入跟踪阶段后, 可以逐渐地减少ωn以获得较高的测频精度[5]。

软件锁相环在实现过程中, 为了提高跟踪的精度, 可采用双精度浮点 (double) 类型作为基本的数据单元。IEEE754标准中指出, 双精度浮点类型的数据有效位数为52 bit[6]。因此, 软件锁相环比硬件锁相环相比具有更高的相位分辨率和频率分辨率, 能够达到较高的测频精度。

4仿真验证

采用蒙特卡罗仿真方法, 基于Matlab仿真环境, 对加性高斯白噪声信道下的单频信号、频率阶越信号和频率斜升2种常见的信号进行相位跟踪。

4.1对单频正弦信号的跟踪

信号频率:70 MHz;信噪比 (S/N0) :41 dBHz;

采样率:7.5 MSPS, 8 bit量化;

多普勒频偏:0 Hz, 10 Hz, 100 Hz, 1 kHz, 2 kHz, 4 kHz, 6 kHz, 7 kHz, 8 kHz, 10 kHz;

环路等效噪声带宽:10 kHz;积分时间:4 ms。

仿真结果如图5所示, 从图中可以看出, 软件锁相环在不同频偏情况下依然保持了较高的跟踪精度, 平均频率跟踪误差为0.272 3 Hz。

4.2对频率斜升的正弦信号的跟踪

信号频率:由70 MHz起线性增大, 斜率分别为2 kHz/s, 4 kHz/s, 6 kHz/s, 8 kHz/s和10 kHz/s;其他参数同上。

仿真结果如图6所示, 从中可以看出软件锁相环对于载波频率缓变的信号具有较好的测频性能, 平均测频误差为0.495 1 Hz。

5结束语

提出的软件锁相环摆脱了模拟锁相环环和数字锁相环中复杂的硬件电路设计以及器件的非线性对其性能的影响, 具有环路结构简单、跟踪精度高和参数设计灵活等优点。通过对2种常见类型信号的仿真, 进一步验证了软件锁相环具有较好的捕获和跟踪性能, 具有一定的实用性和推广价值。

参考文献

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三阶数字锁相环设计与仿真 篇4

关键词：传递函数,根轨迹,阻尼系数,环路带宽

0 引言

二阶锁相环分析设计简便易懂,理论上无条件稳定,用简单明确的方法实现对几乎任何准则下的性能最佳,当输入信号的频率和信噪比在很大范围内变化时,能保持锁定。但是随着中国空间技术的发展,地面设备需要跟踪更大的多普勒频率范围和多普勒频率变化率,而且要求的稳态相差更小,二阶锁相环已经不能完全适应任务的需要。因此,三阶锁相环开始被广泛应用。

关于三阶环的基本跟踪性能,一般认为:三阶锁相环的稳定性和跟踪性能差,而且分析和设计显得复杂难懂。然而,研究表明:若选择环路阻尼系数为临界阻尼和过阻尼,三阶环路难于捕获的缺点可以克服。关于三阶锁相环的稳定性,可以设计足够的增益稳定储备来保证。

同时随着数字技术的成熟,系统设计均采用大规模集成电路实现,飞行器遥控、遥测、跟踪定位和信息传输都采用数字化设计,所有环路设计均采用数字锁相环。

1 三阶锁相环分析

三阶锁相环的线性分析与二阶锁相环一样,主要包括:① 求环路滤波器的传递函数F(s);② 求环路的传递函数H(s);③ 求误差传递函数E(s);④ 绘制根轨迹图分析其稳定性;⑤ 分析过渡过程;⑥ 求稳态相位误差;⑦ 求环路噪声带宽;⑧ 求环内噪声引起的相位抖动。对三阶环路的线性分析只给出结果公式,分析过程从略。

在频率斜升输入时,按照维纳最佳滤波器准则,三阶锁相环路滤波器的一种传递函数为:

$F(s)=\frac{1+s\tau {}_2}{s\tau {}_1}+\frac{1}{2s{}^2\tau {}_1\tau {}_2}$。 (1)

阻尼系数γ表达式为:

$\gamma ={\rm K}{}_v{\rm K}{}_d\frac{\tau {}_2^2}{\tau {}_1}$。 (2)

式中,Kv为NCO控制灵敏度;Kd为鉴相增益。

三阶环路闭环传递函数为:

${\rm H}(s)=\frac{\theta {}_0(S)}{\theta {}_i(S)}=\frac{\gamma \tau {}_2^{2}S+\gamma \tau {}_{2}S+\gamma {\rm K}}{\tau {}_2^{3}S{}^3+\gamma \tau {}_2^{2}S{}^2+\gamma \tau {}_{2}S+\gamma {\rm K}}|\begin{array}{l}\in <<1\\ \delta <<1\end{array}$

。 (3)

式中,K=τ2/τ3。

误差传递函数为:

$\begin{array}{l}E(s)=\frac{\theta {}_e(S)}{\theta {}_i(S)}=1-{\rm H}(s)=\\ \frac{\tau {}_2^3+[\delta {\rm K}\tau {}_2^2+\in \tau {}_2^2]S{}^2+\delta \in {\rm K}\tau {}_{2}S}{\tau {}_2^{3}S{}^3+\gamma \tau {}_2^{2}S{}^2+\gamma \tau {}_{2}S+\gamma {\rm K}}。(4)\end{array}$

式中,∈=τ2/τ1。

频率特性:把式(4)中的S用jω代替即可得到系统的频率特性。

环路的特征方程为:

τ${}_2^3$S3+γτ${}_2^2$S2+γτ2S+γK=0。 (5)

当γ由0变到∞时,用不同的K值,求解式(5)的根,绘制成根轨迹图。零点由传递函数的分子多项式的根来确定。

根据根轨迹图进行稳定性分析可知,为使捕获失败的可能性最小,阻尼系数必须是临界或过阻尼状态。一旦锁定后,为使稳态相位误差最小,应使K值尽可能大,确定出K和γ的取值为:

${\rm K}{}_{\max }=\frac{1}{4},\gamma =3.375$。

对于可变信号的增益稳定储备:

$20\lg \frac{\gamma }{{\rm K}}=20\lg \frac{3.375}{1/4}=22$dB。

在0<∈≤0.1、0<δ≤0.1范围内,最大瞬态相位误差与∈和δ的依赖性不大,当二者近似为0时,峰值响应为$\theta {}_{e}B{}_L^2/\text{Δ}\dot{\omega }=1.22$。这样,若假定失锁时允许的最大相位误差为1 rad,当BL=10 Hz,则最大的$\text{Δ}\dot{\omega }=13.05\text{Η}\text{z}/\text{s}{}^2$。

为了减小稳态相位误差,希望∈和δ做得很小,而K在允许范围内做得大些。

根据噪声带宽定义,三阶锁相环环路带宽为:

$B{}_L=\frac{\gamma (\gamma -{\rm K}+1)}{4\tau {}_2(\gamma -{\rm K})}$Hz。 (6)

2 参数计算及实例仿真

三阶数字锁相环滤波器参数计算可分为3步:

第1步:计算相关参数。

① 根据NCO时钟和数据位数可以得到NCO控制灵敏度Kv;

② 鉴相器进行幅度归一化,则鉴相增益Kd=1;

$③{\rm K}{}_{\max }=\frac{1}{4}$;

④ γ=3.375。

第2步:计算F(s)。

环路带宽BL确定以后,把Kv、Kd、K、γ分别带入式(2)和式(6),可以得到τ1和τ2,把τ1和τ2带入式(1)得到三阶锁相环滤波器的传递函数F(s)。

第3步:计算F(z)。

把F(s)进行双线性变换,得到三阶锁相环滤波器的z参数传递函数F(z)。

三阶数字锁相环滤波器的z参数传递函数F(z)表达式为:

$F(z)=\frac{a+bz{}^{-1}+cz{}^{-2}}{1-2z{}^{-1}+z{}^{-2}}$。 (7)

由式(7)可以得到三阶数字锁相环滤波器结构,如图1所示。根据上述参数计算方法,结合工程实际,利用matlab仿真工具,对三阶数字锁相环的实际应用进行了系统仿真,仿真模型框图如图2所示。

系统参数设置如下:

输入信号中心频率:F0=65 536 Hz;

采样率:Fs=552 960 Hz;

环路滤波器更新频率:Fs′=5 120 Hz;

NCO控制灵敏度:Kv=(2×π×552 960)/(232);

NCO中心频率:Fv=65 536 Hz;

鉴相增益:Kd=1;

γ=3.375;

K=0.22;

BL=50 Hz。

从示波器观察I支路、Q支路信号稳定过程可知:该方案所设计的三阶数字锁相环能够快速入锁,环路从开始到稳定需要的时间是9×10-5 s,而且跟踪性能稳定。改变γ或k值,环路性能相应变化,与线性分析结果一致。数控振荡器(NCO)的结构框图如图3所示。

3 结束语

本文对三阶数字锁相环进行了线性分析,研究了参数选取方法、实现框图并仿真了其跟踪性能。在实际应用中,本文提出的三阶数字锁相环实际跟踪效果与仿真结果基本吻合,但由于受到器件水平、截位误差和各种噪声的影响,其特性比仿真结果略有恶化,但不影响实际应用。

参考文献

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[2]胡华春,胡玉.数字锁相环原理与应用[M].上海:上海科学技术出版社,1990.

低功耗宽调谐范围锁相环设计 篇5

为了实现宽频率调节范围,本文对环形振荡器进行了设计,通过控制连入电路中延时单元的个数,实现了50M Hz~1.7GHz的频率输出范围,电路功耗在1.8~2.3mW之间变化。满足了宽输出范围和低功耗的要求。

1电路设计

1.1系统结构

图1为本文才用的电路结构它主要由以下几个部分组成,即:鉴相鉴频器(PFD)、电荷泵(CP)、二阶低通滤波器(LPF)、环型可编程压控振荡器、时钟缓冲器、6-bit可编程计数器组成,由于二阶低通滤波器中含有两个极点,而环型VCO中含有一个极点,因此该系统实际上是一个三阶电荷泵锁相环统[2]。PFD是用来比较参考时钟(Clkref)和反馈信号(Clkfeedback)的相位、频率误差,然后输出UP、DOWN信号,UP、DOWN信号控制电荷泵上下两路电流源对二阶低通滤波器充放电,经过滤波器滤波后产一控制电压Vctrl,至此完成相位差-电压转换或频率差-电压转换,控制电压Vctrl可以控制环型VCO的频率和相位,VCO的输出经过分频器后被分频,反馈的结果使得Clkref和Clkfeedback的频率和相位逐渐逼近,当Clkref和Clkfeedback频率、相位相等时,环路达到稳定状态,输出稳定的时钟信号。

通过使用环型可编程压控振荡器和改进的电荷泵结构在CSMC0.18um工艺下可以产生50MHz~1.7GHz的频率,调谐范围达到1.605GHz。另外,通过改变并入振荡器中延时单元的多少来使振荡器实现可编程,这很大程度上节省了功耗。因此本锁相环实现了宽输出范围和低功耗的设计。

1.2可编程压控振荡器的设计

本电路设计的目标是50MHz~1.7GHZ的宽频率调节范围,和尽可能低的功耗。如果增加增益曲线的斜率大到一定程度,在控制电压变化范围内,可以达到需要的输出频率。但是,太大的VCO增益或者带来很大的环路滤波电容(当环路带宽和其它参数不变时),导致过大的芯片面积给集成带来困难;或者带来电荷泵电流的等比例下降(环路带宽不变),造成更大的电荷泵噪声和滤波器噪声贡献,这是不可取的。解决这个问题可以将一调谐增益很大的曲线分成互相平行的几条调谐增益较小的曲线,这既缩短了锁相环的锁定时间又减小了相位噪声。通过数字控制来选择振荡器需要工作的频率范围。

通过对环形振荡器的分析比较,和本文对锁相环锁定频率的要求,设计了一个电流饥饿型振荡器[10]。它的工作原理与反相器型振荡器类似。M2管和M3管用作反相器,M1管和M4管用作电流源/沉,它们共同构成环形振荡器的一级。M1管和M4管构成电流源/沉控制着流过M2管M3管的电流;换句话说,由M2管和M3管构成的反相器处于电流饥饿状态。

为了推导出电流饥饿型VCO设计方程,考虑VCO中每一级的简化电路图。流过M1管和M4管的电流相等均为ID,M2管和M3管漏端的总电容为:

上式就是反相器的输入输出电容,可进一步整理为:

可以得出环形振荡器的震荡频率为:

由上式可以看出环型震荡的震荡频率和流过反相器的电流成正比,和反相器中N管,P管的尺寸成反比。

VCO抽取的平均电流为:

平均功耗VCO的平均功耗为:

为了实现较宽的输出范围可以通过改变流过反相器电流[2]和调整管子尺寸来实现,但是当流过反相器电流增大时会使反相器的电阻分压增加,这在一定程度上限制了电流的增大,结果使得压控振荡器的调谐增益并不随电流的变化而线性变化,另外由于电流的增加还引入较大的功耗,这在现代设计中是很难接受的。而通过改变并入反相器中N管和P管的个数来改变整个反相器延时单元的尺寸不仅没增大流过反相器的电流,实现了较低的功耗,而且还实现了宽输出频率范围的要求,如图3所示。

1.3鉴频鉴相器设计

本文鉴频鉴相器(PFD)电路采用予充电结构如图4所示[6],与传统与非门所构成的PFD相比只需较少的晶体管,故路径延迟所需经过的晶体管延迟就会较小,因此可以提高操作频率。另外,在鉴频鉴相器输入信号同相位时,其输出端UP和DOWN会有一个尖峰信号产生,若鉴频鉴相器之后的电荷泵存在电流不匹配效应,就会使原本要稳定的锁相回路变成不稳定,考虑到此效应在UP和DOWN之后加上了尖峰消除电路,消除了电流不匹配效应同时也避免了同时打开充电与放电开关所造成大多余的功耗损失。

1.4电荷泵低通滤波器设计

在设计电荷泵时,电流的不匹配现象是相当需要注意的[6]。由于鉴频鉴相器在输入信号与反馈信号等相位时,UP和DOMWN均会输出一个时间极短的脉冲来消除死区问题,此情况会再成电荷泵充电与放电开关同时打开,若此时充电电流与放电电流不相等,会使即将稳定的回路变的不稳定本文采用的电荷泵如图5所示,C1和补偿电容C2稳定了反馈环路。只要误差放大器的增益足够大,X点电压就会跟随Vctl变化。因此Vctl与X点电压相等。在电荷泵中,Mp1的宽长比等于Mp2的宽长比,Mp3与Mp4相等,Mn1与Mn2相等,Mn3与Mn4相等。因此当UP信号为高电平时充电电流(Icharge)等于偏置电流(Ibias),当DOWN信号为高电平时放电电流(Idischarge)等于偏置电流(Ibias)。这就使得无论Vctl怎样变化充电电流和放电电流都相等。这样就实现了电流的匹配,改善了锁相环的性能。

1.5 6bit可编程分频器设计

由于本文中的锁相环输出频率范围为50MHz~1.7GHz,所以固定分频数的分频器已不能满足要求。为了能随输出频率变化而调节分频数来是锁相快速稳定,本文涉及了6bit可编程分频器。图6为编程分频器框架图,此计数器的可操作频率主要限制在负责重新计数的逻辑检测电路(EOC),它的结构如图7所示。

每一次信号正边沿发生到下次正边沿到来之前信号必须经过触发器FF1,NAND1,NOR3以及FF0,已完成一次重新载入分频数过程,所以信号周期Tclk有以下限制:

Tc-uq1为信号经过D触发器的延迟时间[5],由上式可知要得到较高操作频率可以减小晶体管尺寸以减小时间延迟。

2仿真结果与分析

采用中芯国际0.18umCMOS混合信号工艺对电路进行了仿真,分频器设定为16分频时,当输入信号为106.25MHz,经过5.1us锁相环可以稳定输出1.7GHz的频率,如图8所示,图中曲线为低通滤波器的输出电压,它的变化使压控振荡器的输出频率发生变化,当低通滤波器输出电压不变时,振荡器的输出频率也就稳定不变,整个环路处于稳定状态,此时测得锁相环功耗为2.3mW;分频器设定为一分频时,经过4.8us后锁相环可以稳定输出50MHz的频率,此时功耗为1.8mW。由于采用调谐增益较小的可编程振荡器和消除了电流不匹配效应的电荷泵,本电路在输出50MHz频率时的峰-峰相位抖动为14ps占输出信号周期的0.14%;输出1.7GHz频率时的峰峰相位抖动为1.2ps,占输出信号周期的0.204%,可满足时钟发生器或频率倍增器的要求[3]。

3结论

本文针对传统锁相环锁定范围窄,输出频率范围小,功耗大等缺点设计了一个宽输出范围的锁相环。通过对电流饥饿型振荡器功耗和输出频率的推导提出了采用改变延迟单元中N管,P管的并联数目的方法实现了宽调谐范围的目的,功耗与文献[2]相当,但锁相环输出范围明显大于文献[2]中提到的。该锁相环作为时钟发生器可广泛用于数字集成电路,数模混合信号集成电路和系统集成芯片中。

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模拟锁相环电路设计 篇6

1 系统设计

系统总体设计方案如图1所示，其中GPS接收模块可以输出由GPS信号中的秒脉冲信号。在FPGA模块中，实现了一个由计数器和数字延迟线构成的高精度鉴频鉴相器和一个由卡尔曼滤波以及PI控制器构成的数字环路滤波器。DAC模块将环路滤波器的输出转换为对晶振频率的控制量，从而构成一个数字锁相环。在环路锁定的情况下，本地振荡器的振荡频率即可与GPS星载原子钟保持严格同步。

2 电路设计

2.1 高精度鉴频鉴相器的设计

在传统的鉴相器设计中，通常只是利用一个计数器对输入信号进行计数，受到电路的工作频率限制，其精度大约在10 ns量级。由此产生的量化误差，将对系统的准确度造成很大影响。为了达到1e-10甚至更高的准确度，就需要提高时间测量的精度。在以往的设计中，通常采用专用TDC芯片测量，但其成本高，对PCB设计很敏感。为此，本系统在采用计数器进行粗测量的同时，利用Xilinx公司的FPGA内部的高速进位资源，构建了一个数字延迟线，实现了100 ps量级的细测量，即在FPGA内部实现了一个TDC单元，从而降低了频率量化对系统准确度的影响。另外，从相位噪声的角度分析，提高鉴相器的量化位数，也可以有效地降低量化噪声对系统相位噪声的影响。

由于秒脉冲的时间相对测量精度比较长，为了实现大范围的测量，设计中采用了鉴频鉴相器测量GPS秒脉冲与本地振荡器的偏差。如图2所示，其中由100 MHz时钟驱动的粗计数器实现了频率的测量，而由数字延迟线构成的鉴相器，可以测量远小于一个时钟周期的相位误差。

如图2，同步器的功能是将异步的秒脉冲信号与时钟同步，作为计数器的同步置零输入，由两级D触发器的级联构成，用于保证时序裕量可以让潜在的亚稳态可能性降到最低，即保证当触发信号在时钟信号的保持建立窗口中到达时，可以让触发器有足够时间恢复到稳定状态。计数器为一个同步置零计数器。为了在大约1 s的时间内对100 MHz时钟进行计数，计数器的位宽被设计为27 bit。

数字延迟线则是用于测量同步触发信号与异步秒脉冲之间的时间差，是本测量模块的关键。为了实现高精度时间测量，本系统采用了一种基于抽头延迟线的方法，其中延迟线由多个延迟单元组成，每个延迟单元都有相同的传输时延τ。通过采样初始脉冲在线路中传播时线路的状态，利用内插法，完成对两个触发脉冲时间间隔的测量，从而获得秒脉冲与本地振荡器的相位差。

在FPGA中，有乘法器、比较器、加法器，可以将专用进位连线连接成进位链。由于加法器实现简单，可以清晰地显示出进位信号的逻辑关系。因此加法器是最适合实现延迟线内插器的方案。

为实现对输入信号的时间内插，就需要使待测信号沿进位链传播。串行进位加法器的表达式如下：

如图3所示，设置输入A为全1，输入B最低位为待测量信号，其余为0。当外部信号输入为0时，加数的最低位为0，所有输出都为1，进位链上没有信号。当外部输入变成1时，B的最低位变成1，这时最低位输出0，进位信号变为1，进入进位链传播。输入信号沿进位链传播的同时，也被逐级延时，这时，加法器的输出中0的个数，代表了输入信号经过的延迟单元的个数。这样，就实现了对输入信号的内插。

可以看出，从加法器的输出中可以获得需要的延迟信息，这就需要在加法器的输出端每一位后加一个锁存器，用以测量结束时保存进位链的状态。在本设计中锁存器的时钟端需要严格同步，这样采集到的信息才有意义，才能代表时间延迟信息。同时，在锁存器的时钟信号即结束信号的保持建立窗口中，加法器的输出会发生改变，会带来亚稳态的问题。为了解决这个问题，本设计在第一个锁存器之后又加入两个由工作时钟驱动的锁存器构成的同步器。

本设计中最关键之处是利用进位链实现延迟线的布局与布线。以Spartan 3系列FPGA为例[2]，CLB是FPGA内的基本逻辑单元，每个CLB都包含一个可配置开关矩阵，此矩阵由4个输入、一些选型电路(多路复用器等)和触发器组成。开关矩阵是高度灵活的，可以对其进行配置以便处理组合逻辑、移位寄存器或RAM。

一个CLB由4个相同的SLICE组成。SLICE中的进位逻辑包括一个进位专用多路复用器和一个进位专用异或门组成。进位逻辑的延时在CLB中和相邻的CLB中都有专用连接，这些连接的延迟几乎为零。这就为利用进位链构成内插延迟线创造了条件。

在Spartan3系列FPGA中，CLB中的左侧两个SLICE的CIN/COUT直接与垂直相邻的CLB中左侧的两个SLICE的COUT/CIN相连，右侧亦然。以Spartan3系列的XC3S200FPGA为例，该FPGA共有24行20列共480个CLB,1 920个SLICE，故FPGA上在最大情况下共可配置40个96 bit的进位链。

经过实验，在ISE环境下直接调用加法器的IP核，并将XST综合选项设置为面积优先。在布局布线后用FPGA Editor检查底层结构，就可以得到理想中的内插器结构。经过MODELSIM后仿真，结果可以看出该延迟线是均匀的。在实际测试中，由于相邻的两个延迟单元可能会同时落入锁存器的保持建立窗口中，导致分辨率的降低，最终数字延迟线的分辨率约为200 ps。

最后，在同步触发信号到达时，锁存延迟线信息，就可以得到温度计码的结果，再经过优先编码以后，送出中断，通知microBlaze读取结果。

2.2 环路滤波器

不同于一般ADPLL，由于GPS秒脉冲信号频率低、信号在传输中易受到干扰的特点，本系统不能使用通常的N-before-M等数字环路滤波器。

本系统采用的LEA-5S GPS模块输出的秒脉冲信号精度有效值为30 ns,99%精度小于60 ns。在进行滤波之前，首先要根据上文所述进行数据有效性判断，再进行数据合成(用本次计数器值为高位，内插器结果为低位，减去前一次内插器结果)以及硬限幅处理[3]，将与理想秒脉冲相差过大的数据剔除后，将结果送入卡尔曼滤波器。

在滤波器设计上，采用了卡尔曼滤波+PI控制方法，有效滤除了噪声，减小了系统超调与震荡，同时将零差降到最小[4,5]。

卡尔曼滤波器是一个最优化自回归数据处理算法。卡尔曼滤波是一种递归的估计，利用获知上一采样状态的估计值以及当前状态的观测值就可以计算出当前状态的估计值，因此不需要记录观测或者估计的历史信息。相比FIR或滑动平均等滤波器，卡尔曼滤波可以节约大量的存储空间，更利于在低密度FPGA上的实现。

由于卡尔曼滤波需要大量矩阵运算，且需要浮点数来保持其精度以保证最后的收敛，同时，本系统对滤波计算的时间并非十分严格，故本系统中的卡尔曼滤波器在MicroBlaze核中利用C语言实现。KALMAN滤波流程图如图4所示。

在卡尔曼滤波中，动态系统维数、观测系统维数均设为1。同时，应对X0进行初步估计，可以使滤波器收敛速度加快。

滤波后得到当前时刻误差的估计值，将其送入PI模块。在锁相环系统设计中，通常在VCO外再添加一个积分项，来构成一个2类锁相环，以保证系统的收敛，同时消除零差[6]。在PI控制器整定的过程中，先调整比例系数，再调整积分系数，通过实验找出最优值。

2.3 DAC及晶振电路设计

本设计中，晶振选择的型号为TCEBBCS-10.000TCXO，其牵引范围为±8 ppm，在使用中能够基本满足要求，在未来，如将TCXO替换为OCXO,可以进一步提高系统的稳定度。另外可以选择牵引范围更窄的晶振，以进一步提高系统的最小分辨率。

在DAC选择上，需要满足低噪声的要求。本设计DAC选择16 bit高性能的AD5541，其采用R-2R结构设计，噪声可满足全16 bit精度输出，非缓冲输出可以直接驱动晶振的控制端。

3 测试结果及分析

图5是利用CHIPSCOPE抓取的秒脉冲偏差与卡尔曼滤波后的结果。可以看出，卡尔曼滤波器对GPS信号的跳变有比较好的滤除作用。

系统的测试结果如表1所示。

本文介绍的晶振频率同步系统，利用数字锁相环将晶振的输出频率同步于GPS星载时标，从而获得了一个高稳定度、高准确度的本地振荡器。其中，高分辨率数字鉴频鉴相器可以减小系统的量化误差，提高精度。环路滤波器中的卡尔曼滤波器可以很好地抑制GPS秒脉冲对系统造成的干扰。此外，系统的测量单元集成在FPGA之内，降低了系统的成本、体积，提高了稳定性。该系统可以广泛应用于通信网络、测试测量等各个领域，为其提供高质量免校准的频率基准。

摘要：为满足现代通信技术、雷达技术、电子测量以及光电应用领域对高稳定度高准确度时钟的要求,设计了一种基于数字锁相环的晶振同步系统。系统以基于FPGA数字延迟线的高分辨率鉴频鉴相器以及在MicroBlaze核中实现的卡尔曼数字环路滤波器为核心,通过16 bit DAC微调本地晶振振荡频率,使其同步于GPS秒脉冲,从而获得了高准确度高、稳定度的本地时钟。

关键词：GPS,FPGA,频率校准,延迟线,卡尔曼滤波器

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一种可变带宽的电荷泵锁相环设计 篇7

对于锁相频率合成来说, 低相位噪声、低杂散和快捕获时间是追求的主要目标。低相位噪声、低杂散可通过减小环路带宽来实现, 而减小捕获时间需增大环路带宽, 这似乎是一对矛盾。对于一般的PLL (锁相环路) , 在设计时只能改变LF (环路滤波器) 的参数来调整环路带宽, 一旦设计完毕, 各参数就无法再调整, 从而需对相位噪声、杂散和锁定时间进行权衡。

本文针对电荷泵PFD (鉴相器) 的电路特性, 尝试通过自适应改变环路带宽, 在失锁状态时增大环路带宽, 在锁定状态时减小环路带宽, 从而既实现了低相位噪声、低杂散, 又加快了捕获时间。

1电荷泵PLL

一个基本的电荷泵PLL系统由PFD、电荷泵、LF、VCO (压控振荡器) 和分频器 (1/N) 构成。其开环传递函数为:

undefined

式中:Kd为PFD的增益, 由ICP/ (2π) (ICP为电荷泵电流) 给出;Kv为VCO的增益;F (s) 为LP的s域系统函数。

根据负反馈的定义, 环路带宽就是开环传输函数幅度为1时对应的频率。同时, 环路带宽与环路增益有关, 环路增益越大, 环路带宽也越大。

环路带宽是PLL的重要参数。环路带宽过小会减少参考杂散和相位噪声, 但增大锁定时间;环路带宽过大将减少锁定时间, 但杂散和相位噪声将加大。

对于图1所示的PLL, 要增加环路带宽, 可以在F (s) 、Kv不变的情况下增加Kd。如果在环路失锁时, 增加ICP, 从而增加环路增益和环路带宽, 使环路的跟踪性能得到增强;当环路锁定时, 减小ICP, 从而减小环路增益和环路带宽, 增强锁相环的输入相位噪声的滤除能力, 同时总体上加快了锁定时间, 可以在一定程度上缓解低杂散、低相位噪声和锁定时间的矛盾。

2电荷泵PFD原理

如图2所示:当fref的频率或相位大于fN时, 每一个fref信号的上升沿置UP为高电平, 当fN的上升沿到来时, 会使UP置为低电平。这样每个UP的脉冲宽度间接反映了fref和fN的相位差或频差, 实现了鉴频鉴相功能。

对于电荷泵, 当UP为高时, 电容通过Ip充电, Vtune值同时升高;反之, 当DN为高时, 电容通过IN放电, Vtune值同时降低。当UP和DN都为低时, 电荷泵处于高阻状态, 没有电流流经电荷泵输出结点, Vtune保持初始电压。Vtune用来调谐VCO的控制电压。

传统的电荷泵PFD模型存在很多非理想特性, 包括:UP和DN脉冲宽度的失配、电荷泵电流源的失配、开关管的时钟馈通和电荷注入影响等。这些因素将导致VCO调谐端引入交流成分, VCO将对这些进行调

频调制, 使输出信号在时域上显现出抖动。

3可控电流电荷泵的设计

图3为采用自适应电荷泵PLL原理框图。

图4为根据环路状态产生电荷泵控制信号CPctrl。

当环路处于失锁状态时, 相位差较大, 则UP和DN的脉冲宽度差较大, 遂使N1管导通、P1管截止, C1充电, CPctrl的电压升高;当环路处于锁定状态时, 异或门几乎没有信号输出, 使P1管导通、N1管截止, C1放电, CPctrl的电压降低。

图5是经过改进的电荷泵电路模型。

该模型引入了CPctrl对ICP的控制。也就是说, 当环路失锁时, CPctrl为高电平;环路锁定时, CPctrl为低电平。利用CPctrl的这个特性, 当环路失锁时, CPctrl使N2导通、undefined使P2导通, Ip、In通过镜像电流源电路而增大;当环路进入锁定状态时, CPctrl降为为低电平, N2、P2都截止, 电荷泵电流也随之降低。

如图1所示, 电荷泵滤波器组合的传输函数为:

undefined

转换成时域函数可得:

undefined

也就是说, VCO输入控制电压Vtune是以1/C为斜率, 以ICP为自变量的函数。

如图6所示, 在失锁状态时, 由于ICP较大, 所以Vtune的抖动也较大;而在锁定状态时ICP显著减小, 将使调制VCO电压减小, 从而使输出抖动得到降低。

4电荷泵PLL的仿真

如图7所示, 采用改进的电荷泵电路, 用ADS2006搭建一个锁相环模型。

a) 如图8、图9所示, 采用新型电荷泵电路后, 环路的锁定时间得到了加快, 说明此电荷泵设计能够通过改变带宽而加快锁定时间。

b) 图10说明电荷泵电流ICP随着自适应控制单元输出信号CPctrl的变化。由图可知, 当环路失锁, CPctrl变为高电平, 此时ICP也变为最大值;当环路锁定时, CPctrl变为低电平, ICP也显著降低, 直至为0。这样能减少在锁定时的输出抖动。

5结束语

环路捕获性能的提高可以用变带宽的方法实现, 基本原理就是在捕获过程中使环路具有较大的带宽, 以扩大捕获带, 在锁定之后, 则使环路带宽变窄, 以保证跟踪和滤波性能。而采用提高电荷泵电流的方式来增加环路带宽是一种比较优良的方法。这种思路已经在一些芯片公司的产品中得到体现。如AD公司的小数频率合成器系列芯片, 其具有选择快锁与否的功能, 其基本原理就是在失锁时提高电荷泵电流至其最大值。

参考文献

[1]LEE Joonsuk, KIM Beomsup.A low-noise fast-lock phase-locked loop with adaptive bandwidth control[J].IEEE Jour-nal of Soild-State Circuits, 2000, 35 (8) :1137-1145.

[2]HUR Chel, CHOI Young Shig, CHOI Hyek Hwan, et al.Alow jitter phase-lock loop based on a new adaptive bandwidthcontroller[C]//Proceedings of 2004 IEEE Asia-Pacific Con-ference on Circuits and Systems:Vol 1, Dec 6-9, 2004, Tainan, China.Piscataway, NJ, USA:IEEE.2004.

[3]张厥盛, 郑继禹, 万心平.锁相技术[M].西安:西安电子科技大学出版社, 2000.

[4]庄卉, 黄苏华, 袁国春.锁相与频率合成技术[M].北京:气象出版社, 1996.

模拟锁相环电路设计 篇8

计算机和通讯设备正在经历着从有线设备与网络向无线设备与网络的巨大转变。为了使耳机产品使用更加便捷, 各大公司大力开发无线耳机, 而红外线作为一种光波, 其无线传输只受强光影响, 具有极大的稳定性, 因此被广泛应用在早期的手机、各种遥控器和无线鼠标当中。带宽是红外无线技术最大的优势, 换句话说, 音频产品采用红外无线技术将能够传输更大容量的信号, 且音质效果更好[1]。 信号的调制方式主要有调幅、调频及调相三种。 其中频率调制的应用最为广泛, 它比其它两种调制方式更具优势, 不仅经济性更强, 而且抗干扰能力强, 音质良好。 锁相环技术[2] ( PLL) 是一种能自动跟踪输入信号相位的闭环自动控制系统。 该技术在频率调制方面作用显著, 被广泛应用在很多相关领域, 比如导航、雷达、通信、电视、广播等。

锁相环集成电路CD4046 的最高工作频率1.3MHz, 电源电压3-18V, 属于低频多功能单片数字锁相环集成电路。该电路与其他电路相比具有很多优势, 比如功耗低等, 所以被广泛应用在很多方面, 比如频率的编码和译码、遥控系统、频率合成、频率调制与解调等。 正因如此, 本设计采用了红外技术和锁相环制作而成, 使用频率调制方式, 用红外线传送音频信号的调频红外无线耳机。如此一来该耳机几乎不受电磁干扰, 确保了良好的音质, 而且供电方式多样, 传输距离远, 具有较高的性价比[3]。

1 工作原理

红外无线耳机系统首先将收到的音频信号转化成红外信号, 以便更好的进行无线传输, 之后将收到的红外信号转化为音频信号, 而人耳最后接收到的属于声音信号, 声音信号是由音频信号转化而来的。调频红外无线耳机有两部分组成, 分别是发射机和接收机。 具体框图及组成如图1、图2 所示。

发射端和接收端均采用CD4046 组成的电路。 数字锁相环CD4046 由鉴相器PCI与PCII、 压控振荡器VCO、源跟随器够成, 通过外加环路滤波器对信号进行滤波。CD4046 结构图如图3 所示。 其中相位比较器PCI要求输入信号为方波, 并且要求方波信号的占空比为50%.相位比较器PCII是一个由信号的上升沿控制的数字存储网络, 对输入的方波信号占空比无此要求[4]。

工作过程如下: 从9 端输入音频信号时, 4 端可输出受输入信号调制的调频信号。 由于调频时要求VCO有一定的频率范围 ( 频偏) , 所以不用R2 压缩带, 即R2 为无穷大。 仅用R1 和C1 确定VCO的中心频率。

2 电路设计

2.1 发射部分

发射机电路[5]的作用是将音频信号转换成被音频信号调制的红外信号, 其主要包括:

①频率调制电路, 其由锁相环集成电路CD4046 构成;②红外发射电路, 其由红外发射二极管构成。

音频信号通过电容Cl耦合到共集放大电路。 不影响共集放大电路的静态工作点是C1 的作用。 共集电极放大电路的作用是把交流信号耦合到静态工作点的直流上, 让交流信号在一个直流量的基础上变化不同的电压值就对应了不同的频率, 电容C3 和变阻器R2 的作用是共同决定了CD4046 的振荡频率, 叠加在直流上的交流信号, 对应不同频率的方波信号在锁相环的4 脚输出, 然后再发射管上得到相应频率的信号, 声音信号通过电容藕合到共集电极电路[6,7], 此时变化的交流信号到了三极管的静态直流上信号到达集成锁相环后, 把变化的电压信号转化为变化的频率信息, 然后通过发射驱动光电二极管。 电路图如图4所示。

2.2 接收部分

接收机电路 ( 把接收被音频信号调幅的红外信号转换为音频信号) 包括:①集成电路MAX9722 构成的音频功放电路;②集成电路LM311 构成波形整形传输电路;③相环集成电路CD4046 组成频率解调电路;④红外光电二极管构成红外接收电路。

红外信号携带信息, 但需被红外接收电路转化为同样频率的电压信号, 只有这样整形电路才能将电压信号整形为标准的方波信号。 集成锁相环开始跟踪方波频率信号, 并将其转化为声音信号, 同时送到功放电路进行放大, 接收电路把光信号转化为电流信号, 变化的电流信号通过电阻转化为变化的电压信号[8]。 LM3ll是一个电压比较器, 通过过0 比较, 把电压信号整形为标准的方波信号输出。

需保证接收电路中发射电路的中心频率要和中心频率一致, 由电容C4 和电阻R8 决定, R9 和电容C5 对频率信号进行滤波, 然后由源跟踪器10 脚输出模拟信号, R7和LED2 起指示灯的作用。 电路图如图5 所示。

3 调试过程及实验数据分析

红外发射电路中, 通过调节共基级放大电路的滑动变阻器, 把静态工作点调节到一个合适的电压, 使晶体管处于放大区, VCE电压在lv左右, 此时调节CD4046 集成电路11 引脚处的滑动变阻, 使静态工作点电压对应60KHZ的频率。 当输入正弦信号时, CD4046 的输出电压以60KHZ为中心频率上下波动, 从4 脚的输出看到, 调制输出的信号为方波信号并稳定在60k HZ。 如图6-9 所示。

红外接收模块电路中, 红外光电二极管通过以合适的位置和角度对准红外发射二极管并接收信号, 然后进行光信号到电信号的转换。 信号通过电压跟随器LM311 把电压信号转换为标准的方波信号, 再输入到CD4046 构成的解调电路中, 解调出来的信号进入由集成电路MAX9722构成音频功放电路。 通过调节R9 和R10, 耳机的音量具有从大到小的调节功能。

4 结论

锁相电路设计过程中, 对输入信号进行处理, 在锁定过程中, 滤波器的设计尤为关键, 决定着输出的频率。 调试过程中, 一一进行电路检测故障排查。

红外无线耳机设计过程中, 输入60k Hz的正弦信号, 经过红外发光二极管发射和光电二极管接收, 使蜂鸣器发出声音。但在这个过程中, 红外发光二极管和光电二极管必须有个合适的角度和位置才可使信号得以传输过来, 由于设计过程中涉及多个滑动变阻器, 在调试过程中必须取得合理的数值。 再者, 由于外部干扰太大, 持续实现最终过程比较困难。 在红外发光, 光电信号转换过程中, 存在很大的改进。

整个设计过程围绕锁相电路展开, 从基础的锁相电路设计到锁相环应用设计, 贯穿红外无线耳机设计过程中包括光电信号转换过程。进一步熟悉了光电知识。很好的做到了光电知识的衔接。 电路设计过程中, 需要熟练掌握所用芯片的使用说明书, 并对其进行分析、归纳总结, 再完整的设计电路。

参考文献

[1]邓重一.锁相环在频率调制与解调电路中的应用[J].安全与电磁兼容, 2003-04-26.

[2]戴逸良.频率合成与锁相技术[M].北京:中国科技大学出版社, 1995:73-76.

[3]余义雄.基于调频技术的红外音频传输设计[J].四川大学学报:自然科学版, 2014 (3) :32-34.

[4]卢汉生, 侯山峰.基于锁相环集成电路CD4046的红外无线耳机设计[J].光电工程, 1997-10-28.

[5]程永佳.发射式电视伴音无线耳机[J].家电检修技术, 2006 (3) .

[6]王鹏宇, 吕善伟.数字锁相环的设计[J].宇航计测技术, 2012 (03) :21-24.

[7]赵彦芬.频率合成器环路滤波器的设计[J].无线电工程, 2006 (04) :39-41.