增强型锁相环

增强型锁相环（精选7篇）

增强型锁相环 篇1

0 引言

在可再生能源并网发电系统、有源滤波器以及无功补偿系统等并网型电力电子系统中,为实现高性能并网运行,普遍采用锁相环技术来获得电网的实时同步信息,如电网电压的幅值、相角、频率等[1,2,3,4,5,6]在上述系统中,除了锁相环算法以外,还要执行电流闭环控制、电压闭环控制、谐波检测以及脉宽调制等算法。因此,要求锁相环算法尽量简化,以减少对控制芯片资源的占用,更好地和上述算法相融合。

目前,在应用于三相系统的锁相环算法中,具有代表性的是基于同步旋转坐标系的锁相环以及基于三相静止坐标系的增强型锁相环,二者均能够准确地估计三相输入信号的同步信息并由此获得了广泛应用。其中,前一种方案利用同步旋转坐标变换将三相静止坐标系下的输入信号变换到两相同步旋转坐标系下的直流量,再通过对直流量的闭环控制实现相角和频率的跟踪[7,8,9,10,11,12,13,14]。所使用的旋转坐标变换中需要进行6次三角函数计算和乘法运算,计算稍显复杂。增强型锁相环在经典锁相环算法的基础上,加入幅值闭环估计环节,一方面可以获得电网电压的幅值信息,同时能够加快频率环的响应速度[15,16]。增强型锁相环对三相电网电压直接锁相,省去了旋转坐标变换环节,但是由于其是在三相静止坐标系下进行的,需要计算较多的三角函数运算和乘法运算,计算同样比较复杂。

另外,在实际系统中,还要考虑非理想电网条件,如谐波以及相间不平衡等对锁相环性能的影响。现有文献已经指出,谐波和相间不平衡将直接导致所估计的信息中产生周期扰动,严重影响锁相环的性能进而导致整个系统的性能恶化。由于经典锁相环算法并不能消除谐波和相间不平衡的影响,因此目前在锁相环的研究方面普遍围绕着如何改善非理想输入条件下锁相环的性能来开展,如在基于旋转坐标系下的锁相环中加入滤波器或者采用正负序分离技术再结合滤波器来同时消除不平衡和谐波的影响。而在增强型锁相环中同样需要加入滤波器来消除这一影响。

对于锁相环算法而言,最基本的要求是能够在三相输入信号存在谐波和不平衡时仍然准确估计三相输入信号的幅值、相角和频率信息,同时要求其具有较快的动态响应性能,以便在输入信号发生动态变化时能够尽快获得准确的信息以保持系统的高性能。另外,还要考虑整个锁相环算法,尤其是加入针对谐波和不平衡的性能优化算法以后的计算量问题。在前述列出的电力电子电能变换系统中,随着对整个系统性能的要求日益提高,系统的算法越发复杂,为其实现带来较大难度。而纵观目前的锁相环算法,普遍存在算法复杂、占用控制芯片资源过多等问题,虽然能够通过采取多处理器协同工作的方案来间接解决算法的执行问题,但是会带来开发 周期长、调试难度大、成本增加以及可靠性下降等一系列负面问题。因此如何在实现优良估计性能的同时,尽量降低锁相环算法自身的复杂度,从而提高整个系统的集成度和执行效率,成为锁相环研究中新的热点和难点问题。

本文首次提出两相静止坐标系下的增强型锁相环TPSF-EPLL(Two-Phase Stationary Frame EnhancePhase Locked Loop),并给出了其详细的系统结构。所提出的锁相环算法在两相静止坐标系下进行运算即可同时获得输入信号的幅值、频率和相角信息,无需旋转坐标变换,从而使计算量大幅简化。而利用Goertzel滤波器能够对多个低次谐波同时滤除的特点,在每个闭环控制环节中只需要增加1个Goertzel滤波器即可同时消除三相电网电压不平衡和谐波对锁相环输出性能的影响。由于Goertzel滤波器基于滑动平均的思想,在实现过程中只需执行移位存储、加法和除法运算,因此不会明显增加算法的执行时间。

1 所提出的 TPSF-EPLL

下面首先分析所提出的TPSF-EPLL的算法结构。假设三相电网电压为:

经过静止坐标变换,坐标变换公式为:

变为两相静止坐标系下的分量:

为了实现在两相静止坐标系下获得电网电压的幅值、相角和频率信息,需要确定所提出的TPSF-EPLL的结构。设锁相环所获得的两相静止坐标系下的瞬时信号的输出为:

其中,“~”代表由锁相环算法获得的各个变量的估计值。定义成本函数为输入信号与所获得信号差的平方和,即:

其中,。因此,锁相环的问题归结于,如何在给定初值情况下,达到的目的,使成本函数的值最小。

根据梯度下降法,可以得到迭代方程为:

因此,展开式(6),可得:

其中,μU为幅值环的积分系数;μω、μθ分别为频率环的比例和积分系数。

由以上分析可以获得所提出的锁相环的结构如图1所示。其中,实线表示向量运算,虚线表示代数运算。频率环增加了比例环节,以便提高系统的响应速度,其输出经过积分器后即获得输入信号的相角由此得到了输入信号的幅值、频率和相角信息。

下面对所提出的TPSF-EPLL的稳定性进行分析进而获得参数设计原则。

将式(1)、式(2)代入式(7)—(9),得到:

定义:

代入式(10)可得:

式(12)的每一项由两部分组成,即线性部分与非线性部分。考虑线性化的局部分析以及在实际系统中存在的低通滤波器性质,忽略非线性和2倍频部分,可以将式(12)简化为:

在式(13)中,幅值的动态响应含有一个负的实特征根λU= - μU,对应时间常数τU= μU。而频率 / 幅值的动态响应可以用下式表示:

由式(14)可知,在特征根的各系数中包含了输入信号的幅值,其是时变的,导致系统是非线性的因此在频率环的输入信号中除以输入信号的幅值从而实现解耦的目的。由此所提出的TPSF-EPLL经过修改后变为图2的形式。

由于μθ、μω、U均为正数 ,可得式 (14)的特征根均在左半平面,因此该式能够证明此系统的局部稳定性。

在式(14)中,由于幅值环独立于频率环,因此只考虑幅值环的动态响应就能够获得整个系统的动态响应。幅值的动态响应含有一个负的实特征根λU=- μU,对应时间常数τU= 1 / μU。在实际系统中 ,调整时间Ts= 5τU, 因此 , 对于50 Hz系统 , 若μU=125,则τU= 1 / μU= 0.008 (s ),Ts= 5τU= 0.04 (s ), 相当于2个基波周期。对于频率环,由式(14)可知,频率环为典型的二阶系统,综合考虑其快速性和暂态性能,本文选择临界阻尼状态,即使其具有2个相等的实根,则有ζ = 1,ωn= ω0= 314 rad / s , 从而有μθ=2ζ / ωn≈0.006,μω= 8ζω2n/ 3≈262 922。

2 非理想电网条件对锁相环的影响及其抑制

在实际系统中,电网电压通常不是理想正弦波,而是包含负序、零序分量和谐波。下面分析这些非理想因素对锁相环性能的影响进而给出相应的解决方案。考虑上述非理想因素的输入信号表示为:

其中,U +h、U^{h、U0h以及φ+h、φh、φh0分别为h阶正序、负序和零序分量的幅值和相角。当h=1时,各个变量代表基波成分。经过3 / 2坐标变换后,得到新的输入信号为:}

此时新的输入信号不存在零序分量。根据图1,假设此时锁相环的输出电压跟随正序基波分量,频率环和幅值环的输入信号变为:

由式(17)、(18)可知,在这2个环节的输入信号中会产生周期波动,最低次为2次。这一波动将导致锁相环估计的幅值、相角和频率同样存在周期波动。

因此本文将Goertzel滤波器引入到频率环和幅值环的输入侧,用于滤除不平衡和谐波的影响。改进后的锁相环如图3所示。

Goertzel滤波器是由滑动离散傅里叶变换所推导出来的一种滤波器,根据滑动离散傅里叶变换算法,采样点数为N,某一时刻q第k个频率单元的频谱值表示为[17]:

其中,x(q)和x(q - N)分别为q和q - N时刻的采样值。因此,当所要得到的频率为直流时,令k=0,并且通过z变换,可以得到Goertzel滤波器在z域下的表达式为:

其中,fs为采样频率;f0为基波频率;1 / N是为了补偿滤波器带来的增益变化的系数。通过以上滤波器,可以滤除所有频率为下式所示的谐波:

由于本文需要滤除频率环的比例积分控制器输入信号中的交流成分,而该交流成分的频率分布为原始输入信号的2倍频的整数倍,中国电网额定频率为50 Hz,故设定f0= 100 Hz。图4为采样频率为10k Hz、N =10 000 / 100 = 100时Goertzel滤波器的Bod图。可见,该滤波器在100 Hz及其倍数次频率处的增益变为 -150 d B,说明对2倍频及其倍数次谐波具有较好的衰减作用,而在其他频段增益接近于1,衰减很小。该滤波器能够达到上述滤波目的。

3 实验结果与对比

本文提出一种新的锁相环结构及相应的非理想输入条件下的性能优化方案,需对其稳态跟踪精度、动态响应性能以及在非理想输入条件下的幅值、相角、频率和跟踪性能进行实验验证。搭建了基于浮点型DSP芯片(TMS30F28335)的实验平台用于对所提出TPSF-EPLL的性能进行验证。考虑到实际电网电压波形是不可控的,难以对所提TPSF-EPLL的性能进行全面检验,因此将三相输入信号在DSP中用软件产生,以便于产生阶跃变化以及加入不平衡和谐波。三相输入信号和锁相环的输出信号经DA转换芯片(DAC7515)将数字量转换为模拟量以便于通过示波器观察。三相输入信号的初始条件为:幅值为1 p.u.,频率为50 Hz,三相信号保持对称且不包含谐波。

首先对其在理想输入条件下的稳态跟踪精度和动态性能进行实验验证。考虑到在实际应用中,最常见的就是输入信号发生幅值、相角和频率的突变,实验方案为:在初始阶段,三相输入信号保持平稳,锁相环达到了稳态,即已经获得了三相输入信号的幅值、相角和频率信息,而在某一时刻分别将幅值对称突减40 %、相角对称跳变40°以及频率跳变10 %,经过5个基波周期后幅值和频率均恢复为初始状态。下面给出完整的实验结果,包括稳态阶段和突变后的动态变化过程直至达到新的稳态的完整过程的波形。实验波形分别如图5—7所示,分别对应三相输入波形、三相输入的两相坐标变换波形、两相估计波形、估计的幅值和幅值误差、估计的频率和频率误差、估计的相角和相角误差。通过稳态阶段的波形能够分析其稳态估计精度,而通过动态过程的波形能够对其动态响应性能进行评价。

由图5—7可知,在系统处于稳态时,所估计的幅值、相角和频率误差均为零,说明所提出的TPSFEPLL很好地实现了对输入信号同步信息的估计。在幅值发生突变时,最大幅值误差等于相应的突变值,经过短暂的过渡过程(大约20 ms),幅值误差等于零,说明跟随上了新的幅值;相角和频率均产生小的波动,经过5 ms恢复到稳态值。在相角跳变时,最大相角误差等于跳变值,动态响应时间约为20 ms;所估计的幅值和频率均产生瞬态波动,最大瞬态幅值误差为0.08 p.u.,经过5 ms恢复到稳态,频率误差较大,超过20 Hz,这是由于输入信号的瞬态相角跳变在频率环的输入侧产生了较大的误差信号,经过10 ms重新恢复到稳态。在频率跳变时,最大频率误差等于跳变值,动态响应时间约为20 ms;幅值环几乎没有受到影响;所估计的相角产生瞬态波动,最大瞬态相角误差为4°,经过20 ms恢复到稳态值。

进一步与包含陷波滤波器的双同步旋转坐标系下的锁相环和三相增强型锁相环的控制性能和计算量进行了对比。为节省篇幅,只把这2种传统锁相环和所提出TPSF-EPLL的动态性能数据以及代码执行时间列于表1。表中,Tset为动态响应时间;ΔUm、Δθm、Δfm分别为动态过程中幅值、相角和频率的最大误差。由表1可知,所提出的TPSF-EPLL获得了和传统锁相环相近的动态控制性能,包括动态响应时间和各估计量的最大瞬态误差。由于所提出的TPSFEPLL在两相静止坐标系下进行运算,因此总执行时间减少约40%,显著降低了对控制器资源的占用。

最后对加入滤波器后的所提出的TPSF-EPLL在输入信号存在谐波和不平衡时的锁相性能进行了实验验证。为验证其抗谐波扰动性能,实验条件设为:将5、7、11以及13次谐波加入输入信号,幅值均为0.1 p.u.,在某一时刻突然加入连续5个基波周期的谐波以后输入信号恢复为理想正弦波形。图8给出了相应的实验波形,由图可知,在突加谐波时,幅值环几乎没有受到影响,而所估计的相角和频率中包含周期波动,经过大约40 ms以后系统达到稳态所估计的幅值、相角和频率信息中均不包含输入谐波成分,滤波器的加入明显抑制了谐波的影响。需要说明的是,所估计的相角和频率中存在的短时周期波动是由Goertzel滤波器的工作特性所决定的。最后对所提出的TPSF-EPLL在输入信号不平衡情况下的性能进行实验验证,实验条件为:将a相输入信号的幅值变为0.1 p.u.,b相相角跳变80°。等效为正序相量为U+=0.536∠-37.71°p.u.,负序相量为U-=0.129∠-52.8°p.u.。同样在5个基波周期以后输入信号恢复为理想三相对称正弦波形。实验波形如图9所示。由图9可知,输入信号突然变为不平衡时,所估计的幅值、相角和频率均产生较大瞬态误差,经过大约30 ms的动态过程,系统达到稳态,此时在所估计的幅值、相角和频率波形中均不存在周期波动,说明滤波器的加入很好地抑制了不平衡造成的影响,获得了较好的锁相性能。

4 结论

a. 提出了TPSF-EPLL用于三相电网电压的信息估计,包括幅值、相角和频率,相应的实验结果表明,所提出的TPSF-EPLL具有和现有三相锁相环相近的动静态性能,而计算量降低约40%;

b. 通过将Goertzel滤波器引入到所提出TPSFEPLL的频率环和幅值环,有效抑制了输入谐波和不平衡的影响,稳态估计信息中已不再含有周期波动;

c. 所提出的TPSF-EPLL有效减小了控制器的计算负担,更加有利于与并网型电力电子电能变换系统相融合,具有较好的应用前景。

模拟锁相环电路设计 篇2

1 电路设计方案

锁相环电路设计方案如图1所示。其中虚线方框内的电路是为实现失去参考源时锁相环输出中心频率的功能所增设的电路,除去这一部分功能电路,即为典型的采用有源比例积分滤波器的二阶锁相环基本电路。其中:鉴相器、1/N分频器,1/256分频器和参考源检测电路做在EPLD中,其它元件可焊接在与PLL-II体积相近的一个电路中。EPLD之外的电路所用管脚与PLL-II相比,可以省去-5V电源脚,只使用单+5V电源。因比PLL-II增加无参考源时输出中心频率的功能,电路中增加了一个指示参考源信号有无的逻辑电平管脚。在PLL-II的管脚分配中有未用的管脚可以利用。除此管脚之外,本电路的其它管脚可做到与PLL-II完全兼容。图中的元件值为:

R1=10KΩ,R2=220KΩ,R3=1.2KΩ,C=1μF。

下面对电路中各部件的设计和选择做一说明。

1.1 基本环路

1)鉴相器

鉴相器电路采用双端输出下降沿比相的数字鉴频鉴相器。采用这种鉴相器是为了与PLL-II的管脚兼容。本电路采用8KHz的单一鉴相频率,鉴相器前端的1/256分频器用来将2MHz的时钟信号分频到8KHz。

本电路使用的鉴相器具有非线性鉴频特性,理论上讲它的捕捉范围可达到无限大,实际上受到压控振荡器调谐范围的限制,它所构成的锁相环路的快捕带,捕捉带和同步带三者相等。

2)环路滤波器

环路滤波器采用差分输入的有源比例积分滤波器如图1中所示,由它构成的二阶环捕捉特性比较优越,同时这种形式的环路滤波器与PLL-II的管脚兼容。

3)运算放大器

环路滤波器采用有源滤波,其中的运算放大器须满足输入输出要求。其前级的鉴相器输出低电平0.1V,高电平4.0V,要求运放共模电压输入范围大于鉴相器输出电压范围;其后级的压控振荡器压控电压范围0.5~4.5V,要求运放输出电压范围大于压控电压范围,因此本电路采用了低漂移的斩波rail-to-rail运算放大器LTC1152。采用+5V电源时,其共模电压输入范围是0~5V;输出电压范围是0~5V;满足使用要求。

4)压控晶体振荡器

锁相环中采用CONNOR WINFIEID的HV系列高稳定度晶体压控振荡器,调谐范围大,频率稳定度高。

1.2 失去参考源时,自动输出中心频率的实现方案

首先使用一个参考源检测电路判断参考源的有无,然后用检测电路输出的逻辑电平控制二选一的模拟开关选择压控振荡器压控端的输入信号,完成无参考源时输出中心频率的功能。参考源检测电路如图2。

图中,PLL32K是由本电路的VCXO分频而来,因此始终存在。CLK_8K就是分频后送入锁相环的参考信号,它经D触发器整形后,每来一个上升沿就输出一个窄的正脉冲。当CLK_8K信号存在时,它不断使计数器清零,计数器高位没有翻转的机会,SW1始终输出0。当CLK_8K信号失掉后,计数器连续计数,当SW1由0跳变为1后,SW1信号将计数器时钟关闭,SW1维持1。这样,有参考源时,SW1=0;无参考源时,SW1=1。

模拟开关选用CD4053,它的控制端接SW1。SW1=0时,环路闭环,模拟开关并入环内,锁相环正常工作。SW1=1时,环路开环,由两个串联于+5V电源和地之间的1.2KΩ电阻(图1中的R3)提供的电源分压(约2.5V)控制VCXO的输出频率。

采用+5V电源时,CD4053导通电阻最大为500Ω,关断漏电流±0.01nA,

后级VCXO压控端输入阻抗≥50KΩ,保证控制电压几乎全部加到VCXO压控端;VCXO压控电压范围0.5~4.5V,运放LTC1152的输出电压范围0~5V,CD4053的模拟信号电压传输范围0~5V;满足传输要求。总的来说CD4053并入环内对环路特性影响不大,环路仍可按典型的理想积分器二阶环来分析。

2 实验结果

2.1 捕捉范围

测试电路如图3。

应用上述测试电路对HV51系列两片VCXO进行测试,测试结果如表1。

2.2 中心频率

本电路在失去参考源的时候,会自动输出中心频率,测试电路如图4。

控制VCXO输出中心频率采用电阻分压电路,因此电源电压变化对输出频率有影响,测试结果如表2。

2.3 线性度

小于20%,单调上升。

2.4 占空比

典型值50±5%,最大不超过50±10%。

2.5 输出负载

输出电流24mA,可驱动15个74系列TTL门电路,或60个74LS系列TTL门电路。优于TRU050和PLL-II。

2.6 固有抖动

在1ns左右,与TRU050和PLL-II相当。

2.7 静态相差

用8KHz鉴相,相差小于30ns。因采用单一鉴相频率,参考源为2MHz时,静态相差比TRU050和PLL-II差,参考源为8KHz时,静态相差比TRU050好。

2.8 抖动容限

测试电路如图5所示。

利用误码测试仪PF140进行测试,结果如表3所示。

抖动容限反映了锁相环工作在线性区域时,所能承受的输入相位抖动的最大值。由上可见,抖动容限值均大于国际,满足要求。在低频段优于TRU050,在高频段较TRU050差。

由于Bt8510中的时钟提取电路在输入抖动为零时,输出仍有抖动80ns,实际锁相环的抗抖动指标要优于上述指标。

2.9 抖动转移曲线

测试电路和测抖动容限的电路相同。

当输入抖动均为2UI时,测得输出抖动如表4所示。

测试结果表明:各频点输出抖动指标均优于国标。除2Hz、5Hz、10Hz三点指标比TRU050差外,其余频点指标均优于TRU050。

3 电路可改进之处

3.1 模拟开关

本电路采用CD4053,但74HC系列CMOS传输门的多项性能优于CD4000系列。实验前因为手头正好有CD4053,因此使用了CD4053。若使用74HC系列CMOS传输门相信可获得更好的特性。

3.2 2.5V电压提供方案

本电路采用两个1.2K?电阻分压得到的2.5V去控制VCXO压控端输出中心频率。其精度受电源电压偏差的影响。若改用输出固定2.5V电压的微功率电压基准LM385-2.5,可免受电源电压的影响,会有更大改善。

3.3

如果对稳态相差有特殊要求,须采用2MHz鉴相

4 结束语

自行设计制造锁相环电路,测试结果合格,完全符合使用要求,如果采用这种设计,既可以全面自主控制锁相环其品质,又可以兼容已有模拟锁相环,进行直接替换,还可避免了TRU050造成独家供货,相信随着实践的检验,这种锁相环电路必将在实际应用中得到越来越广泛的应用。

摘要：针对现有模拟锁相环的缺陷,作者提出选用进口高品质VCXO自行设计制造模拟锁相环的设想,文章介绍了电路中各部件的设计和选择,并通过实验对此方案进行测试,给出了锁相环电路各项指标的测试结果,从而验证了这种锁相环电路的可用性,以及电路改进的可能性。

关键词：锁相环,电路设计,实验结果,电路改进

参考文献

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[7]ALMEIDA M T,PIEDADE S M.High performance analog and digital PLL design[Z].1999.

利用锁相环实现高速脉冲采集 篇3

1 测量原理

最初, 脉冲信号的特性参数测量采用时幅转换技术进行测量, 由于采用模拟电路, 元器件的线性特性会随环境变化, 输出结果容易受外部噪声干扰, 测量脉冲的精度不高, 个体差异大, 调试困难。由于数字电路可靠性高, 一致性好, 抗干扰能力强的特点, 采用数字电路的采样计数测量方法逐渐替代了采用模拟电路的时幅转换技术。采样计数的测量方法是利用参考的采样时钟对输入的数字脉冲信号进行采样后用计数器对采样结果进行计数, 最后对计数值进行计算实现的, 一般利用独立的计数器或在可编程逻辑芯片中编程实现。

由图1所示, 利用参考时钟clk对输入脉冲信号Input进行采样, 得到Sample所示的数据, 用Sample的数据恢复出来的输入信号Re s troe, 其与原脉冲的误差为t1和t2。变化输入脉冲的上升沿和下降沿, 可以看出采样计数的测量方法的最大测量误差为一个参考采样时钟的周期。

利用采样计数的方式测量脉冲参数, 参考采样时钟频率越高, 测量误差越小, 但是频率越高对芯片的性能要求也越高。可编程逻辑芯片也存在一个最大工作频率fmax, 当采样时钟频率超过fmax后, FPGA的内部逻辑会工作异常, 采样结果会出现错误, 所以, 使用FPGA实现数字信号采样的最大精度决定于FPGA的最高工作频率fmax。例如要求1ns的测量误差时, 时钟频率就需要提高到1GHz, 此时一般计数器芯片很难正常工作, 也超过了绝大多数可编程逻辑芯片的最大工作频率fmax, 同时也会带来电路板的布线、材料选择、加工等诸多问题。

现在的FPGA芯片已经集成了锁相环模块, 利用锁相环模块可以对采样时钟进行多次移相, 然后用移相后的时钟对脉冲信号进行采样, 最后对数据进行并行处理实现脉冲信号的测量功能, 达到在较低的工作频率下完成更高速度的数据采样的目的。

2 移相

所谓移相是指对于两路同频信号, 以其中一路为参考信号, 另一路相对于该参考信号做超前或滞后的移动形成相位差, 移相一般使用锁相环、延迟线等方式实现。现在的FPGA中都带有锁相环资源, 利用锁相环可以很方便的将输入信号进行移相, 形成相位相关的多组信号。

PLL移相采样技术就是利用FPGA内部集成的锁相环模块, 对输入的采样参考时钟进行移相, 形成彼此固定相位差的几组采样时钟, 再利用这几组采样时钟分别对输入的脉冲信号进行采样的方法。完成采样后, 根据实际情况将采样形成的数据拼接起来, 形成完整的采样数据, 利用数字信号处理等方法可以对采样数据进行处理和计算, 得到精确的脉冲参数, 达到几倍速率采样时钟的采样效果。如图2所示, 原始计数时钟信号CLK0通过移相后得到CLK1、CLK2、CLK3三个采样时钟, 相位依次相差90°, 用这四路时钟信号同时驱动四个相同的触发器对待测信号进行采样。由图中可以看出采样误差为时钟周期的四分之一, 即这种方法实际等效于将原始计数时钟四倍频, 以4f的时钟频率对待测信号进行计数测量, 从而将测量精度提高到原来的4倍。例如原始计数时钟为80MHz时, 系统的等效计数频率则为320MHz, 如果不考虑各路计数时钟间的相对延迟时间误差, 其测量的最大误差将降为原来的四分之一, 仅为3.125ns。同时, 该法保证了整个电路的最大工作频率仍为f, 避免了时钟频率提高带来的一系列问题。

3 自适应数据拼接

在PLL移相采样中, 数据的拼接是另一个关键部分, 移相不准确会导致采样精度下降, 采用了错误的拼接方法会使最终得到的采样数据完全错误。

FPGA中的锁相环在刚开始工作时存在一个不稳定时期, 其输出信号无论时频率或相位都会出现变化, 输出的多组时钟信号在相位差、频率等很多相互关系特性上都极不稳定, 无法作为采样时钟, 在锁相环完全锁定后, 其输出的相位差才会达到稳定状态, 可以作为采样时钟进行工作。为了能够屏蔽锁相环未锁定情况下的采样, 锁相环的锁定信号Locke d信号有效时才使能采样电路, 用输出的时钟信号对输入的脉冲信号进行采样。

由于FPGA芯片中的信号产生的保持时间与实际环境中的外部环境温度、电磁环境和器件的个体差异等因素的差异产出不同的结果, 因此锁定信号相对与几组时钟信号的关系也存在一定的变化。而当输入参考时钟达到或接近FPGA芯片的最大工作频率fmax时, 锁相环锁定信号与锁相环输出的几组参考时钟之间的关系无法完全确定, 如果不根据实际采样顺序对采样数据进行拼接, 会产出错误的采样结果, 所以在完成采样后, 必须考虑采样时钟的组合问题。

为了保证PLL移相采样系统在需要的工作环境下正常工作, 得到正确的采样数据, 必须引入自适应的数据拼接方式。一个频率固定的方波, 如果用频率为2n倍的采样时钟进行采样, 得到的采样数据Data为2n位, 将此数据分为高位和低位两个部分, 两部分直接存在如下的关系:

即高低两部分异或后得到一个各位上全为1的数据, 根据此判别依据可以利用产生标准参考信号的方式, 自动查找正确的拼接方式, 完成后开始对输入脉冲信号进行采样。

一个实际的移相采样系统中, 采样参考时钟采用4移相, 生成4个采样时钟, 每个时钟直接相差90度, 拼接方式判别信号为两分频, 占空比50%。锁相环锁定信号有效时, 刚好为clk3开始采样, 然后clk0 clk1 clk2...依次循环。自适应拼接从CLK0开始进行测试, 组合得到的数据为0000011011111001, 分开异或结果为, 不全部为1, 得到不是此种拼接方式的结论, 然后用通用的方法拼接分别为CLK1 CLK2 CLK3开始的数据, 分别得到0000110011110011、0000100111110110和0000011111111000, 然后进行异或, 分析得出clk3开始为正确的数据拼接方式。

4 系统实现

根据前面的分析, 实现PLL移相采样需要组合锁相环移相和自适应拼接方式查找两个部分的内容, 整个PLL移相采样系统的具体实现方式如图3所示:

外部采样参考时钟通过锁相环进行移相, 生成4个采样时钟, 相互相位差为90度。当锁相环锁定后利用锁定完成信号使能采样电路进行工作。

外部采样参考时钟利用分频器生成8分频的时钟信号, 作为查找拼接方式的测试脉冲;一旦锁相环锁定, 采样电路马上会对测试脉冲进行采样, 拼接方式判别模块会对拼接好的数据进行测试, 一旦得到正确的拼接方式后, 生成外部信号使能标志, 外部脉冲信号通过同步模块进入采样模块, 采样后的数据利用利用FIFO传输到数据处理模块, 数据处理模块根据得到的拼接方式进行拼接, 根据要求计算脉冲的相关特性, 得到需要的脉冲参数。

5 结语

PLL移相采样具有可靠性高, 易于使用的特点, 在FPGA中可以完成高速的采样, 利用级联方式还可以进行扩展采样的频率。该技术已经应用于多个产品的设计开发, 完成了脉宽、到达时间等多种脉冲参数的测量, 得到了很好的验证, 具有广阔的前景。

摘要：本文提供了一种带自适应拼接的移相采样技术, 利用FPGA技术在各种环境下都可以稳定可靠的利用较低的工作频率下完成高速脉冲采样, 可以广泛应用于脉冲信号的脉宽、到达时间等特性参数的测量。

软件锁相环设计与性能分析 篇4

锁相环广泛应用在频率合成、信号解调和频率测量等信号处理领域, 目前使用的锁相环主要是基于专用硬件平台的数字锁相环。随着通用计算机运算性能不断提高, 已经出现了基于通用计算机平台“纯软件化”的信号实时处理系统[1]。这种技术被称为虚拟无线电, 是软件无线电技术的一种发展趋势[2]。软件锁相环 (SPLL) 就是利用虚拟无线电技术, 在通用计算机平台上实现锁相环的功能。尽管与模拟锁相环相比, 其基本原理没有太大变化, 但是在数学模型、参数设置和实现方式方面却存在一定的差异。以二阶锁相环为例, 通过对其数学模型、性能分析和参数设置方面的研究, 探讨软件锁相环的具体设计与实现方法, 并通过仿真进一步验证其实际应用的可行性。

1数学模型

软件锁相环是模拟锁相环的一种数字化实现方式, 如何将一个模拟系统转换为功能相同、性能相近的数字系统成为软件锁相环设计的关键。一个系统的功能和性能可以由其传递函数决定, 模拟系统对应着S域的传递函数, 数字系统对应着Z域的传递函数。将系统Z域的传递函数转换为时域差分方程的形式, 作为软件锁相环的数学模型。从模拟域到数字域的转换方法主要有:双线性变换法、导数逼近法和冲激响应不变法[3], 采用双线性变换法, 以二阶模拟锁相环为例, 其S域模型如图1所示。

K=Kd·K0, Kd为鉴相增益, K0为压控振荡器增益;τ1、τ2为有源比例积分滤波器时间常数。K与自然谐振频率wn和阻尼系数ξ的关系为:

$w{}_n=\sqrt{\frac{{\rm K}}{\tau {}_1}}‚\xi =\frac{\tau {}_2}{2}\sqrt{\frac{{\rm K}}{\tau {}_1}}$。 (1)

使用双线性变换法$(S=\frac{2}{{\rm T}}\cdot \frac{1-{\rm Z}{}^{-1}}{1+{\rm Z}{}^{-1}}‚{\rm T}$为采样时间间隔) 将式 (1) 代入到模拟二阶锁相环系统模型得到SPLL的Z域模型, 如图2所示。

根据SPLL中每个模块的Z域模型, 通过Z域逆变换得到其时域差分方程的数学表达式, 以此作为SPLL的数学模型。

环路滤波器的时域差分方程为:

$\begin{array}{l}u{}_d(n)=u{}_d(n-1)+\left[\frac{2\xi }{\omega {}_n}+\frac{{\rm T}}{2}\right]\cdot \theta {}_d(n)-\\ \left[\frac{2\xi }{\omega {}_n}-\frac{{\rm T}}{2}\right]\cdot \theta {}_d(n-1)。(2)\end{array}$

压控振荡器的差分方程为:

$\begin{array}{l}\theta {}_{{\rm O}}(n)=\theta {}_{{\rm O}}(n-1)+\omega {}_n^2\cdot \frac{{\rm T}}{2}\cdot u{}_d(n)+\\ \omega {}_n^2\cdot \frac{{\rm T}}{2}\cdot u{}_d(n-1)。(3)\end{array}$

式 (3) 还可以表示为:

$\begin{array}{l}\theta {}_{{\rm O}}(n)=\theta {}_{{\rm O}}(0)+\omega {}_n^2\cdot \frac{{\rm T}}{2}\cdot {\displaystyle \sum _{k=1}^{n}u}{}_d(k)+\\ \omega {}_n^2\cdot \frac{{\rm T}}{2}\cdot {\displaystyle \sum _{k=0}^{n-1}u}{}_d(k)。(4)\end{array}$

当锁相环处于跟踪态时:

$\omega {}_n^2\cdot \frac{{\rm T}}{2}\cdot {\displaystyle \sum _{k=1}^{n}u}{}_d(k)\approx \omega {}_n^2\cdot \frac{{\rm T}}{2}\cdot {\displaystyle \sum _{k=0}^{n-1}u}{}_d(k)$。

式 (4) 可简化为:

$\theta {}_{{\rm O}}(n)=\theta {}_{{\rm O}}(0)+\omega {}_n^2\cdot {\rm T}\cdot {\displaystyle \sum _{k=1}^{n}u}{}_d(k)$。

因此, 压控振荡器的输出为:

$S{}_{{\rm O}}(n)=U{}_0\cos \left[\omega {}_{0}n{\rm T}+\theta {}_2(0)+\omega {}_n^2\cdot {\rm T}\cdot {\displaystyle \sum _{k=1}^{n}u}{}_c(k)\right]$ 。 (5)

与模拟锁相环中VCO的数学模型比较可知, SPLL的压控振荡器增益K0=w${}_n^2$·T。根据参数Kd、K0、ξ、wn和式 (1) , 可以得到SPLL对应的τ1、τ2的取值为:

$\tau {}_1=\frac{{\rm K}{}_{\text{d}}\cdot {\rm K}{}_0}{w{}_n^2}‚\tau {}_2=\frac{2\xi }{w{}_n}$。 (6)

2性能分析

从模拟锁相环到数字锁相环的变换, 不论采用双线性变换法还是导数逼近法, 都是一种拟合处理的方法。下面将通过比较软件锁相环与模拟锁相环的闭环响应、噪声带宽及其他重要参数, 分析二者的性能异同。

2.1闭环响应

对于理想二阶环, 其闭环响应为:

${\rm H}(\text{j}\Omega )=\frac{2\xi w{}_n(\text{j}\Omega )+w{}_n^2}{(\text{j}\Omega ){}^2+2\xi w{}_n(\text{j}\Omega )+w{}_n^2}$。 (7)

数字锁相环工作在数字域, 采用双线性Z变换, 可得到SPLL的闭环传递函数为:

${\rm H}(\text{e}{}^{\text{j}\omega })=\frac{(\omega {}_n^2+\frac{4\xi \omega {}_n}{{\rm T}{}_{\text{S}}})+2\omega {}_n^2(\text{e}{}^{\text{j}\omega }){}^{-1}+(\omega {}_n^2-\frac{4\xi \omega {}_n}{{\rm T}{}_{\text{S}}})(\text{e}{}^{\text{j}\omega }){}^{-2}}{(\frac{4}{{\rm T}{}_{\text{S}}^2}+\omega {}_n^2+\frac{4\xi \omega {}_n}{{\rm T}{}_{\text{S}}})+(2\omega {}_n^2-\frac{8}{{\rm T}{}_{\text{S}}^2})(\text{e}{}^{\text{j}\omega }){}^{-1}+(\frac{4}{{\rm T}{}_{\text{S}}^2}+\omega {}_n^2-\frac{4\xi \omega {}_n}{{\rm T}{}_{\text{S}}})(\text{e}{}^{\text{j}\omega }){}^{-2}}$。 (8)

由式 (7) 和式 (8) 得到2种锁相环的幅频和相频响应曲线 (如图3所示) , 其中Fs为采样频率, 虚线表示模拟锁相环的幅频和相频响应曲线, 实线表示软件锁相环的幅频和相频响应曲线。可以看出, 当频率F小于1/4倍采样频率时, 数字锁相环与理想的模拟锁相环幅频响应和相频响应基本一致;随着频率F的增加, 非线性程度加剧, 2种锁相环在幅度和相位响应的差距在逐渐变大。

2.2环路噪声带宽

根据锁相环的噪声带宽定义以及锁相环的闭环传递函数, 模拟锁相环和软件锁相环的噪声带宽计算公式为:$B{}_L=\frac{\omega {}_n}{8\xi }(1+4\xi {}^2)$, 只与ξ有关;对于软件锁相环而言, 其环路噪声带宽受采样频率Fs和ξ共同影响。当ξ=0.707, Fs=7.5 MSPS时, 模拟锁相环和软件锁相环的噪声带宽曲线如图4所示。

从图4中可以看出, 对于模拟锁相环而言, 其等效环路噪声带宽计算公式为:BL=0.530 7ωn;对于软件锁相环而言, 其等效环路噪声带宽的计算采用多项式拟合的方法, 对图4中实线进行拟合, 可得到SPLL中BL与ωn的近似关系式为:

$\begin{array}{l}B{}_L=0.0011\frac{\omega {}_n^5}{F{}_{\text{s}}^4}-0.0141\frac{\omega {}_n^4}{F{}_{\text{s}}^3}+0.0809\frac{\omega {}_n^3}{F{}_{\text{s}}^2}-\\ 0.2662\frac{\omega {}_n^2}{F{}_{\text{s}}}+0.5323\omega {}_n+0.0006F{}_{\text{s}}(9)\end{array}$

拟合采用的多项式阶数N=6。

2.3快捕带和快捕时间

在失锁状态下, 锁相环鉴相器的输出是一个差拍电压。由于环路滤波器对差拍电压按比例衰减, 使控制电压减小。这样, 对于使用有源比例积分滤波器的二阶环路来说, 环路高频增益为:

${\rm K}{}_{\text{Η}}={\rm K}{}_{\text{d}}{\rm K}{}_0\frac{\tau {}_2}{\tau {}_1}={\rm K}\frac{\tau {}_2}{\tau {}_1}$。 (10)

因此, 在失锁状态下, 软件锁相环控制频差可以达到:

$\text{Δ}\omega {}_{\text{C}}={\rm K}\frac{\tau {}_2}{\tau {}_1}$。 (11)

如果固有频差Δω0≤ΔωC, 则环路相差可以不经过周期跳跃而快捕锁定。故快捕带ΔωL为:

$\text{Δ}\omega {}_L=\text{Δ}\omega {}_{\text{C}}={\rm K}\frac{\tau {}_2}{\tau {}_1}=2\xi \omega {}_n$。 (12)

快捕时间TL受起始相差的影响很大, 精确计算有困难, 具有正弦鉴相器的二阶环的最大快捕时间可用式 (13) 作为一个粗略的工程估算:

${\rm T}{}_{\text{L}\text{m}\text{a}\text{x}}\approx \frac{10\tau {}_1}{{\rm K}\tau {}_2}=\frac{5}{\xi \omega {}_n}$。 (13)

在实际应用中, 一般会通过频率引导的方法, 使输入信号落在锁相环的快捕带内。

2.4同步带

理想二阶环锁定时的稳态相差为零。这就是说, 在锁定条件下, 缓慢加大固有频差, 直至Δω0达到无穷大, 环路相差一直是零。这就可导出环路的同步带等于无限大, 即

ΔωH=∞。 (14)

对于硬件锁相环, 压控振荡器有一定的控制范围, 其最大频偏是有限的, 所以理想二阶环的同步带也是有限的, 往往受限于压控振荡器的有效控制范围。而对于软件锁相环, 压控振荡器由软件算法实现, 没有这一限制。因此, 软件锁相环中同步带可以看作无限大。

2.5最大频率阶跃量

如果输入信号频率阶跃量过大, 引起的峰值暂态相差过大, 超过了一定大小就不可避免的会造成环路失锁。精确求解最大频率阶跃量需要求解非线性微分方程, 工程上采用相平面法求解。采用正弦鉴相器的理想二阶环, 其最大频率阶跃量为:

ΔωPO=1.8ωn (ξ+1) 。 (15)

3参数设置

由软件锁相环的数学模型 (图2) 可知, 影响环路性能的参数只有自然谐振频率ωn和阻尼系数ξ。根据锁相环设计的基本理论, 锁相环的各项性能对ωn和ξ的选取存在矛盾与统一。增大ωn和ξ, 可以增大捕获带, 减小捕获时间, 但降低了软件锁相环频率跟踪的精度;减小ωn和ξ, 可以加强对输入噪声的滤除, 提高频率跟踪精度, 但增加了频率捕获的时间[4]。因此, 参数选择是在一个合理的范围内实现锁相环捕获性能和跟踪性能的最优化。

首先, 确定阻尼系数ξ。综合考虑环路对输入噪声的抑制能力和环路暂态响应时间, 通常情况下0.6<ξ<1内选择, 实际中一般取ξ=0.707。

然后, 确定自然谐振频率ωn。为了提高环路的捕获性能, 通常在环路捕获之前采用频率引导的方法, 将输入信号的与本振信号的频差减少至快捕带内, 即Δωmax≤ΔωL=2ωnξ (Δωmax为频率引导的最大误差) , 可知$\omega {}_n>\frac{\text{Δ}\omega {}_{\max }}{1.414}=0.707\text{Δ}\omega {}_{\max }$。

对输入相位来说, 理想二阶环相当于一个低通滤波器, 其3 dB带宽截止的频率可根据|H (jΩ) |2=0.5求得。当ξ=0.707时, 环路滤波器的截止频率ωc=2.06ωn。理想的环路滤波器应只允许被跟踪的频率分量通过, 而将其他频率的信号全部滤除, 所以要使ωC<ωmin (ωmin是被跟踪信号的最小带宽) , 即ωn≤0.485ωmin。

根据以上分析, ωn的初始值可在0.707Δωmax～0.485ωmin范围内取值。在环路的捕获阶段, 可以使ωn取值接近上限, 以获得较快的捕获速度;当进入跟踪阶段后, 可以逐渐地减少ωn以获得较高的测频精度[5]。

软件锁相环在实现过程中, 为了提高跟踪的精度, 可采用双精度浮点 (double) 类型作为基本的数据单元。IEEE754标准中指出, 双精度浮点类型的数据有效位数为52 bit[6]。因此, 软件锁相环比硬件锁相环相比具有更高的相位分辨率和频率分辨率, 能够达到较高的测频精度。

4仿真验证

采用蒙特卡罗仿真方法, 基于Matlab仿真环境, 对加性高斯白噪声信道下的单频信号、频率阶越信号和频率斜升2种常见的信号进行相位跟踪。

4.1对单频正弦信号的跟踪

信号频率:70 MHz;信噪比 (S/N0) :41 dBHz;

采样率:7.5 MSPS, 8 bit量化;

多普勒频偏:0 Hz, 10 Hz, 100 Hz, 1 kHz, 2 kHz, 4 kHz, 6 kHz, 7 kHz, 8 kHz, 10 kHz;

环路等效噪声带宽:10 kHz;积分时间:4 ms。

仿真结果如图5所示, 从图中可以看出, 软件锁相环在不同频偏情况下依然保持了较高的跟踪精度, 平均频率跟踪误差为0.272 3 Hz。

4.2对频率斜升的正弦信号的跟踪

信号频率:由70 MHz起线性增大, 斜率分别为2 kHz/s, 4 kHz/s, 6 kHz/s, 8 kHz/s和10 kHz/s;其他参数同上。

仿真结果如图6所示, 从中可以看出软件锁相环对于载波频率缓变的信号具有较好的测频性能, 平均测频误差为0.495 1 Hz。

5结束语

提出的软件锁相环摆脱了模拟锁相环环和数字锁相环中复杂的硬件电路设计以及器件的非线性对其性能的影响, 具有环路结构简单、跟踪精度高和参数设计灵活等优点。通过对2种常见类型信号的仿真, 进一步验证了软件锁相环具有较好的捕获和跟踪性能, 具有一定的实用性和推广价值。

参考文献

[1]SCHAMUS J J, Veridian Engineering, Dayton, OH.Real-Time Software GPS Receiver[M].IONGPS2002, 24-27.

[2]Vanu Bose, Micha Isment, Matt Wellborn, et al.Virtual Radio[J].IEEE.Select.Area Commun, 1999, 17 (4) :35-37.

[3]PROAKIS J G., MANOLAKIS D G.数字信号处理:原理、算法与应用[M].张晓林, 译.北京:电子工业出版社, 2004:549-558.

[4]马志朋.二阶锁相环设计中环路参数的选择[J].火控雷达技术, 1997, 26 (12) :16-20.

[5]张厥盛, 郑继禹, 万心屏.锁相技术[M].西安:电子科技大学出版社, 2003:82-85.

锁相环技术发展的研究及运用分析 篇5

1 锁相环技术国内外研究现状

1.1 锁相环技术的产生背景

锁相环技术产生于上世纪30年代, 并在上世纪30年代快速发展, 在40年代时被广泛地运用到电视信号技术接收中去。空间技术的发展给锁相环技术的发展带来发展契机, 使得锁相环技术实现跨越式发展。数字电路技术的发展和不断成熟, 锁相环技术被广泛地运用到相关产品中去, 如调制解调、图像处理等多个方面的运用。锁相环技术在数字电路技术的发展中不断地吸取数字电路技术的优点, 从而提高了锁相环技术的可靠性, 实现了锁相环技术功能强大且体积小, 价格低的目标, 为锁相环技术市场的开拓加快了脚步进程。对锁相环技术发展过程中不断暴露出来的零点漂移, 容易受到气候环境影响等缺点进行克服, 提高锁相环技术的实时处理能力已经成为未来锁相环技术发展革新的主要发展方向和动力。锁相环技术控制的电压是分离分散的, 其误差导致的信号控制也是离散的, 并不是连续的, 因此被称为全数字锁相环。

1.2 锁相环技术发展现状

锁相环路是锁相环技术主要的核心环节, 它通过相位误差系统来对相位进行负反馈, 进而实现相位的同步。目前, 国内外市场上有运用锁相环技术加工而成的单片的锁相环通信产品, 但是由于项目具有复杂多样的特点, 多锁相环路提出的技术要求也不尽相同, 市场上现存的锁相环技术产品普遍存在体积大且成本高的弊端, 不能满足项目对锁相环技术的水平要求, 容易造成资源浪费现象。锁相环技术类产产品的发展应该要立足市场需求, 根据位移检查侧测量后得出的结果, 使用比较精密的且逻辑性比较高的设备, 并和数字电路相关的一些优点, 对器件资源进行充分地开发运用, 能够有效地提高锁相环技术系统的安全可靠性, 减少能源资源的消耗。当前, 锁相环技术的运用已经深入到雷达、通信等电子产品中去。

2 数字锁相环和模拟锁相环的研究

2.1 模拟锁相环的研究

模拟乘法器是模拟锁相环最常见的PD, 也是模拟锁相环的基础部件。模拟锁相环具体很多的优点, 但它也存在一定的缺点。模拟锁相环的产品体积不能够随着它的工艺的不断优化在面积体积上进行缩减, 工艺的发展使得模拟锁相环的电源电压降低了, 电压的下降导致模拟锁相环的设计难度更高, 导致模拟锁相环电路的抗干扰能力不足, 基本器件的饱和点下降, 模拟锁相环的直流零点发生漂移, 对周边环境的温度湿度的反应变化比较大, 对噪音过度敏感, 进而晶体管缩小导致边缘效应的发生, 随技术的参数也在发生变化。模拟锁相环能够根据设备运用的不同要求, 进行不同的工作。如在通信的运用中, 它能够对自动频率自动化地进行解制解调, 在雷达中运用, 自动地对雷达信号进行追踪, 对俯角自动地进行精密化地测量。

2.2 数字锁相环的研究

数字锁相环的环路滤波器一般是采用可逆形式来设计的, 再采用数字振荡器来对压控振荡器进行设计, 振荡器输出的信号不再是模拟信号, 而是有数字控制单元对其进行控制, 在很大范围上缩小了锁相环控制器的面积大小, 采用小芯片的模式来替代原来的模拟型控制单元, 进一步节约了电路设计所需要耗费的成本。数字锁相环路由原来需要A/D与D/A的切换, 转变成为了其中心频率和环路带宽变为可调的, 给工作带来便利, 进一步减少了能量的损耗, 减少工作故障发生的频率, 提高工作稳定性, 保证设备安全可靠地运行。数字锁相环技术的运用, 使设备的使用更加灵活, 相位加法器能够实现相位的检测, 乘法器能够对相位信号进行增大或者缩小, 滤波器能够高效地对其进行滤波等, 这些都是数字锁相环更加灵活的体现。数字锁相环的噪音性能会比较差, 在对其频率进行调整时, 会发生大幅度的振动, 这是数字锁相环的缺点, 但是相比较其缺点, 其优点更占优势。

3 锁相环技术的特性研究

锁相环里具有其他控制系统所不具备的性能, 所以锁相环技术已经被广泛地运用到各个领域中去。锁相环路具有跟踪特性、滤波特性、易于一体化及锁定状态无余频差等多个特性。锁相环路输入的频率一旦有误差, 压制振荡器会对其做出反应, 并对误差频率进行追踪, 通过负反馈系统来进行调整, 以此确保输入相位同步。锁相环路能够通过滤波器及时地扫除噪音和其他类型的干扰, 其通带比起普通的滤波器更加狭窄, 性能更高。锁相环技术能够对频率自动化地进行控制, 把频率控制在一个理想的效果中, 在频率合成技术中受到广泛地运用。

4 锁相环技术的运用

锁相环技术的发展, 锁相环被广泛地运用到电子通信、数字电视及雷达等多个领域中。但是, 锁相环技术总体概括起来, 主要运用到时钟发生器、时钟恢复、抑制时滞效益以及解调制器中。

4.1 时钟发生器

锁相环技术输去时钟频率是低输入频率, 但是时钟传送出来的频率信号是高频率信号, 输入频率是输出频率的N倍, 被称为固定时钟发生器, 也就是频率综合器, 相比较于常规时钟振荡器, 锁相环技术的运用能够有效地降低成本, 有效地降低了印刷等领域对带宽的要求, 降低这些领域工作的难度, 促进发展。

4.2 时钟同步

锁相环技术能够准确地做到时钟同步, 将通讯设备中发送出的数据流转化为时钟传输信号, 以此来确保终端能够接收到正确的数据资料。

4.3 抑制时滞效益

锁相环技术能够有效地对时钟进行校准, 它通过缓冲器来减少时钟的负载力, 推动时时钟的驱动力, 以此来提高系统工作的稳定性, 抑制时滞效益。

4.4 解调器以及解制器

锁相环技术现阶段已经被广泛地运用到任何设备的调制中去, 经过科学合理的开发使用, 它能够作为任何一种调制形式的解调器以及解制器。

5 结语

随着科学技术水平的发展, 锁相环技术自诞生以来, 就在不断地发展并逐步地走向成熟, 锁相环技术也应其具有其他控制系统所不具备的优势, 被广泛地运用到科研、生产中去, 为我们的生活需要带来便利, 促进科研技术的发展。本文通过对锁相环技术进行研究, 以及对其运用进行分析, 增进了对锁相环技术的进一步认识。

摘要：随着科学技术水平的发展, 我国电子通信在随着市场需求的不断转变的过程中也在发生相应变革。锁相环技术被广泛地运用到通信系统中去, 主要通过负反馈系统来实现本地参考信号与接收信号的相位统一, 信号输入主要通过锁相环的鉴相器、环路滤波器和压控震荡器三个主要器件输出信号后, 完成其工作流程。基于此, 对锁相环技术的发展进行研究, 并对其运用情况进行介绍。

关键词：锁相环技术,数字锁相环,模拟锁相环,解调器,解制器

参考文献

[1]张厥盛.郑继禹.万心平.锁相技术[M].西安:西安电子科技大学出版社, 2012.

[2]华春.石玉.数字锁相环路原理与应用[M].上海:上海科学技术出版社, 2014.

[3]陈邦媛.射频通信电路[M].北京:科学出版社, 2014.

电荷泵锁相环的相位噪声研究 篇6

随着集成电路技术的迅猛发展,电荷泵锁相环(CPPLL ) 由于具有易于集成、 低功耗、 低抖动等优点, 被广泛应用于通信系统、 无线电系统、 自动控制的时钟数据恢复、频率合成、时钟同步等领域。它的噪声源主要分为两类:(1)参考源的相位噪声;(2)锁相环各个模块的内部噪声。 然而,如果不能对电荷泵锁相环的输出信号的相位噪声进行计算,必须等芯片流片后用昂贵的频谱仪来测量。 为较大程度上节约设计成本,有必要对电荷泵锁相环的相位噪声研究,预估相位噪声是否达到设计指标。

国内外已发表大量关于锁相环的相位噪声分析文献。 文献[1-3] 虽然是对锁相环系统的相位噪声进行分析, 但仅仅给出压控振荡器的相位噪声计算公式;文献[4] 只是简要介绍了锁相环系统相位噪声的分析方法,并没有进行更深入的研究。 本文将详细分析并计算电荷泵锁相环系统的相位噪声。

1 锁相环系统的相位噪声

锁相环系统中各个模块都会引入噪声到环路中, 但可以利用传递函数来分析各噪声源在系统中的特性。

1 . 1 锁相环系统的噪声源模型

鉴频鉴相器、 电荷泵和环路滤波器每个模块PSS收敛困难[5], 因此本文将这三个模块作为整体来进行分析。 带有噪声源的锁相环线性模型,如图1 所示。

由图1 可以得到噪声方程:

由式(1)、式(2)可得各个模块的传递函数:

参考源噪声的传递函数:

鉴频鉴相器、电荷泵和环路滤波器噪声源的传递函数:

压控振荡器噪声源的传递函数:

分频器噪声源的传递函数:

由信号系统理论可得: 式(3)、 式(6) 相同为低通函数;式(4)为带通函数;式(5)为高通函数,并且幅度为1。

1 . 2 锁相环相位噪声的计算

本文采用的是二阶无源环路滤波器,如图2 所示。

则:

式(7)中。上式中Ip为电荷泵电流,KVCO为振荡器的灵敏度。

因此,由多个噪声源引起的噪声叠加原理[9]可得:

则根据噪声模型可得:

式(9)中Hi( jω ) i = 1 , 2 , 3 , 4 为式( 3 ) ~ 式( 6 ) 。

则可以得到各个模块的噪声计算公式:

则可以得到锁相环的总相位噪声计算公式:

由式(10)~ 式(14) 可以计算出电荷泵锁相环系统的相位噪声。

锁相环系统的相位噪声环路带宽内主要由参考源相位噪声决定,环路带宽外主要由压控振荡器的相位噪声决定[4]。 由文献[6-8] 可以得到压控振荡器的计算公式:

式(16)中 η=0.9,f0为振荡器中心频率,为振荡器延迟单元电流噪声。

2 仿真结果

本文的电荷泵锁相环设计参数:fREF=6 MHz,Ip=20 m A,C1=6.2 p F, C2=55.8 p F, KVCO= 10 . 1 MHz / V , f0= 48 MHz , N= 8 。 图3是电荷泵锁相环各个噪声源的传递函数, 图中:1 为θref( s )和 θd( s ) 的传递函数, 2 为鉴频鉴相器、 电荷泵和环路滤波器噪声vnf( s ) 的传递函数, 3 为 θVCO( s ) 的传递函数。 从图3 中可以看出1 为低通函数,2 为带通函数,3 为高通函数,fc为带宽。 图4 是电荷泵锁相环的各个噪声源,图中:1 为参考源噪声源 θref, 2 为鉴频鉴相器、 电荷泵和环路滤波器噪声源vnf, 3 为压控振荡器噪声源 θVCO, 4 为分频器噪声源 θd。 电荷泵锁相环的相位噪声主要由参考源相位噪声和压控振荡器的相位噪声决定。

用Cadence软件对整个锁相环系统进行Spectre仿真,得到的相位噪声如图5 所示。 在Matlab中的理论计算曲线如图6 所示,曲线1 是参考源的的相位噪声通过锁相环系统环路后的相位噪声;曲线2 是电压噪声通过系统环路的相位噪声; 曲线3 是VCO的相位噪声通过锁相环系统环路后的相位噪声;曲线4 是分频器的相位噪声通过系统环路后的相位噪声;曲线5 是整个锁相环系统环路总的拟合相位噪声; 曲线6 是系统环路通过Spectre仿真得到的相位噪声。 将此Spectre仿真的总相位噪声导入Maltab中进行比较, 以验证计算公式的正确。由式(10)~ 式(13) 得出的各个噪声源的噪声经过环路后的相位噪声, 再由式(14) 计算得出总的相位噪声, 并将Spectre仿真得到的CP - PLL总相位噪声导入其中进行对比,如图6 所示。 在图中,曲线1 是参考源的相位噪声通过CP-PLL系统环路的相位噪声;曲线2 是PFD&CP&LPF的电压噪声通过CP - PLL系统环路的相位噪声; 曲线3 是VCO的相位噪声通过CP-PLL系统环路的相位噪声; 曲线4 是分频器的相位噪声通过CP-PLL系统环路的相位噪声; 曲线5 是CP-PLL系统环路的拟合相位噪声; 曲线6 是CP-PLL系统环路的Spectre相位噪声。由Matlab拟合出的总相位噪声曲线与Spectre仿真得到的总相位噪声基本吻合, 最大误差不超过2.54 d Bc/Hz。因此,可以由本文的模型和计算方法进行相位噪声的优化研究。

3 结论

本文详细推导了四级差分环形振荡器的相位噪声计算公式,给出了差分环形振荡器延迟单元的电流模噪声模型。 基于此模型得到的相位噪声计算公式,更准确地预估环形振荡器的相位噪声。

在CMOS 0.25 μm工艺下,设计了整数型48 MHz的锁相环系统。 通过Matlab进行设计和优化系统的参数,建立了各噪声源的仿真电路模型, 用Spectre仿真得到各噪声源的相位噪声(电压噪声) 。 同时,比较和分析了Matlab模拟的相位噪声与Spectre仿真得到的锁相环总的相位噪声, 并研究了各噪声源对系统相位噪声的影响,实现了带内相位噪声低于-88.6 d Bc/Hz,带外相位噪声为-108.4 d Bc/Hz@1MHz 。 这些电路仿真结果与理论计算结果基本一致,它们的绝对误差低于2.54 d Bc/Hz。

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低功耗宽调谐范围锁相环设计 篇7

为了实现宽频率调节范围,本文对环形振荡器进行了设计,通过控制连入电路中延时单元的个数,实现了50M Hz~1.7GHz的频率输出范围,电路功耗在1.8~2.3mW之间变化。满足了宽输出范围和低功耗的要求。

1电路设计

1.1系统结构

图1为本文才用的电路结构它主要由以下几个部分组成,即:鉴相鉴频器(PFD)、电荷泵(CP)、二阶低通滤波器(LPF)、环型可编程压控振荡器、时钟缓冲器、6-bit可编程计数器组成,由于二阶低通滤波器中含有两个极点,而环型VCO中含有一个极点,因此该系统实际上是一个三阶电荷泵锁相环统[2]。PFD是用来比较参考时钟(Clkref)和反馈信号(Clkfeedback)的相位、频率误差,然后输出UP、DOWN信号,UP、DOWN信号控制电荷泵上下两路电流源对二阶低通滤波器充放电,经过滤波器滤波后产一控制电压Vctrl,至此完成相位差-电压转换或频率差-电压转换,控制电压Vctrl可以控制环型VCO的频率和相位,VCO的输出经过分频器后被分频,反馈的结果使得Clkref和Clkfeedback的频率和相位逐渐逼近,当Clkref和Clkfeedback频率、相位相等时,环路达到稳定状态,输出稳定的时钟信号。

通过使用环型可编程压控振荡器和改进的电荷泵结构在CSMC0.18um工艺下可以产生50MHz~1.7GHz的频率,调谐范围达到1.605GHz。另外,通过改变并入振荡器中延时单元的多少来使振荡器实现可编程,这很大程度上节省了功耗。因此本锁相环实现了宽输出范围和低功耗的设计。

1.2可编程压控振荡器的设计

本电路设计的目标是50MHz~1.7GHZ的宽频率调节范围,和尽可能低的功耗。如果增加增益曲线的斜率大到一定程度,在控制电压变化范围内,可以达到需要的输出频率。但是,太大的VCO增益或者带来很大的环路滤波电容(当环路带宽和其它参数不变时),导致过大的芯片面积给集成带来困难;或者带来电荷泵电流的等比例下降(环路带宽不变),造成更大的电荷泵噪声和滤波器噪声贡献,这是不可取的。解决这个问题可以将一调谐增益很大的曲线分成互相平行的几条调谐增益较小的曲线,这既缩短了锁相环的锁定时间又减小了相位噪声。通过数字控制来选择振荡器需要工作的频率范围。

通过对环形振荡器的分析比较,和本文对锁相环锁定频率的要求,设计了一个电流饥饿型振荡器[10]。它的工作原理与反相器型振荡器类似。M2管和M3管用作反相器,M1管和M4管用作电流源/沉,它们共同构成环形振荡器的一级。M1管和M4管构成电流源/沉控制着流过M2管M3管的电流;换句话说,由M2管和M3管构成的反相器处于电流饥饿状态。

为了推导出电流饥饿型VCO设计方程,考虑VCO中每一级的简化电路图。流过M1管和M4管的电流相等均为ID,M2管和M3管漏端的总电容为:

上式就是反相器的输入输出电容,可进一步整理为:

可以得出环形振荡器的震荡频率为:

由上式可以看出环型震荡的震荡频率和流过反相器的电流成正比,和反相器中N管,P管的尺寸成反比。

VCO抽取的平均电流为:

平均功耗VCO的平均功耗为:

为了实现较宽的输出范围可以通过改变流过反相器电流[2]和调整管子尺寸来实现,但是当流过反相器电流增大时会使反相器的电阻分压增加,这在一定程度上限制了电流的增大,结果使得压控振荡器的调谐增益并不随电流的变化而线性变化,另外由于电流的增加还引入较大的功耗,这在现代设计中是很难接受的。而通过改变并入反相器中N管和P管的个数来改变整个反相器延时单元的尺寸不仅没增大流过反相器的电流,实现了较低的功耗,而且还实现了宽输出频率范围的要求,如图3所示。

1.3鉴频鉴相器设计

本文鉴频鉴相器(PFD)电路采用予充电结构如图4所示[6],与传统与非门所构成的PFD相比只需较少的晶体管,故路径延迟所需经过的晶体管延迟就会较小,因此可以提高操作频率。另外,在鉴频鉴相器输入信号同相位时,其输出端UP和DOWN会有一个尖峰信号产生,若鉴频鉴相器之后的电荷泵存在电流不匹配效应,就会使原本要稳定的锁相回路变成不稳定,考虑到此效应在UP和DOWN之后加上了尖峰消除电路,消除了电流不匹配效应同时也避免了同时打开充电与放电开关所造成大多余的功耗损失。

1.4电荷泵低通滤波器设计

在设计电荷泵时,电流的不匹配现象是相当需要注意的[6]。由于鉴频鉴相器在输入信号与反馈信号等相位时,UP和DOMWN均会输出一个时间极短的脉冲来消除死区问题,此情况会再成电荷泵充电与放电开关同时打开,若此时充电电流与放电电流不相等,会使即将稳定的回路变的不稳定本文采用的电荷泵如图5所示,C1和补偿电容C2稳定了反馈环路。只要误差放大器的增益足够大,X点电压就会跟随Vctl变化。因此Vctl与X点电压相等。在电荷泵中,Mp1的宽长比等于Mp2的宽长比,Mp3与Mp4相等,Mn1与Mn2相等,Mn3与Mn4相等。因此当UP信号为高电平时充电电流(Icharge)等于偏置电流(Ibias),当DOWN信号为高电平时放电电流(Idischarge)等于偏置电流(Ibias)。这就使得无论Vctl怎样变化充电电流和放电电流都相等。这样就实现了电流的匹配,改善了锁相环的性能。

1.5 6bit可编程分频器设计

由于本文中的锁相环输出频率范围为50MHz~1.7GHz,所以固定分频数的分频器已不能满足要求。为了能随输出频率变化而调节分频数来是锁相快速稳定,本文涉及了6bit可编程分频器。图6为编程分频器框架图,此计数器的可操作频率主要限制在负责重新计数的逻辑检测电路(EOC),它的结构如图7所示。

每一次信号正边沿发生到下次正边沿到来之前信号必须经过触发器FF1,NAND1,NOR3以及FF0,已完成一次重新载入分频数过程,所以信号周期Tclk有以下限制:

Tc-uq1为信号经过D触发器的延迟时间[5],由上式可知要得到较高操作频率可以减小晶体管尺寸以减小时间延迟。

2仿真结果与分析

采用中芯国际0.18umCMOS混合信号工艺对电路进行了仿真,分频器设定为16分频时,当输入信号为106.25MHz,经过5.1us锁相环可以稳定输出1.7GHz的频率,如图8所示,图中曲线为低通滤波器的输出电压,它的变化使压控振荡器的输出频率发生变化,当低通滤波器输出电压不变时,振荡器的输出频率也就稳定不变,整个环路处于稳定状态,此时测得锁相环功耗为2.3mW;分频器设定为一分频时,经过4.8us后锁相环可以稳定输出50MHz的频率,此时功耗为1.8mW。由于采用调谐增益较小的可编程振荡器和消除了电流不匹配效应的电荷泵,本电路在输出50MHz频率时的峰-峰相位抖动为14ps占输出信号周期的0.14%;输出1.7GHz频率时的峰峰相位抖动为1.2ps,占输出信号周期的0.204%,可满足时钟发生器或频率倍增器的要求[3]。

3结论

本文针对传统锁相环锁定范围窄,输出频率范围小,功耗大等缺点设计了一个宽输出范围的锁相环。通过对电流饥饿型振荡器功耗和输出频率的推导提出了采用改变延迟单元中N管,P管的并联数目的方法实现了宽调谐范围的目的,功耗与文献[2]相当,但锁相环输出范围明显大于文献[2]中提到的。该锁相环作为时钟发生器可广泛用于数字集成电路,数模混合信号集成电路和系统集成芯片中。

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