直接数字频率合成系统（共7篇）
直接数字频率合成系统 篇1
引言
随着我国铁路客运专线、高速铁路建设步伐的加快, 研究开发以一体化、网络化、数字化为典型技术特征的新型列车信号控制系统成为必然趋势。通过研究DDS直接数字频率合成技术生成铁路专用2FSK (二进制频移键控) 调制信号的新方法, 论证了新型列车信号控制系统的信息发送单元数字化实现的可行性, 并完成了相应的软、硬件设计。实验和工程应用结果均表明, 该设计的精确度和稳定度完全可以满足铁路现场应用的要求。
我国铁路2FSK信号的理论分析和数学建模
当前我国铁路信号系统的主要信号制式包括3种, 不同系统信号特征的异同点如表1所示。
2FSK信号数学表达式为[1]:
其中S (t) 是2FSK信号的基本表达式, g (t) 是相位变化量子式, AS为2FSK信号时域幅度, f0为2FSK信号中心频率, f (t) 为低频调制信号, Kf为最大载频偏移量。
从公式 (1) 及 (2) 中可以总结出, 2FSK信号数学基本原理简单来说就是利用数字基带信号f (t) 引起的相位变化量g (t) 去调制载频信号f0, 控制上边频fh和下边频fl的切换, 实现数字基带信息的传输。根据对边频切换时机的不同, 2FSK调制又分为相位连续方式和相位不连续方式。
在这些不同信号制式中, 除了所采用的调制方式相同外, 它们还具有铁路信号所特有的共性:即低频调制信号f (t) 为方波方式, 依靠方波频率的变化, 实现列车不同速度等级的编码。由于铁路2FSK调制信号的通频带、低频调制信号有着极其严格的限定, 有别于民用通信领域常规信号。在认真分析我国铁路主要信号制式的典型参数特征的基础上, 利用MATLAB仿真软件在计算机上可以建立我国主要信号制式传输信号的数学模型[2], 其典型时域波形的仿真图形如图1所示。
通过公式 (1) 和 (2) , 可以抽取出我国铁路专用2FSK信号的典型参数特征, 即:数字基带信号f (t) 、上边频fh、下边频fl。
图1显示了三个典型参数之间的特定依存关系:即一个完整周期的数字基带信号f (t) 包含了持续时间分别为1/2周期的上边频fh和下边频fl信号, 并且两者在切换的瞬间保持了相位连续的特征, 如图中圆圈中所示。在MATLAB仿真环境下, 通过动态改变三者的特征值, 可以模拟实现我国铁路主要信号制式的全部信号模式。
D D S技术方案
基于对DDS技术深入研究, DDS技术应用在新型列车信号控制系统是完全可行的, 技术方案可以简要归纳如下:
¥对2FSK信号典型参数:上边频fh、下边频fl、调制低频方波f (t) 的精确生成;
¥在精度允许范围内实现低频调制方波对上、下边频信号的相位连续调制。
DDS的数学模型
根据傅立叶变换理论, 任何周期信号都可以分解为一系列正弦或余弦信号之和, 对于一个频率f固定的周期性模拟或数字信号而言, 无论其幅度如何变化, 在每一个时间周期内, 信号相位角按照固定角频率ω线性变化。如图2M A T L A B仿真波形所示。
在一个系统时钟周期内, 正弦信号相位的变化由下式决定:
假定时间间隔dt以系统时钟周期1/fclock (可以看作为采样周期) 来代替, 可得:
式中∆phase:采样时间间隔内信号相位的增量。
从公式 (4) 中显而易见, 控制∆phase的变化, 就可以控制不同的频率信号的输出。把0～2的连续相位量化为0～2N位数字相位, 则∆phase可以表示为:
式中N为DDS相位寄存器位数 (通常为24～32) ;M为DDS相位寄存器的步长。
根据公式 (5) 和公式 (4) , 推算出:
公式 (6) 表明在系统时钟 (DDS的参考频率源) 保持恒定的条件下, 通过改变预置的频率控制字 (相位累加器的步长M) , 就可以精确控制输出信号的频率变化。
DDS硬件架构
图3显示DDS硬件架构主要由相位累加器、正弦查找表、模数转换器以及低通平滑滤波器等部分构成[3]。
相位累加器在DDS功能实现上发挥着核心作用, 把0～2的连续相位转换为32位的数字相位 (假定相位累加器的位数N=32) , 在时钟脉冲的控制下, 输入到频率寄存器的控制字在相位累加器中定期累加转变成为输出信号的数字相位信息。
正弦查找表是一个存储了特定数据的只读存储器。正弦查找表中固化了对一个满周期标准正弦信号以系统时钟频率为采样频率, 采样点数为2N (N:相位累加器位数) 的波形取样值 (二进制编码) 。
DDS中的数模转换器用于把正弦查找表输出的正弦信号数字幅值转换为模拟幅值。
低通平滑滤波器可以滤除DDS系统时钟引入的高频干扰以及由于DDS内部相位累加器输出相位需要截断固有特性导致的加性相位噪声。
硬件设计
·主控CPU
选用A T M E L精简指令集A V R MEGA128芯片。主要完成与上位中央逻辑控制单元的双向高速安全串行数据通信, 实现列控信息的差错控制和数据帧打包成型;基于对列控数据软件判断处理, 以基带调制信号周期为间隔, 动态刷新DDS芯片控制寄存器, 直接实现正弦形式的铁路2FSK信号正/反向双路输出, 供给后级差分放大器使用。完成输出信号的状态回采、闭环检查, 以校核输出2FSK信号的关键参数指标是否达标。
·安全串行通信接口
通信接口主要由Philips SJA1000及外围电路构成。主要完成上位逻辑控制单元与主控CPU之间安全数据交换, 接口协议灵活。实际应用中采用了双重冗余的CAN总线方式, 确保数据交换安全可靠。
·看门狗复位电路
外置硬件看门狗选用MAX1232芯片。主要完成程序由于干扰“跑飞”进入死循环之后, 输出复位脉冲, 迫使CPU重新从程序原点恢复执行, 提高系统的抗干扰能力。
·D D S直接数字频率合成器
选用AD7008 DDS芯片及外围元件构成。DDS芯片被设置成FSK工作模式。在FSK模式下, 其输出信号频率是频率控制寄存器 (FCR) 0、1以及FSK控制输入引脚FSELECT状态的函数。当FSELECT引脚为低电平时, 输出边频f1 (FCR1控制) , 当FSELECT引脚为高电平时, 输出边频f2 (FCR2控制) , 只要严格遵循铁路2FSK信号基带调制信号与边频信号频率依存关系, 选择适当的边频频率, 并且利用基带调制信号控制FSELECT引脚电平状态即可实现。根据DDS的特点, 边频的切换是瞬时完成的 (ns级) , 并且新的输出频率相位累加起点是前一频率的相位累加终点, 因此可以保持频率切换点的边频相位连续性, 符合铁路2FSK信号的技术特点。关于频率控制寄存器设置数值, 可以根据公式 (6) 确定。
·差分放大
由INA118差分放大器及外围电路构成。主要完成DDS输出正/反向2FSK信号的处理, 抑制2FSK信号中的共模成分, 提高信号纯度。同时通过调整外置的电压增益电阻, 使输出2FSK信号的电平幅度达到相关技术要求。并确保外部增益电阻在断路故障或阻值增大条件下, 差分输出端信号幅值不增加, 成衰减趋势, 从而满足核心系统故障导向安全的功能需求。
·缓冲放大器
由BUF634芯片及外围电路构成。主要完成在保持输出2FSK信号电平恒定不变的条件下, 仅对信号的电流进行放大, 增强信号对后级电路的驱动能力。
·状态回采模块
由光耦、运放电路等构成。主要完成输出2FSK信号的再采集、隔离整形与输入, 实现信号的实时闭环检查, 提高系统的安全性。
软件设计
为了满足可靠性、安全性和实时性的要求, 系统软件采用了汇编语言编写源代码, 并且采取了一些措施提高软件的抗干扰能力, 例如:软件陷阱、指令冗余、关键数据的备份以及差错校验等, 系统软件流程示于图6。
测试结果及结论
实验室环境下内对该项成果进行了测试, 包括载频精度、低频精度、低通滤波器通频带以及边频的切换时延等指标。结果表明:信号精度和实时性完全可以满足现场要求, 相对误差均控制在10-5～10-6范围内。采用DDS技术的铁路专用2FSK信号发送模块, 可以实现使用同一硬件平台, 完成我国铁路包括UM71、ZPW2000A、国产移频等不同类型列控信息输出的功能。目前, 该项成果已在工程现场得到应用, 运行稳定。相对于其他方式的设计, 例如FPGA、PLL频率合成、虚拟仪表等, 该方案具有明显的优点:嵌入式设计、性能稳定、硬件紧凑、性价比高等。尤其是在研制过程中所采用的设计思路实现了通用化多变量控制的2FSK数字信号调制, 对于其他数据通信应用领域也具有一定的借鉴意义。
摘要：基于对我国铁路主要制式信号的典型参数特征的分析和研究, 通过MATLAB仿真软件建立我国主要制式信号的数学模型, 在重点解决边频精度、相位连续、差分放大等关键问题的前提下, 提出采用DDS直接数字频率合成技术生成我国铁路专用2FSK (二进制频移键控) 调制信号的新方法, 并给出相关的硬件、软件设计。
关键词：铁路信号,直接数字频率合成,频移键控
参考文献
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直接数字频率合成系统 篇2
关键词：数字频率合成技术,设计,DDS
0 引言
近年来, 数字集成电路得到了很快的发展, 一种新的频率合成技术在此基础上诞生了。目前, 直接数字式频率合成 (DDS) 技术更是得到了大家的普遍关注。相位累加器、波形存储器、数模转换器是该技术的组成部分, 它的正弦波产生是通过数控振荡器 (NCO) 来实现的, 并且所产生的正弦波的频率 (相位) 都是可调的[5]。
1 直接数字频率合成技术的基本原理
DDS中通过一个周期TC, 相位累加器 (PD) 存储N比特的频率相位值, PC累加一次是由频率控制字K (Frequency Control Words) 来控制的, 这也意味着PD中存储了一个信号波形的相位值。K通过与2N取模即相除运算, 存储的离散二进制代码数字形式的相位值, 通过正弦函数表ROM电路转化为了相应的离散二进制代码数字量化幅度值, 再经过数模转换器把数字量化的幅度值转变为一个呈现阶梯式的模拟信号。要得到一个平滑的模拟正弦信号输出, 最后通过低通滤波器平滑作用完成整个信号波形, 这就是DDS频率合成的基本原理。由原理分析可以看出, 当PD计数大于2N时, 累加器自动溢出最高位, 保留后面的N比特数字, 存入累加器中, 即相当于做模余运算, 每2N/K个时钟周期相位累加器就溢出一次[6]。直接数字频率合成的输出频率fo是由K和fc所确定的, 其关系式如下:
当K—I时, 输出频率为最小频率输出, 则DDS的最小频率分辨率可达:
此时, DDS相当于一个小的数字分频器。当N非常大时, 即相当于累加器长度也是非常大, 这样就能够得到所要频率分辨率。由于计算所得出的K值不一定为整数, 因此存在一定的误差, 这些都属于正常范围内的。
因为正弦查询表 (ROM) 模块的容量受到限制, PD是将转化为二进制数的高位来当做寻址地址, 并把这个寻址地址送入ROM中来得到波形幅度值。通过DDS中系统时钟对正弦信号进行采样, 把这些采样点储存到ROM中, 通过改变查询表来达到各种不同的波形输出效果。
2 DDS的基本结构
DDS的核心部分包括PD、ROM、数模转换器 (DAC) 和低通滤波器 (LEE) 这4部分。下面分别对它们进行简单介绍。
2.1 相位累加器 (PD)
PD主要包括频率字寄存器和相位寄存器, 是直接数字频率合成的组成部分。PD主要作用是实现相位的累加, 得到一个数, 并把这个数存储起来。
假定PD的值为∑n, 经过一个周期之后, 所存储的结果设为∑n+1, 两者之间的关系如下:
由式 (3) 可看出, ∑n是公差为K的等差数列, 得出以下结论:
其∑0为PD的最初值。
PD主要是有N比特加法器和N比特寄存器构成, 所谓的寄存器一般是由N个D触发器所组成的。
2.2 正弦查询表 (ROM)
ROM中所保存的数据是通过相位变换, 变换成相对应的二进制数值, 从而得到正弦幅值, 由此可知, ROM所实现的功能是在某个周期内, PD通过相位变换的二进制数值通过对其高m位进行寻址, 输出的结果是在这个周期内通过相位变换得到的二进制正弦幅值序列。ROM的存储量可用表达式2m·Mbit来表示, 其中m为PD的输出位数, M为正弦查询表的输出位数。假设m=12, M=8, 通过式2m·M计算可以得出ROM的存储量为32768bit。
如果需要在DDS芯片中集成大的正弦查询表存储量, m和M值变大可以使用容量压缩, 通过这种方法可以使DDS的杂散性有所提高, 但会使成本提高, 功耗增大和可靠性下降。
2.3 数模转换器 (DAC)
DAC的作用通过转换将二进制数字信号转换成模拟信号。由于在数模转换器中所输出的信号并非连续的信号, 是以绝对分辨率为最小单位, 因此数模转换器所输出的是阶梯模拟信号。
2.4 低通滤波器 (LPF)
低通率波器的作用是将数模转换器所产生的阶梯模拟信号转化为平滑的模拟信号。
3 DDS的工作特点
通过对DDS的工作原理以及基本结构介绍, 总结出DDS具有以下几个特点。
3.1 频率分辨率高
假设K=1, 并且fc为一特定值时, 直接数字频率合成的分辨率, 主要由PD中的N决定, 当N非常大时, 可以得出很高的频率分辨精度, 这些都属于理论上得出来的。输出频点多, 可达2N个频点, 相比较而言, 传统的频率合成方法是很难达到这么高的频率分辨精度。
3.2 频率变化速度快
根据DDS的原理, 可以了解到DDS不需要通过相位反馈来实现频率合成, 所以频率的建立以及切换相对来说很快, 切换速度可以用μs来表示, 在DDS中各个部分是相对独立的。在直接数字频率合成技术中, 合成的频率所需要的时间是由几个因素来决定的。如DDS中需要数控振荡器, 组成数控振荡器的一些工艺结构会影响频率合成时间;DAC变换过程中上升沿、下降沿以及信号处理过程中的时延会给DDS频率合成时间带来影响, 数字信号处理过程中的时延与时钟周期是息息相关的。
3.3 能实现各种数字调制
因为DDS中需要的信号频率、相位、幅度都是由数字信号部分所控制, 如调频部分可以由K控制, 如果在进行CHIRP调制时, 只用在K前再加一个累加器即可;调相时在PC输出端直接加上调制信号;调幅时直接在ROM表输出端对幅度进行控制, 因此可以通过预置内部PC的初始值来精确控制输出信号。同时, DDS还可以实现PSK (phase shift keying) 、FSK (Frequency-shift keying) 等高精度的数字调制和正交调制。
3.4 集成度高
直接频率合成中低通滤波器属于模拟信号部分, 其余部分都是属于数字信号部分, 从而使系统具有集成度高、功耗低、体积小、重量轻等特点。
3.5 其他工作特点
1) 可以产生任意波形。
2) 输出相位噪声低, 对参考频率源的相位噪声有改善作用。
3) 频率切换时相位连续。
4) 可以输出宽带正交信号。
4 结语
直接数字频率合成技术是利用相位累加器存储信号的相位信息, 其信息的存储要通过频率控制字K来控制相位的累加情况, 通过正弦查询表把相位信息转化为离散的数字量幅度信息, 经过数模转换器把离散的数字量信息变换成模拟正弦量, 最后低通滤波后输出所需的频率。采用DDS频率合成技术其优点是能得到高精度的频率和相位分辨率, 能获得快速频率转换时间和低相位噪声的频率信号, 这种技术均具有结构非常简单并且集成度很高的特点
参考文献
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直接数字频率合成系统 篇3
直接数字频率合成技术(direct digital frequency synthesize,DDS或DDFS)是第三代频率合成技术。它采用全数字技术,并从相位角度进行频率合成。DDS具有相对带宽宽,频率转换时间短,频率分辨率高,输出相位连续,可产生宽带正交信号以及其他多种调制信号,控制灵活方便,性价比高等特点[1]。本文采用多级流水线控制技术对DDS相位累加器进行了优化,利用存储对称波形方法对波形存储表进行了优化,并在开发环境下对其进行了功能仿真,选用现场可编程器件FPGA作为目标器件,得到可以重构的IP核,实现了复杂的调频功能。
1 DDS基本原理
目前,常用的直接数字频率合成器是波形存储DDS[2,3,4,5,6,7,8,9,10]。它不同于以前的频率合成概念,即不是从对频率进行加、减、乘、除运算的角度进行频率合成的,而是从相位的概念根据式(1)进行频率合成的。
式(1)中将2π的相位均匀量化M份,实际中,M=2N;fc为采样频率;K为常量,满足K/M,M<1/2。
2 相位累加器的优化设计
相位累加器用来实现线性数字信号的逐级累加,信号范围从0加到累加器的满偏值。在通常的电路设计中,累加器模块采用超前进位加法器,这种结构克服了串行进位引起的时间滞后,很大程度上提高了加法器的运算速度,但仍有不足。为了优化DDS系统的性能,提高频率转换速度,使用选择进位加法器和8级流水线方案对累加器进行优化,其结构如图1所示。把32位加法分为8级流水线,每一级用选择进位加法器来实现4位相加,进位信号通过Brent-Kung二元树结构提前计算。当通过Brent-Kung结构计算的进位信号到来时,即可选出4位数相加之和,故相比单独使用选择进位的加法器运算速度快。
3 波形存储表的优化设计
用相位累加器输出的数据作为波形存储器的取样地址进行波形的相位/幅值转换,即可在给定的时间上确定输出的波形抽样幅值。N位的寻址ROM相当于把0°~360°的正弦信号离散成具有2N个取样值的序列,若波形ROM有D位数据,则2N个取样值的幅值以D位二进制值固化在ROM中,按照地址的不同可以输出相应相位的正弦信号幅值。ROM容量不能做得很大,可以采用存储对称波形的方法压缩数据,从而等效地减小相位的截断位数。
在1/4周期表的基础上,利用正弦值-相位差的方法进一步压缩ROM表。不在ROM表中存储sin θ值,而存储(sin θ-2θ)/π值。由于在电路中,相位和幅度都采用归一化二进制码来表示,所以只需要用一个加法器将查表结果与相位相加,即可得到正常波形,电路结构如图2所示。可以求出max(sin θ-2θ/π)≈0.21sin θ,因此ROM表中所存储的波形幅度值大约节省了2位,在读出(sin θ-2θ)/π后,再加上2θ/π,即得sin θ。
4 仿真结果
根据式(1)可知,通过改变频率控制字K,就可以得到不同的输出频率,即实现了调频的功能。图3为调频功能仿真图,当频率控制字K=32′h000FFFFF时,理论输出频率为fo=24.4 kHz;当频率控制字变为K=32′h001FFFFF时,理论输出频率为fo=48.8 kHz;频率控制字变为K=32′h003FFFFF时,理论输出频率为fo=97.7 kHz;当频率控制字变为K=32′h007FFFFF时,理论输出频率为fo=195.3 kHz。从图4中可以清楚地观察到频率的变化过程。
对整个模块的驱动时钟来说,若时钟源器件的频率不符合实际需要,需要再设计一个倍(分)频器,将其倍频或分频。该功能可以使用外置锁相环(PLL)来实现。
5 结 语
本文对直接数字频率合成技术进行了系统研究,从成本和性能考虑对电路进行优化设计。仿真和实验结果证明:系统采用外置PLL,可改变系统参考时钟,达到提高输出频率,增加带宽的目的;系统相位累加器的加法器采用选择进位加法器和8级流水线的方案,实现了提高系统工作速度的目的;系统波形存储表中的数据采用存储对称波形数据的方案,间接地降低了相位累加器的截取位数,达到了降低杂散的目的。
参考文献
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一种高精度直接数字频率合成方法 篇4
关键词：直接数字频率合成,GNSS秒脉冲,电阻网络,快速修正
0引言
船载中高频 (MF/HF) 组合电台设备中需要同时产生多路高精度本振信号, 传统的模拟压控振荡器 (Voltage Control Oscillator, VCO) 本振方式存在频率固定和生产调试复杂度高等问题, 采用货架DDS芯片直接产生则需要多个DDS芯片, 成本较高, 且以上2种方式都需要一个高稳定度的晶振才能满足苛刻的频率容限要求。为了兼顾成本、频率产生灵活性和高稳定度, 在电台设计中利用FPGA多余的资源, 实现基于FPGA的DDS专用模块, 并利用中高频组合电台自带的GNSS导航定位模块输出的高精度秒脉冲信号, 对DDS模块的步进相位进行修正, 并利用电阻网络实现D/A数模转换, 产生出频率稳定度优于1 Hz的本振信号。
下面简要介绍基于FPGA的直接数字频率合成器设计方法, 重点阐述GNSS秒脉冲信号对DDS模块的修正方法, 以及修正后的数字信号如何经过倒T型电阻网络转换成模拟信号输出, 最后给出设计实现结果。
1基于FPGA的直接数字频率合成器
直接数字频率合成器是通过相位累加方式直接合成所需波形的一种新的频率合成技术[1]。不同于传统锁相环结构需要经过环路滤波进行频率调整和锁定过程, DDS方式具有建立时间快、转换时间快、频率精度高和频带宽等特点[2,3]。因此, 直接数字频率合成技术在移动通信、高清电视 (HDTV) 和无线WI-FI等领域如中得到广泛的应用。一个典型的DDS结构如图1所示。
由图1可以看到, DDS由控制器、频率控制字、相位累加器、正弦查找表、数模转换器和低通滤波器组成, 其中数模转换器和低通滤波器在FPGA外部实现。其工作原理如图2所示。
将正弦波的一个周期与图2极坐标上的单位圆对应起来, 圆周上点的角度对应正弦波的相位, 圆周上点在Y轴方向上的值是正弦波的幅度。按照奈奎斯特采样定律, 一个连续正弦波可以由一组间隔固定相位的离散点组成。所以, 按照某一个角度增量以逆时针方向周期性选择圆周上的对应点, 就能得到某个频率的正弦波。其角度增量的大小决定了正弦信号的频率, 初始相位决定了正弦信号的相位。在FPGA实现时, 相位累加器完成相位的累加, 每溢出一次代表正弦信号的一个周期, 每次的累加值即量化后的频率控制字, 累加器输出结果通过对应的正弦查找表得到正弦信号的幅度值。
用N比特表示相位, M比特表示幅度, W为N比特频率控制字的值, 则DDS输出的正弦信号频率fout为:
fout=W×fclk/2N
fclk为时钟频率, 最小频率精度为:
Δf=fclk/2N。 (2)
这里DDS模块设计中, 频率控制字量化精度N为32 bits, 工作时钟300 MHz, 最小频率精度0.07 Hz。M取12 bits, 正弦查找表采用1/4周期存储表。
2GNSS秒脉冲修正方法
国内外已有许多关于GNSS精确秒脉冲修正频率稳定度的研究[4,5], 主要利用GPS秒脉冲检测晶振频率准确度, 并通过D/A电路转换为电压量控制压控晶体振荡器, 微调晶体的频率, 这些方法只能输出固定频率, 调整速度慢。这里采用的方法是将GNSS秒脉冲信号和授时数据引入FPGA芯片, 通过对晶振频率计数实时计算并调整DDS频率控制字, 使得DDS的输出频率稳定在设定值上。将上述DDS模块加入GNSS秒脉冲修正后的框图如图3所示。
秒脉冲有效性检测模块通过GNSS的授时数据判定当前GNSS秒脉冲的有效性, 若数据有效, 则将有效标志输出至DDS频率控制字计算模块, 以判定此时DDS频率控制字计算有效。当秒脉冲上升沿检测模块检测到秒脉冲上升沿, 计数器对晶体频率开始计数, 检测到下一个秒脉冲上升沿后停止计数, 计数值即为晶体振荡器频率, 将其存入结果锁存器。计数器可以采用多次计数取移动平均值的方法减小测量误差。DDS频率控制字计算模块根据标称频率值和晶体振荡器频率计数值进行计算, 将修正后的DDS频率控制字输出至相位累加器, 从而修正DDS的输出频率。
由于DDS模块输入频率源为晶体振荡器, 所以其输出频率的误差与晶体振荡器的误差相关。计数器及结果锁存器在准确的GNSS秒脉冲信号周期下得到的晶体振荡器频率计数值, 可以用来对DDS输出频率的误差进行修正。假定期望DDS的输出标称频率为F0, 计数器及结果锁存器实际测得的晶振频率为Fc, DDS内部工作时钟为晶振时钟的N倍频, 则归一化的频率控制字为:
FTW=2π·F0/ (Fc·N) 。 (3)
式中, 2π表示一个周期。
设DDS相位累加器的位宽为M, 将2π以2M量化, 则实际的频率控制字为:
W=round (2M·F0/ (Fc·N) ) 。 (4)
式中, round表示取整数。
显然, 在接收到的GNSS授时数据有效的情况下, DDS输出频率每秒都能得到修正, 并且由于DDS芯片的工作特点, 其修正效果立即在DDS输出频率上得到体现, 从而获得了对期望的DDS输出标称频率开环直接修正速度快、精度高的有益效果。
3倒T型电阻网络D/A转换器
修正后的DDS输出的是一个M位二进制数, 需要经过数模转换生成可用的模拟频率信号。倒T型电阻网络是应用最多的一种D/A转换器。
n位倒T型电阻网络D/A转换器的原理图如图4所示。由图中可以看出, 解码网络电阻只有2种:即R和2R, 且构成倒T型, 故又称为R-2R倒T型电阻网络DAC, 其中S0～Sn-1为模拟开关。
模拟开关Si由输入数码Di控制, 当Di=1时Si接运算放大器反相端, 电流Ii流入求和电路;当Di=0时, Si则将电阻2R接地。根据运算放大器线性运用的“虚地”的概念可知, 无论模拟开关Si处于何种位置, 与Si相连的2R电阻均将接 “地” (地或虚地) 。依次类推, 这样, 流经2R电阻的电流与开关位置无关, 为确定值。分析R-2R电阻网络可以发现, 从每个节点向左看的二端网络等效电阻均为R, 流入每个2R电阻的电流从高位到低位按2的整数倍递减。设基准电压源电压为VREF, 则总电流为I=VREF/R, 则流过各开关支路 (从右到左) 的电流分别为I/2、I/4、… I/2n-1、I/2n。于是可得到各支路的总电流为:
输出电压为:
式 (6) 表明, 对于在图4电路中输入的每一个二进制数, 均能在其输出端得到与之成正比的模拟电压。倒T形电阻网络由于流过各支路的电流恒定不变, 故在开关状态变化时, 不需电流建立时间, 所以该电路转换速度快, 尖峰脉冲干扰较小, 是使用最广泛的一种D/A转换器。
4设计实现
在电台设计中实现了这里所描述的一个频率合成器。其中DDS采用Altera公司的CycloneIII系列的FPGA, 型号EP3C5, 编程语言为Verilog, 采用50 ppm的普通有源晶振。如上所述, 正弦查找表输出是12位二进制数, 综合考虑体积和精度, 选择高8位作为电阻网络的开关信号, 将对应FPGA输出IO接图4所示的电阻网络的D0～Dn, 这里n取8。产生1 MHz频率信号时的频谱分析图如图5所示。
如图5所示, 测得的中心频率点1的频率分辨率精确到0.001 Hz, 旁瓣与主瓣相差-74.44 dB, 完全可以满足10 Hz的频率稳定度要求。
5结束语
上述依据GNSS接收机模块的1PPS秒脉冲输出精度能达到ns量级这一特性, 将其用于直接数字频率合成器实时修正, 并利用倒π型电阻网络转换输出。验证系统实测结果表明, 该方法产生的频率精度高、频率设置灵活、转换速度快, 对于船载中高频电台这类频率较低的应用场合, 完全可以满足信号调制或解调对本振频率的需求。
参考文献
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直接数字频率合成系统 篇5
信号发生器是现代电子系统的重要组成部分,是决定电子系统性能的关键设备。它在通信、雷达、电子对抗、导航、广播电视、遥控遥测、仪器仪表等许多领域中应用广泛。传统的利用电子线路产生的信号,其稳定性和可调性较差,而且产生的频率一般只在低频范围内。较之传统方法,采用直接数字频率合成技术DDS(Direct Digital Synthesis)设计的信号发生器,其产生的信号具有波形稳定性好、频率分辨率高、频率切换速度快、频率切换时相位保持连续的优点。
目前实现DDS技术的方式主要有两种,一种是采用现场可编程门陈列FPGA(Field-programmable gate array)实现,另外一种是采用专用的信号发生芯片。其中利用FPGA实现信号发生器[1],由于受FPGA特性的限制,其产生的信号频率范围较窄。本设计采用以DDS技术为核心的AD9852芯片,完成了高分辨率的正弦信号的产生,其信号频率的范围大大宽于利用FPGA所实现的频率范围,并实现了AM、FM、ASK、FSK、PSK等调制信号。
1 DDS的基本原理
DDS是把一系列数字量形式的信号通过数/模转换器转换成模拟量形式的信号合成技术[2]。
基本的DDS是把一个单位幅度的正弦函数在0～2Ω的相位区间上分成2N个等间隔点,计算出各点对应的正弦函数值,并用D位二进制数表示,然后写入有N位地址线,D位数据线的ROM中,构成正弦表。合成频率的过程是控制改变相位增量Δφ(n),由于相位增量不同,在一个正弦周期内的取样点就不同,而取样是在系统时钟控制下进行的,即取样周期是一定的,因此,根据相位增量和所对应的点,从ROM中读出相应函数值所形成的量化正弦波周期也随着相位增量的改变而改变,从而达到合成所需频率的目的。
DDS基本由五部分组成:频率码锁存器(FR)、相位累加器(PA)、ROM(存入正弦表)、数/模变换器(D/A)、低通滤波器(LPF),在时钟的统一协调下工作。DDS的基本结构如图1所示。
2 系统硬件设计
2.1 信号发生器主体电路的设计
信号发生器系统主要包括LPC2132微控制器,AD9852、MAX232电平转换芯片,ZLG7290键盘芯片,AD811高速运算放大器和液晶。之所以选用LPC2132芯片作为核心控制器,是因为该芯片采用ARM7TDMI-S核[3],具有单电源供电和JTAG(Joint Test Action Gruop)仿真调试的功能,而且在该控制器上可以移植μC/OS-Ⅱ操作系统,从而可以实现实时的任务调度。在整个系统中,ZLG7290键盘芯片完成用户的键盘输入功能,通过I2C总线向LPC2132发出键盘中断信号,LPC2132分析和处理用户的指令,完成对AD9852的信号合成控制。高速运算放大器AD811对合成的信号进行功率放大,实现在50Ω的负载上信号电压峰-峰值达到(6±1)V。为了达到低噪声的效果,最后在信号输出上加了一级滤波电路。系统框图如图2所示。
2.2 滤波电路的设计
滤波器的主要作用是用来平滑由AD9852产生的梯形波形,滤除合成信号杂散的频率分量,提高合成信号质量。不同信号的性质决定了选取不同类型的抗混叠滤波器。
由于本系统输出的信号是单一频率的正弦信号,则要求滤波器的幅频特性在通带内非常平坦,通带外选择性好,因此选用了椭圆滤波器。
椭圆滤波器的幅度函数为:
式中的ε为小于1的正数,表示纹波情况,Rn(ω)为关于信号频率的的多项式。
椭圆滤波器的设计参数是临界频率ωi(i=1,2,…,k)和ε。这些参数应满足图3所示的幅度条件。
和:
式(2)、(3)中的A1是通带平方幅值,A2是阻带平方幅值,ωc1是通带纹波边界,ωc2是阻带纹波边界,且有:
根据计算,可得:
式中Δ是ω≤ωc1时Rn(ω)的最大值。由于Rn(1/ω)=1/Rn(ω),这表示当ω≥ωc2时,Rn(ω)的最小值为1/Δ,因此由式(3)要求:
综上所述即可设计出如图4所示的9阶抗混叠椭圆滤波器。该滤波器的截止频率为15 MHz,满足正弦输出信号频率为10 MHz的条件。
2.3 功率放大电路的设计
此部分的核心器件是高速运算放大器AD811,AD9852输出的信号经过此功率放大模块后即可得到放大,且能使输出波形清晰、稳定。
功率放大部分由高速运放芯片AD811和甲乙类推挽输出级电路组成。其电路原理图如图5所示。由于DDS芯片AD9852的输出为一个含有500 m V直流分量的信号,直接通过高速运算放大器AD811放大输出会产生截止失真。因而此部分在AD9852与AD811之间加入了一个隔直电路,使AD811的输入信号不含有直流分量,从而避免了放大后输出发生截止失真。
3 软件设计
由于系统采用了以ARM7TDMI_S为内核的微控制器,所以引入μC/OS-Ⅱ实时操作系统,此操作系统的源代码是公开的,而且具有可移植、可固化、可剪裁的特性。μC/OS-Ⅱ不支持时间片轮转调度法(Round-robin Scheduling)。全部μC/OS-Ⅱ的函数调用与服务的执行时间具有可确定性,即μC/OS-Ⅱ系统服务的执行时间不依赖于应用程序任务的多少[4]。
由于采用了μC/OS-Ⅱ操作系统,结合灵活强大的C编程语言,整个系统的软件设计流程图见图6。
程序设计中最重要的是频率控制字设定,其计算公式为:
为了更容易地计算FCW,用VC编写了AD9852Assistant软件,用户可以设置系统时钟、幅度、偏移、初相等;该软件可以提供所需的频率控制字和幅值控制字,省去了大量的数学计算,提高了编程效率。界面如图7所示。
4 测试结果
经实际测试证明,该系统可以精确地产生1 kHz～10 MHz的正弦波,输出信号频率稳定度优于10-4,在50Ω负载电阻上的电压峰-峰值Vopp约为5 V。用示波器观察时发现无明显失真,且波形较平滑。其波形如图8所示,图中横坐标每格为100.0μs,纵坐标每格为5.00 V。表1为一组正弦信号的测试数据。
通过对AD9852的控制寄存器以及控制管脚的改变,可以产生AM、FM、ASK、FSK、PSK的信号,FSK键控波形如图9所示,图中横坐标每格为50.00μs,纵坐标每格为5.00 V,其传输的二进制基带序列码速率为10 kbit/s,载波频率为100 k Hz。
5 结语
DDS技术和嵌入式系统技术的结合,使信号发生器的性能提高到了一个新的水平,该系统产生的波形稳定性好,频率精度高,引入μC/OS-Ⅱ操作系统大大减少了整个系统的软件开发周期,而且每个波形的程序都依模块化编写,需要实现不同的波形,只需加入相应的模块程序。该系统可广泛应用于科学研究和产品设计。
参考文献
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[3]周立功,张华.深入浅出ARM7-LPC213X/214X(上册)[M].北京:北京航空航天大学出版社,20051-2.
直接数字频率合成系统 篇6
DDFS波形合成, 可以看成是一种对合成波形的逆采样过程。合成波形的原始数据存储在系统的RAM中, 一般称为波表 (waveform table, WFT) 。WFT的地址由一个累加器产生, 累加器的累加步长是可变的, 从而WFT的地址变化速度也是可变的, 从而合成波形的频率也是可调的。
一个简单的DDFS合成系统如图1所示。
如图1所示, 一个寄存器和一个加法器构成了一个基本的累加器, Fcw为累加步进值。为提高DDFS的合成频率精度和范围, 累加器的宽度一般都远远大于WFT的宽度。一般都在32位以上, 有的甚至在64[3—5]。这样累加器产生的地址 (相位) 精度会远远大于WFT的所能提供的精度。所以, 在结构上只能累加器的高N (即WFT的地址位长) 位接到WFT。这就意味着WFT相对于累加器, 只是提供了一部分波形数据, 在这些数据之外, 输出只是一个对上一个值的保持, 直到下一个值到来。
这种情况下的合成波形实际上是对理想波形的一个模拟, 它与理想波形之间存在一个误差, 成为相位截断误差。对于一个周期为N点, 幅度为A的正弦波形, 相位截断误差为
式 (1) 中, n+u为n和n+1之间的一个点, 即0<u<1, 合成波形和相位误差波形如图2所示 (设采样频率为f0) 。
对式 (1) 进行傅里叶分解:
如果fs为信号频率, 相位截断噪声的频率分布为fs, (N±1) fs, (2N±1) fs, …这些点上。从图3的频谱图也可以看到这些谱线的分布 (考虑舍入误差) 。
从图3可以看到, 合成波形的频谱除基波外, 由两部分构成:由于相位截断造成的频谱, 呈多个单独的谱线, 表现为谐波;由于舍入误差造成的频谱, 与白噪声类似。
在波形合成时, 常用无杂散动态范围 (spurious free dynamic range, SFDR) 来衡量输出波形的质量。从图3可以看出, 影响合成波形最大原因在于相位截断噪声, 只要能降低由相位噪声造成的谱线幅度, 就可以有效提高系统的SFDR。
1 提高SFDR的方法
目前, 提高合成波形SFDR的方法有很多, 最简单的方法就是提升WFT容量。然而, WFT的增加, 会增加系统的开销和降低系统的速度。为了不增加WFT的容量, 有许多节省波表或无波表的算法, 如泰勒级数展开算法[6], 非线性DAC[8], 粗-细分割法[9], 正弦相幅差值算法[10], 插值算法[11,12], 等。但是这些方法的实现无一例外, 也要增加系统开销或具有很强的工艺依赖性。
抖动 (dithering) 处理, 可以在不增加波表容量, 也不增加其他数据计算单元的条件下, 有效提高SFDR 10~20 d B[4,5]。
抖动处理, 只需要在系统中增加一个随机数发生器, 与相位数据叠加, 增加很少的系统开销, 就可以有效降低相位截断噪声, 如图4所示。
以一个16位宽度的WFT为例, 在增加相位抖动处理后, WFT深度分别为32、64、128时的频谱变化。
由图5~图7可以看到, 同样的WFT深度下, 加入抖动处理后, 依WFT不同, SFDR可以改善10~16 d B, 进一步的仿真显示, WFT深度越大, 抖动处理对SFDR提高的效果越明显, 当WFT深度为1 024时, SFDR的改善可以达到23 d B。
尽管经过抖动处理, 合成波形的噪声基底有所提高, 但是影响SFDR的谐波成分可以被有效降低。进一步的研究证明, 非减性 (nonsubtractive) 相位加扰处理的结果可使正常情况下每个ROM寻址位6d B的杂散改善提高到每位12 d B[4,5]。
2 抖动处理中抖动幅度与SFDR改善的关系
对于特定的WFT深度, SFDR的改善情况和施加抖动处理的幅度有关。
为了便于观察, 对一个具有6位地址宽度的WFT, 40位累加器的DDFS系统, 将加扰幅度从18位到38位的SFDR进行计算和整理, 得到如图8所示的结果。
可以看到, 这种情况下, 最佳抖动数据幅度为34位。为了得到更一般的结果, 分别对5、6、7、8位宽度的波表进行抖动处理仿真, 并且将抖动幅度步进值进一步细化, 进行256个加扰幅度点的SFDR计算, 分别得到如图9所示的结果。
从图9可以看到, 当抖动幅度较小时, 随着抖动幅度的增加, 虽然SFDR存在变动, 但是总体趋势在增加。到一定幅度后, 达到一个最佳的SFDR。以后, 随着抖动幅度的进一步加大, SFDR又开始恶化。而且, 随着波表宽度的增加, 最佳抖动宽度开始出现增加的趋势, 如波表宽度为8时, 抖动幅度设为32或33位都可以达到最佳的SFDR。
由几种波表宽度的仿真可以得到, 最佳的抖动幅度为
式中, Wdithering为加扰宽度;Wacc为累加器宽度, WWFT为波表宽度。
通过以上硬件模型的仿真, 得到与文献[4, 5]的数学分析基本相同的结果。其中我们还发现, 当波表宽度为8位时, 最佳抖动幅度的宽度有两个。
为了进一步研究抖动幅度对合成频谱的影响, 将不同的抖动级别 (18~28位宽度) 下对合成频谱的影响进行了合成, 得到抖动幅度扫描下的合成波形频谱图变化趋势, 如图10所示。
可以看到, 在一定的累加器宽度和WFT宽度下, 随着抖动幅度级别的增加, 从高次谐波开始, 谐波幅度逐步降低, 当幅度级别, 即抖动数据宽度, 到Wdithering=Wacc-WWFT附近, 影响SFDR的低次谐波的幅度显著降低, 尽管整体的噪声基底在增加。当抖动超过一定幅度级别后, 噪声基底大大增加, 会抵消掉谐波幅度降低带来的SFDR提高。
3 小结
通过DDFS系统合成波形的频谱特点, 在系统中增加相位抖动处理, 可以将合成波形的SFDR提高10~20 d B。缺点是提高了噪声基底, 减少了动态范围, 但是在波形合成中, 在大多数情况下, 可以忽略这些影响。抖动处理, 结构简单, 适用于规模有限, 对性能要求不高的DDFS系统。在这类系统中加入合适幅度的抖动信号后, 会大大降低系统的SFDR, 且硬件开销很小。
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直接数字频率合成系统 篇7
直接数字频率合成器 (Direct Digital Synthesizer) 是从相位的概念出发直接合成所需波形的一种频率合成技术。一个直接数字频率合成器由相位累加器、加法器、波形存储ROM、D/A转换器和低通滤波器 (LPF) 构成。DDS的原理框图如图1所示:
其中K为频率控制字、P为相位控制字、fc为参考时钟频率, N为相位累加器的字长, D为ROM数据位及D/A转换器的字长。相位累加器在时钟fc的控制下以步长K作累加, 输出的N位二进制码与相位控制字P相加后作为波形ROM的地址, 对波形ROM进行寻址, 波形ROM输出D位的幅度码S (n) 进D/A转换器变成阶梯波S (t) , 再经过低通滤波器平滑后就可以得到合成的信号波形。合成的信号波形形状取决于波形ROM中存放的幅度码, 因此用DDS可以产生任意波形。这里我们将用DDS实现正弦波的合成, 并通过FPGA芯片实现其硬件电路。
笔者主要进行DDS软件方面的设计, 所以以下原理与仿真以软件方面为主。
1. 频率预置与调节电路
K被称为频率控制字, 也加相位增量。DDS方程为:f0=fc×K/2N, f0为输出频率, fc为时钟频率。当K=1时, DDS输出最低频率 (也即频率分辨率) 为fc/2N, 而DDS的最大输出频率由Nyquist采样定理决定, 即fc/2, 也就是说K的最大值为2N-1。因此, 只要N足够大, DDS可以得到很细的频率间隔。实际中DDS的最高输出频率由允许输出的杂散水平决定, 一般取值为f0≤40%fc。要改变DDS的输出频率, 只要改变频率控制字K即可。
2. 累加器 (图2)
相位累加器由N位加法器与寄存器级联构成。每来一个时钟脉冲fc, 加法器将频率控制字K与寄存器输出累加相位数据相加, 再把相加后的结果送到寄存器的数据输入端。寄存器将加法器在上一个时钟的作用后所产生的相位数据反馈到加法器的输入端, 以使加法器在下一个时钟的作用下继续与频率控制字进行相加。这样, 相位累加器在时钟的作用下, 进行相位累加。当累加器累加满量时就会产生一次溢出, 完成一个周期性动作。
3. 控制相位的加法器
通过改变相位控制字P可以控制输出信号的相位参数。令相位加法器的字长为N, 当相位控制字由0跃变到P (P≠0) 时, 波形存储器的输入为相位累加器的输出与相位控制字P之和, 因而其输出的幅度编码相位会增加P/2N, 从而使最后输出的信号产生相移。
4. 波形存储
用相位累加器输出的数据作为波形存储器的取样地址, 进行波形的相位—幅值转换, 即可在给定的时间上确定输出的波形的抽样幅值。N位的寻址ROM有D位数据, 则2N个样值的幅值以D位二进制数值固话在ROM中, 按照地址的不同可以输出相应的相位的正弦信号幅值。
相位—幅度变换原理图如图3所示:
5. D/A转换器
D/A转换器的作用是把合成的正弦波数字量转换成模拟量。正弦幅度量化序列S (n) 经D/A转换后变成了包络为正弦的阶梯波S (t) 。需要注意的是, 频率合成器对D/A转换器的分辨率有一定的要求, D/A转换器的分辨率越高, 合成的正弦波S (t) 台阶数就越多, 输出的波形的精度也就越高。
6. 低通滤波器
对D/A输出的阶梯波S (t) 进行频谱分析, 可知S (t) 中除主频f0外, 还存在分布在fc, 2fc……两边f0处的非谐波分量, 幅值包络为辛格函数。因此, 为了取出主频f0, 必须在D/A转换器的输出端接入截止频率为fc/2的低通滤波器。
(二) 系统设计与实现
1. 参数选取
设条件N=10, D=10, fc=125 MHz, 可知:
(1) 存储器容量为1024×10 bits=10K
(2) 频率步进Δf=fo min=fc/2N≈122.07 KHz, 此时K=1
(3) 最大频率fo max=fc/2=62.5 MHz。然而, 此时每周期只采样2点, 难以保证输出精度。为了保证输出精度, 规定最低每周期采样8点, 此时K=2N/8=128, 则:fo max=K×fc/2N=15.625 MHz
(4) 相位步进2π/1024
综上所述, 波形存储器存储1024个10位采样点;频率控制1≤K≤128, 频率步进 (最小输出频率) 122.07 KHz, 最大输出频率15.625 MHz;相位控制1≤P≤1024, 步进2π/1024。系统设计
2. 波形存储
本设计中波形存储为连续存储, 对正弦波进行采样利用Quartus制造一个ROM表, 进行查值操作, 在波形的存储方法上可以有两种方案, 一个是对正弦波从0到2π进行采样, 在这次设计和以上的参数选取上均基于这种方案, 这个方案的优点是实现简单, 思路清晰;另一种方案是对正弦波从0到π进行采样, 由于正弦波的前半周期与后半周期的幅值绝对值对应相等, 只差了一个符号, 利用这种特性, 只要在ROM表的输出后加上一个符号判断即可实现正弦波的输出, 这样可以节省一半的存储空间, 但实现上稍复杂。
正弦波幅值的获得, 可通过C语言编程得到, 将C程序所得结果导出到一个文件中便可得到正弦波幅值。
3. 系统设计
由波形存储模式, 设计系统模型框图4:
4. 系统实现 (所有程序代码均附加在附录中)
本次实现系统的环境如下:
(1) 硬件:FPGA芯片:Cyclone EP1C6Q240
(2) 软件:Quartus II+Visual C++
各端口说明:
(1) 频率控制字:10位, 最大128 (0010000000) ;
(2) 相位控制字:10位, 0无相移, 512 (1000000000) 位移π;
波形存储器:
利用LPM_ROM实现ROM表的步骤是:首先产生一个*.mif文件;然后使用Altera的Mega Wizard Plug-In Manager定制一个LPM_ROM。
最后完成的原理图如图5 (由Quartus II生成) :
5. 系统仿真
(1) 最小步长的正弦波 (图6)
频率控制字:0000000001
相位控制字:0000000000
转换为模拟显示为:
仿真测得正弦波频率为:1/ (13.971us-5.791us) ≈122.249KHz, 与计算参数相近, 误差来自于仿真测量时的显示误差。
(2) 最大步长的正弦波 (图7)
频率控制字:0010000000
相位控制字:0000000000
转换为模拟显示为:
仿真测得正弦波频率为:2/ (20.387867us-20.26us) ≈15.6413MHz, 与计算参数相近, 误差来自于仿真测量时的显示误差。
3.最小步长的余弦波 (图8)
频率控制字:0000000001
相位控制字:0100000000
转换为模拟显示为:
4.最大步长的余弦波 (图9)
频率控制字:0010000000
相位控制字:0100000000
转换为模拟显示为:
(三) 总结
本设计采用现场可编程门阵列 (FPGA) 实现了一个直接数字频率合成器, 主要由累加器、加法器、寄存器、存储器组成。直接数字频率合成器具有变频范围广、频率步进小、幅度和频率精度高、调谐方便等优点。本系统允许频率调谐、相位调谐, 可以产生正弦、余弦信号。具有设计简单可靠、调谐方便等优点。不过频率步进较大、步长大时波形精度较差, 但这些不是系统设计的缺陷, 可以通过增加控制字位数、增大存储器容量来简单解决, 亦可以改变波形存储的方式, 例如对正弦从0到π进行采样甚至从0到π/2进行采样, 只要在寄存器输出后加上一个相位判断, 即可在同样的步进与波形精度下减小存储器的容量要求 (分别可减小1/2和1/4) , 换句话说, 在同样的存储器的容量下便可以减小频率步进与提高波形精度。
摘要：直接数字频率合成器具有变频范围广、频率步进小、幅度和频率精度高、调谐方便等优点。对其进行了理论分析, 并采用FPGA技术实现了这样一个系统, 该系统允许频率调谐、相位调谐, 可以产生正弦、余弦信号, 具有设计简单可靠、调谐方便等优点。
关键词：直接频率合成,可调谐,小步进,FPGA
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