直接合成（精选7篇）
直接合成 篇1
摘要：简要介绍了数字频率合成技术的研究现状及发展状况, 阐述了直接数字频率合成技术的基本原理, DDS的基本结构, 对直接数字频率合成技术进行了分析, 得出了DDS的工作特点。
关键词：数字频率合成技术,设计,DDS
0 引言
近年来, 数字集成电路得到了很快的发展, 一种新的频率合成技术在此基础上诞生了。目前, 直接数字式频率合成 (DDS) 技术更是得到了大家的普遍关注。相位累加器、波形存储器、数模转换器是该技术的组成部分, 它的正弦波产生是通过数控振荡器 (NCO) 来实现的, 并且所产生的正弦波的频率 (相位) 都是可调的[5]。
1 直接数字频率合成技术的基本原理
DDS中通过一个周期TC, 相位累加器 (PD) 存储N比特的频率相位值, PC累加一次是由频率控制字K (Frequency Control Words) 来控制的, 这也意味着PD中存储了一个信号波形的相位值。K通过与2N取模即相除运算, 存储的离散二进制代码数字形式的相位值, 通过正弦函数表ROM电路转化为了相应的离散二进制代码数字量化幅度值, 再经过数模转换器把数字量化的幅度值转变为一个呈现阶梯式的模拟信号。要得到一个平滑的模拟正弦信号输出, 最后通过低通滤波器平滑作用完成整个信号波形, 这就是DDS频率合成的基本原理。由原理分析可以看出, 当PD计数大于2N时, 累加器自动溢出最高位, 保留后面的N比特数字, 存入累加器中, 即相当于做模余运算, 每2N/K个时钟周期相位累加器就溢出一次[6]。直接数字频率合成的输出频率fo是由K和fc所确定的, 其关系式如下:
当K—I时, 输出频率为最小频率输出, 则DDS的最小频率分辨率可达:
此时, DDS相当于一个小的数字分频器。当N非常大时, 即相当于累加器长度也是非常大, 这样就能够得到所要频率分辨率。由于计算所得出的K值不一定为整数, 因此存在一定的误差, 这些都属于正常范围内的。
因为正弦查询表 (ROM) 模块的容量受到限制, PD是将转化为二进制数的高位来当做寻址地址, 并把这个寻址地址送入ROM中来得到波形幅度值。通过DDS中系统时钟对正弦信号进行采样, 把这些采样点储存到ROM中, 通过改变查询表来达到各种不同的波形输出效果。
2 DDS的基本结构
DDS的核心部分包括PD、ROM、数模转换器 (DAC) 和低通滤波器 (LEE) 这4部分。下面分别对它们进行简单介绍。
2.1 相位累加器 (PD)
PD主要包括频率字寄存器和相位寄存器, 是直接数字频率合成的组成部分。PD主要作用是实现相位的累加, 得到一个数, 并把这个数存储起来。
假定PD的值为∑n, 经过一个周期之后, 所存储的结果设为∑n+1, 两者之间的关系如下:
由式 (3) 可看出, ∑n是公差为K的等差数列, 得出以下结论:
其∑0为PD的最初值。
PD主要是有N比特加法器和N比特寄存器构成, 所谓的寄存器一般是由N个D触发器所组成的。
2.2 正弦查询表 (ROM)
ROM中所保存的数据是通过相位变换, 变换成相对应的二进制数值, 从而得到正弦幅值, 由此可知, ROM所实现的功能是在某个周期内, PD通过相位变换的二进制数值通过对其高m位进行寻址, 输出的结果是在这个周期内通过相位变换得到的二进制正弦幅值序列。ROM的存储量可用表达式2m·Mbit来表示, 其中m为PD的输出位数, M为正弦查询表的输出位数。假设m=12, M=8, 通过式2m·M计算可以得出ROM的存储量为32768bit。
如果需要在DDS芯片中集成大的正弦查询表存储量, m和M值变大可以使用容量压缩, 通过这种方法可以使DDS的杂散性有所提高, 但会使成本提高, 功耗增大和可靠性下降。
2.3 数模转换器 (DAC)
DAC的作用通过转换将二进制数字信号转换成模拟信号。由于在数模转换器中所输出的信号并非连续的信号, 是以绝对分辨率为最小单位, 因此数模转换器所输出的是阶梯模拟信号。
2.4 低通滤波器 (LPF)
低通率波器的作用是将数模转换器所产生的阶梯模拟信号转化为平滑的模拟信号。
3 DDS的工作特点
通过对DDS的工作原理以及基本结构介绍, 总结出DDS具有以下几个特点。
3.1 频率分辨率高
假设K=1, 并且fc为一特定值时, 直接数字频率合成的分辨率, 主要由PD中的N决定, 当N非常大时, 可以得出很高的频率分辨精度, 这些都属于理论上得出来的。输出频点多, 可达2N个频点, 相比较而言, 传统的频率合成方法是很难达到这么高的频率分辨精度。
3.2 频率变化速度快
根据DDS的原理, 可以了解到DDS不需要通过相位反馈来实现频率合成, 所以频率的建立以及切换相对来说很快, 切换速度可以用μs来表示, 在DDS中各个部分是相对独立的。在直接数字频率合成技术中, 合成的频率所需要的时间是由几个因素来决定的。如DDS中需要数控振荡器, 组成数控振荡器的一些工艺结构会影响频率合成时间;DAC变换过程中上升沿、下降沿以及信号处理过程中的时延会给DDS频率合成时间带来影响, 数字信号处理过程中的时延与时钟周期是息息相关的。
3.3 能实现各种数字调制
因为DDS中需要的信号频率、相位、幅度都是由数字信号部分所控制, 如调频部分可以由K控制, 如果在进行CHIRP调制时, 只用在K前再加一个累加器即可;调相时在PC输出端直接加上调制信号;调幅时直接在ROM表输出端对幅度进行控制, 因此可以通过预置内部PC的初始值来精确控制输出信号。同时, DDS还可以实现PSK (phase shift keying) 、FSK (Frequency-shift keying) 等高精度的数字调制和正交调制。
3.4 集成度高
直接频率合成中低通滤波器属于模拟信号部分, 其余部分都是属于数字信号部分, 从而使系统具有集成度高、功耗低、体积小、重量轻等特点。
3.5 其他工作特点
1) 可以产生任意波形。
2) 输出相位噪声低, 对参考频率源的相位噪声有改善作用。
3) 频率切换时相位连续。
4) 可以输出宽带正交信号。
4 结语
直接数字频率合成技术是利用相位累加器存储信号的相位信息, 其信息的存储要通过频率控制字K来控制相位的累加情况, 通过正弦查询表把相位信息转化为离散的数字量幅度信息, 经过数模转换器把离散的数字量信息变换成模拟正弦量, 最后低通滤波后输出所需的频率。采用DDS频率合成技术其优点是能得到高精度的频率和相位分辨率, 能获得快速频率转换时间和低相位噪声的频率信号, 这种技术均具有结构非常简单并且集成度很高的特点
参考文献
[1]孙文波, 薛明华, 刘林.一种基于DDS的快速跳频信号源系统设计[J].电子测量技术, 2007, 30 (9) :137-140.
[2]赵伟, 黄秀节, 雷国伟.基于DDS技术的随机频率信号发生器[J].电子测量技术, 2010, (1) :22-28.
[3]曹群, 颜德田.基于DDS的中功率低频信号源的设计[J].电子测量技术, 2005, (8) :35-38.
[4]薛文.DDS任意波形发生器的设计与实现[D].长春:吉林大学, 2004.
直接数字式频率合成器设计 篇2
直接数字频率合成技术 (Direct Digital Frequency Synthesis, 即DDFS, 一般简称DDS) , 是从相位概念出发直接合成所需要波形的一种新的频率合成技术。一个直接数字频率合成器由相位累加器、加法器、波形存储ROM、D/A转换器和低通滤波器 (LPF) 构成。DDS是直接数字式频率合成器的英文缩写。一块DDS芯片中主要包括频率控制寄存器、高速相位累加器和正弦计算器三个部分。频率控制寄存器可以串行或并行的方式装载并寄存用户输入的频率控制码;而相位累加器根据频率控制码在每个时钟周期内进行相位累加, 得到一个相位值;正弦计算器则对该相位值计算数字化正弦波幅度 (芯片一般通过查表得到) 。DDS芯片输出的一般是数字化的正弦波, 因此还需经过高速D/A转换器和低通滤波器才能得到一个可用的模拟频率信号。DDS的原理框图如图1:
其中fc为时钟频率, K为频率控制字, N为相位累加器的字长, m为ROM地址线位数, n为ROM的数据线宽度 (一般也为D/A转换器的位数) , fo为输出频率, 输出频率fo由fc和K共同决定:fo=fc×K/2N。又因为DDS遵循奈奎斯特 (Nyquist) 取样定律:即最高的输出频率是时钟频率的一半, 即fo=fc/2。实际中DDS的最高输出频率由允许输出的杂散水平决定, 一般取值为fo≤40%fc。
FPGA构成DDS的核心部分, 用于接收送来的频率字与相位字, 同时给D/A转换器输出正弦波数据。D/A抽样产生的杂波可以用低通滤波器滤除 (图2) 。
具体工作过程如下:
每来一个时钟脉冲, N位加法器将频率控制数据X与累加寄存器输出的累加相位数据相加, 把相加后的结果送至累加寄存器的输入端。累加寄存器一方面将在上一时钟周期作用后所产生的新的相位数据反馈到加法器的输入端, 以使加法器在下一时钟的作用下继续与频率控制数据X相加;另一方面将这个值作为取样地址值送入幅度/相位转换电路 (即图1中的正弦查询表) , 幅度/相位转换电路根据这个地址值输出相应的波形数据。最后经数/模转换和低通滤波器将波形数据转换成所需要的模拟波形。相位累加器在基准时钟的作用下, 进行线性相位累加, 当相位累加器累加满量时就会产生一次溢出, 这样就完成了一个周期, 这个周期也就是DDS合成信号的一个频率周期。
(二) 硬件设计
DDS的具体硬件电路框图见图3:
硬件选择:
FPGA芯片:Cyclone EP1C6Q240 (串行主动配置器件:EPCS1/EPCS4/EPCS16)
10针JTAG接口 (下载配置到FPGA)
48MHZ有源晶振
STC811复位芯片/E2PROM的复位芯片+CAT1025SI-30D
电源:L7805CV, AS2830-3.3/SPX1117-3.3, AS2830-1.5/SPX1117-1.5
D/A转换器:TI公司125M/S单路10 bit器件THS5651A
运放:OP07/AD8038
ICL7666
1. EP1C6Q240外围电路
EP1C6Q240的外围电路包括复位电路、AS配置电路、JTAG配置电路.
(1) 复位电路:采用低电平复位
(2) AS配置电路 (图4)
(3) JTAG配置电路 (图5)
2. 电源部分
电源部分为整个系统提供稳定可靠的电源供应。在该系统中, 需三个电源, 一个是FPGA的IO端口和其它器件使用的3.3V电源, 一个是供FPGA核心使用的1.5V电源, 5V电源供复位电路等。该部分主要由低压降线性稳压器件组成。电源部分的作用是为整个系统提供稳定的直流电源。
(1) 5V电源电路。电路是由10V电源变到5V电源, 利用线形稳压芯片L7805稳压。此芯片一种最简单的电源转换芯片, 基本上不要外围元件。
(2) 3.3V电源电路。I/O电压是由5V电源变到3.3V的电源提供, I/O电压 (VCCIO) 通常要求的电压轨是3.3V、2.5V、1.8V或1.5V。I/O标准可以由FPGA中的I/O模块独立设置, 因此一个FPGA就有可能存在一个以上的I/O电压。I/O电流要求取决于所用的I/O数量和时钟速度。通常, I/O电流要求低, 范围在几百毫安到3A。
(3) 1.5V电源电路。内核电压是由3.3V电源变到1.5V的电源提供。内核电压轨通常设定成VCCINT, 为FPGA逻辑供电。要求的电流从几百毫安到几十安培, 具体大小取决于时钟频率和所用的门数。因为该负载是呈高度容性, 内核电压电流要求可能在开始的时候很高。FPGA内核对瞬态响应的要求很严格, 内核电源电压必须缓慢增加并且常常要求在固定的时间长度内上升到稳定的电压。
3. D/A部分 (图6)
选用THS5651这一款D/A器件的主要理由是:在20 MHz的无杂散动态范围 (SFDR) 为61 d Bc;Setup/Hold Time为1ns;Differential Scalable Current Outputs:2 m A~20 Ma;3 V and 5V CMOS-Compatible Digital Interface;Straight Binary or Twos Complement Input;Power Dissipation:175 m W at 5 V, Sleep Mode:25 m W at 5 V。
4. 运放和低通部分 (图7)
OP07CS这款运放的主要特点:Low VOS:75μV maximum;Low VOS drift:1.3μV/°C maximum;Ultrastable vs.time:1.5μV per month maximum;Low noise:0.6μV p-p maximum;Wide input voltage range:±14 V typical;Wide supply voltage range:3 V to 18 V;125°C temperature-tested dice。
(三) 总结
本设计采用现场可编程门阵列 (FPGA) 实现了一个直接数字频率合成器, 主要由累加器、加法器、寄存器、存储器组成。直接数字频率合成器具有变频范围广、频率步进小、幅度和频率精度高、调谐方便等优点。本系统允许频率调谐、相位调谐, 可以产生正弦、余弦信号。具有设计简单可靠、调谐方便等优点。不过频率步进较大、步长大时波形精度较差, 但这些不是系统设计的缺陷, 可以通过增加控制字位数、增大存储器容量来简单解决, 亦可以改变波形存储的方式, 例如对正弦从0到π进行采样甚至从0到π/2进行采样, 只要在寄存器输出后加上一个相位判断, 即可在同样的步进与波形精度下减小存储器的容量要求 (分别可减小1/2和1/4) , 换句话说, 在同样的存储器的容量下便可以减小频率步进与提高波形精度。
参考文献
[1]罗朝霞, 高书莉.CPLD/FPGA设计及应用[M].人民邮电出版社, 2007
[2]王诚, 吴继华, 等.Altera FPGA/CPLD设计[M].北京:人民邮电出版社, 2005:58-62.
[3]Altera Corporation.Cyclone Device Handbook.US:Altera Corporation, 2005:239-246.
[4]Altera Corporation.Serial Configuration Device Features.US:Altera Corporation, 2005:4-10.
直接合成 篇3
直接数字频率合成(Di r ect Di gi t al Fr equency Synt hes i s,即DDS)是将先进的数字信号处理理论与方法引入信号合成领域，实现了合成信号的频率转换速度与频率准确度之间的统一。与传统的合成技术相比，该技术具有频率分辨率高、频率变换速度快、相位可连续变化等特点，被广泛使用于电信与电子仪器领域，是无线通信系统实现设备全数字化的一个关键技术。
DDS技术的关键就是相幅转换部分，传统的方法主要是ROM查表法。还有一种DDS，它不需要使用ROM来存储波形量化值，而是使用CORDI C(Coor di nat e Rot at i on Di gi t al Comput i ng)算法(又称为坐标旋转数字计算方法)代替ROM查找表算法，直接计算出正弦值和余弦值。本文对这两种算法进行编程、仿真研究，并进行比较。
1 基于查表法的DDS
1.1 DDS原理与组成
要直接合成一个正弦波，首先应将正弦函数进行数字量化，然后以相位为地址，以幅值为量化数据，依次存入波形存储器。DDS使用了相位累加技术来控制波形存储器的地址，在每一个基准时钟周期中，都把一个相位增量加到相位累加器的当前结果上。相位累加器的输出即为波形存储器的地址，通过改变相位增量，即可以改变DDS的输出频率值，所以基准时钟频率的稳定度也就是输出频率的稳定度。相位累加器输出的地址，由波形存储器取出波形量化数据，经过数模转换器得到相应的阶梯正弦波，最后再使用低通滤波器对其进行平滑，得到所需频率的平滑连续的正弦波。
DDS基本原理组成框图如图一所示。它主要由标准参考时钟、相位累加器、相位寄存器、波形存储器、D/A数模转换器、低通滤波器等部分构成。
相位累加器以频率控制字FM为步长进行累加运算，产生所需的频率控制数据。相位寄存器在时钟的控制下把累加的结果作为数据存储器(ROM)的地址，对ROM进行寻址。同时把累加运算的结果反馈给相位累加器，以便进行下一次累加运算。ROM中存储二进制码表示所需合成信号的相位/幅度值，相位寄存器每寻址一次ROM，就输出一个相对应的信号相位/幅度值。由于信号相位/幅度值用二进制码表示，如果需要输出模拟波形，需送入D/A转换器进行数/模转换，最后经低通滤波器进行平滑处理，就可以得到平滑的信号波形。
波形存储器所储存的幅度值与所需信号有关。用相位累加器输出的数据作为波形存储器的取样地址，进行波形的相位/幅度转换，即可在给定的时间上确定输出波形的抽样幅值。N位的寻址ROM相当于把0°到360°的正弦信号离散成具有2N个样值的序列，若波形ROM有D位二进制数值固化在ROM中，按照地址的不同可以输出相应相位的正弦信号的幅值。
DDS的输出频率fout是系统工作频率fcl k、相位累加器比特数N及频率控制字FM三者的一个函数，其数学关系为：
它的频率分辨率，即频率的变化间隔为：
1.2 程序设计及仿真结果
由于相位累加器的输出为32位，如果把相位累加器输出的所有位数全部用来查询ROM，那ROM的容量就会非常大，如此巨大的ROM表容量在实际工作中将难以实现。因此，设计使用相位地址的高18位来寻址，并舍去低位的相位截断方法。只是这种方法会引入一定的噪声，但可以节省大量资源。依据DDS基本原理，利用查表法在Quar t us I I中进行编程，其结构框图如图二所示。
若系统工作频率fcl k为100MHz，将初始相位设为00000000H，频率控制字设为10000000H，在Quar t us I I软件中对设计进行功能仿真，仿真结果如图三所示。
此时，
输出信号的最低频率为频率分辨率，而输出信号的最高频率由采样定理决定，理论上可以达到时钟频率的一半，即fcl k/2。但由于工作频率越接近fcl k/2，阶梯波形中所包含的无用频率分量越大，而低通滤波器的特性又不是理想的，输出信号的频谱纯度很难达到所要求的指标。为此，最大输出频率都低于fcl k/2，一般认为输出频率的上限为时钟频率的40%。
2 基于CORDIC算法的DDS
2.1 CORDI C算法原理
CORDI C是用于计算广义矢量旋转的一种迭代方法。由J.D.Vol der于1959年提出的，主要用于三角函数、双曲函数、指数和对数的运算。该算法使得矢量的旋转和定向运算不需要三角函数表及乘法、开方、反三角函数等复杂的运算，仅需要进行加减和移位即可。1971年，Wal t her提出了统一的CORDI C算法，引入了表工作模式的参数m将CORDI C实现的三种迭代模式统一于一个表达式中，即m=1为圆周模式，m=0为线性模式，m=-1为双曲模式。
DDS中产生正、余弦信号时，主要采用圆周模式。其具体原理如下：初始向量(Xi,Yi)依据一定的角度序列顺时针或者逆时针旋转，逐渐逼近目标向量(Xi+1,Yi+1)。假设旋转N次，每次的旋转角度为θi,则第i次的旋转公式表示为：
最通常的微转角选择方法为t an(δi)=2-i，即θi=ar chan2-i，提出cosθi后，得:
δi决定了旋转方向，δi=+1表示按顺时针方向旋转，δi=-1表示按逆时针方向旋转，同时引入角度变量Zi,δi的数值由Zi的符号位决定，经简化为：
在所有级旋转之后需执行一次模校正运算，即乘以模校
正因子，得到最终的计算结果。
2.2 仿真结果
依据CORDIC算法基本原理，用Verilog硬件语言进行编程，并在ModelSim软件中进行仿真，仿真结果如图四所示。
3 结束语
基于查表法的DDS可以通过改变相位控制字和频率控制字，方便快捷地产生任意波形且运算速度非常快，但其为节省资源一般采用相位截断方法，易引起杂散。CORDIC算法节省硬件资源且易于VLSI硬件实现，容易引入流水线设计方法，有效改善截断引起的杂散，在提高运算速度、数据吞吐量方面具有其独特的优势。但其运算速度不如基于查表法快。
摘要：直接数字频率合成(DDS)是现代频率合成的主要技术,它具有频率分辨率高、频率转换快、相位连续变化等优点。设计中基于DDS的原理和特点,采用查表法和CORDIC算法进行编程,在QuartusII和ModelSim软件中完成了设计与仿真。可以输出常见波形,并且可以调节波形的频率和相位,并比较两种算法的优缺点。
关键词：直接频率合成(DDS),现场可编程门阵列(FPGA),查表法,CORDIC
参考文献
[1]田耘,徐文波,张延伟.无线通信FPGA设计[M].北京:电子工业出版社,2007.
[2]宋丹.CORDIC算法在DDS中的应用[D].成都:电子科技大学,2007.
[3]陈永泰,潘志浪.基于FPGA的DDS信号源设计[J].电子元器件应用,2007,9(9):45-47.
直接合成 篇4
直接数字频率合成技术(direct digital frequency synthesize,DDS或DDFS)是第三代频率合成技术。它采用全数字技术,并从相位角度进行频率合成。DDS具有相对带宽宽,频率转换时间短,频率分辨率高,输出相位连续,可产生宽带正交信号以及其他多种调制信号,控制灵活方便,性价比高等特点[1]。本文采用多级流水线控制技术对DDS相位累加器进行了优化,利用存储对称波形方法对波形存储表进行了优化,并在开发环境下对其进行了功能仿真,选用现场可编程器件FPGA作为目标器件,得到可以重构的IP核,实现了复杂的调频功能。
1 DDS基本原理
目前,常用的直接数字频率合成器是波形存储DDS[2,3,4,5,6,7,8,9,10]。它不同于以前的频率合成概念,即不是从对频率进行加、减、乘、除运算的角度进行频率合成的,而是从相位的概念根据式(1)进行频率合成的。
式(1)中将2π的相位均匀量化M份,实际中,M=2N;fc为采样频率;K为常量,满足K/M,M<1/2。
2 相位累加器的优化设计
相位累加器用来实现线性数字信号的逐级累加,信号范围从0加到累加器的满偏值。在通常的电路设计中,累加器模块采用超前进位加法器,这种结构克服了串行进位引起的时间滞后,很大程度上提高了加法器的运算速度,但仍有不足。为了优化DDS系统的性能,提高频率转换速度,使用选择进位加法器和8级流水线方案对累加器进行优化,其结构如图1所示。把32位加法分为8级流水线,每一级用选择进位加法器来实现4位相加,进位信号通过Brent-Kung二元树结构提前计算。当通过Brent-Kung结构计算的进位信号到来时,即可选出4位数相加之和,故相比单独使用选择进位的加法器运算速度快。
3 波形存储表的优化设计
用相位累加器输出的数据作为波形存储器的取样地址进行波形的相位/幅值转换,即可在给定的时间上确定输出的波形抽样幅值。N位的寻址ROM相当于把0°~360°的正弦信号离散成具有2N个取样值的序列,若波形ROM有D位数据,则2N个取样值的幅值以D位二进制值固化在ROM中,按照地址的不同可以输出相应相位的正弦信号幅值。ROM容量不能做得很大,可以采用存储对称波形的方法压缩数据,从而等效地减小相位的截断位数。
在1/4周期表的基础上,利用正弦值-相位差的方法进一步压缩ROM表。不在ROM表中存储sin θ值,而存储(sin θ-2θ)/π值。由于在电路中,相位和幅度都采用归一化二进制码来表示,所以只需要用一个加法器将查表结果与相位相加,即可得到正常波形,电路结构如图2所示。可以求出max(sin θ-2θ/π)≈0.21sin θ,因此ROM表中所存储的波形幅度值大约节省了2位,在读出(sin θ-2θ)/π后,再加上2θ/π,即得sin θ。
4 仿真结果
根据式(1)可知,通过改变频率控制字K,就可以得到不同的输出频率,即实现了调频的功能。图3为调频功能仿真图,当频率控制字K=32′h000FFFFF时,理论输出频率为fo=24.4 kHz;当频率控制字变为K=32′h001FFFFF时,理论输出频率为fo=48.8 kHz;频率控制字变为K=32′h003FFFFF时,理论输出频率为fo=97.7 kHz;当频率控制字变为K=32′h007FFFFF时,理论输出频率为fo=195.3 kHz。从图4中可以清楚地观察到频率的变化过程。
对整个模块的驱动时钟来说,若时钟源器件的频率不符合实际需要,需要再设计一个倍(分)频器,将其倍频或分频。该功能可以使用外置锁相环(PLL)来实现。
5 结 语
本文对直接数字频率合成技术进行了系统研究,从成本和性能考虑对电路进行优化设计。仿真和实验结果证明:系统采用外置PLL,可改变系统参考时钟,达到提高输出频率,增加带宽的目的;系统相位累加器的加法器采用选择进位加法器和8级流水线的方案,实现了提高系统工作速度的目的;系统波形存储表中的数据采用存储对称波形数据的方案,间接地降低了相位累加器的截取位数,达到了降低杂散的目的。
参考文献
[1]张涛,陈亮.现代DDS研究进展与概述[J].电子产品世界,2008(2):133-136.
[2]张思卿,张帆.基于DDS的频率合成技术[J].济源职业技术学院学报,2007,6(4):17-21.
[3]WANG Chua-Chin,TSENG Yih-Long,SHE Hsien-Chih,et al.A 13-bit resolution ROM-less direct digit frequencysynthesizer based on a trigonometric quadruple angle formu-la[J].IEEE Trans.on Very Large Scale Integration(VL-SI)Systems,2004,12(9):895-900.
[4]NI Wei-ning,DAI Foster F,SHI Yin,et al.A direct digi-tal frequency synthesizer with single-stage delta-sigma inter-polator and current-steering DAC[C]//2005 Symposium onDigest of Technical Papers VLSI Circuits.China:Inst.ofSemiconductor,CAS,2005:56-59.
[5]SABER M Saber,ELMASRY M,ABO-ELSOUD M El-masry.Quadrature direct digital frequency synthesizerusing FPGA[C]//The 2006 International Conference onComputer Engineering and Systems.Egypt:NRIAG,2006:14-18.
[6]DAI Fa Foster,NI Wei-ning,YIN Shi,et al.A direct di-gital frequency synthesizer with fourth-order phase domainΔΣnoise shaper and 12-bit current-steering DAC[J].IEEEJournal of Solid-State Circuits,2006,41(4):839-850.
[7]KIM Yong Sin,KANG Sung-Mo.A high speed low-poweraccumulator for direct digital frequency synthesizer[C]//IEEE MTT-S International Microwave Symposium Digest.[S.l.]:IEEE,2006:502-505.
[8]LIU Xiao-dong,SHI Yan-yan,WANG Meng,et al.Directdigital frequency synthesizer based on curve approximation[C]//IEEE International Conference on Industrial Techno-logy.[S.l.]:IEEE,2008:1-4.
[9]CARO Davide De,PETRA Nicola,STROLLO Antonio GM.Reducing lookup-table size in direct digital frequencysynthesizers using optimized multipartite table method[J].IEEE Transactions on Circuits and Systems,2008,55(7):2116-2127.
直接合成 篇5
串行数据设计的测试流程正随着数据速率的提高而演变。几乎所有串行标准(如PCI Express或串行ATA)的标准机构都出版了一套推荐的测试规范。随着数据速率超过1 Gb/sec，标准开始重视接收机极限测试，把它作为高速串行设计成功进行互通的一个关键检查点。随着位判定容限变得越来越精确(使用皮秒和微伏度量)，设计环境在遇到噪声、抖动、串扰、分布式电抗、电源变化和其它问题时，可能会给接收的信号带来巨大的代价。
为有效测试高速串行接收机极限，必需以于真实情况一致的方式“重建”上述信号，确定接收机能否以预测的精度水平管理位判定。为什么要使用模拟波形表示数字数据呢?这是因为数字信号下面是模拟事件。教科书上数字信号的零上升时间和完美的平顶都是虚构的，实际环境中的数字“方波”很少类似于理论值。模拟波形信号源的优点是能够统一仿真这些不理想的模拟特性。
为进行接收机极限测试生成重建信号的技术称为直接数字合成技术。该技术是1971年出版的一篇IEEE论文中阐述的工程设计方法1，允许工程师创建信号，体现通过传输线传播时的效应。上升时间、脉冲形状、延迟和畸变都是可以控制的，这正是严格的串行总线测试所要完成的工作。
直接合成技术是一种基于采样的技术。示波器从模拟波形中采集样点，直接合成信号源或任意波形发生器(AWG)则从样点中创建模拟波形。其输出与串行数据总线一样，表示为一个数字数据集合。AWG存储器中的样点基本上可以定义任何波形，包括数字脉冲。当然，物理学和带宽的限制仍然适用，但在规定范围内，AWG可以象440 Hz乐谱一样生成5 Gb/s串行数据包。新一代AWG(参见图1)正在出现，其能够以当前串行总线中常见的高数据速率传送信号。
新型仪器提供了高达20 GS/s的采样率，拥有多个输出及充足的存储器，可以支持长码型序列。这种新技术可望变革串行测量，特别是在接收机一侧。
例如，可以采用直接合成方法，在串行码流中插入抖动，确定其对接收机行为的影响。抖动是一种信号完整性现象，其一般会“弄脏”边沿位置，使眼图张开程度变窄。工程师一直使用传统码型发生器测试接收机极限，传统上抖动插入一直通过数据发生器(DG)平台进行管理，其也称为定时/码型发生器，长期来一直是串行测量的支柱，包括接收机抖动容限测试。下面将比较DG和码型发生器方法与采用直接合成技术的新兴方案。图2是在接收机上进行抖动测量的典型测试设置。它说明了提供同时包含随机抖动和确定性抖动的数据码型所需的设备。
这种方法要求在测试套件中调节抖动和噪声成分，在DUT中引入特定数量的总抖动，直到其开始传送错帧或误码。它测量抖动幅度，确定器件是否满足规范。设备配置的目标是代替实际环境中的系统组件，生成最终用户应用中预计会遇到的任何类型的抖动。
接收机的基础结构进一步提高了这一测试设置的复杂性。针对串行ATA2等标准进行的接收机极限测试要求DUT进行带有特定帧信息结构(FIS)的内置自检(BIST)。串行收发机(包括发射机、接收机和SERDES单元)设计成在收到特定BIST-L(环回)帧序列时进入专用环回模式。在器件处于这种模式时，发射机会回复已经收到的信号。
从历史上，BIST指令一直由运行为该目的设计的应用软件的外部PC提供。遗憾的动到DUT，而不要求断开连接。电源组合器是一种可行的解决方案，但有自己的缺点。很明显，它提高了复杂性，给连接错误、不良电气接触和其它机械问题带来了又一个可能性。它还需要校准所有输入源，保证正确引入抖动成分。最重要的是，电源组合器使数据信号电压衰减达50%。通过提高数据发生器的输出幅度，通常可以解决这个问题，但仪器性能总是有限的。此外，提高幅度不可避免地会提高噪声，进而可能会提高失真。
直接合成 篇6
数字频率合成器采用直接数字频率合成器(简称DDS)来实现。DDS具有频率转换时间短、频率分辨率高、输出相位连续和全数字化、可编程、便于集成等优点，在现代电子器件、通信技术、医学成像、无线、PCS/PCN系统、雷达、卫星通信中，具有很广泛的应用。
1 DDS的工作原理
DDS技术从相位概念出发，直接对参考正弦信号进行抽样，得到不同的相位，然后通过数字计算技术产生对应的电压幅度，最后滤波平滑输出所需频率。下面以正弦函数的产生为例建立DDS的概念。假定一个频率为f c的载波，其时域表达式如式(1)所示。
其相位为:
则由以上两个式子可以看出：C(t)是关于相位的一个周期函数。如果记下一个周期内每个相位对应的幅度值，那么对于任意一个频率的载波，在任意一个时刻，只要我们知道载波的相位φ(t)，就可以通过查表得到△fmi n=fc/2N的值。这就是DDS的基本原理，其原理图如图一所示。
2 DDS技术的优点
正由于DDS采用全数字技术，从概念到结构都有很大的突破，所以它具有其他频率合成所无法比拟的优越性。
(1)频率分辨率高。若时钟频率不变，DDS频率分辨率仅由相位累加器位数N来决定，也就是从理论上得知N越大，就可以得到足够高的频率分辨率。目前，大多数DDS的分辨率在I H数量级，许多都小于1mHz甚至更小，这是其他频率合成器很难做到的。
(2)工作频带较宽。根据Nyqui s t定律，只要输出信号的最高频率分辨率分量小于或等于f c/2就可以实现。而实际由于受到低通滤波器设计以及杂散分布的影响限制，仅能做到40%左右。
(3)超高速频率转换时间。DDS是一个开环系统，无任何反馈环节，这种结构使得DDS的频率转换时间极短。DDS的频率转换时间可达到纳秒数量级，比使用其他的频率合成方法都要小几个数量级。
(4)相位变化连续。改变DDS输出频率，实际上改变的是每一个时钟周期的相位增量，相位函数的曲线是连续的，只是在改变频率的瞬间其频率发生了突变，因而保持了信号相位的连续性。
(5)具有任意输出波形的能力。只要ROM中所存的幅值满足并且严格遵守Nyqul st定律，即可得到输出波形，例如三角波、锯齿波和矩形波。
(6)具有调制能力。由于DDS是相位控制系统，这样也就有利于各种调制功能。
3 直接数字频率合成器的设计RTL电路如图二所示：
直接数字频率合成器总体部分的仿真波形图如图三所示：
波形分析：图中cl k为输入时钟信号，f wor d为输入频率控制字，pwor d为输入相位控制字，f out为频率字输出，pout为相位字输出。当相位控制字pword=0时，相位累加器输出的序列对波形存储器寻址，得到一系列离散的幅度编码。从图中可以看到对于fword给出不同的值(11H和FEH)，对应每一个时钟所输出采样点的步幅变化有很大不同。对于fword=11H,fout的步幅变化小;而当fword=FEH时，fout的步幅变化大。而且从图中可以看出pout输出的数据和fout的大小相同，只是相位提前了。说明该设计同时完成了移相功能，即同时设计出了数控移相正弦信号发生器。
摘要：直接频率合成器(DDS)是一种以数字取样技术为基础,以相位累加器为主体的频率合成器。DDS具有相位噪声低、频率分辨率高、频率转换时间短、工作频带宽、线路简洁等一系列独特的优点,在军事通信领域中得到广泛的应用,是目前战术通信的主要技术基础之一。本文基于FPGA设计一个直接频率合成器,掌握频率合成器的原理,设计一频率合成器,并应用软件对其进行仿真。
关键词：直接数字频率合成,现场可编程门阵列,电子设计自动化
参考文献
[1]潘松.EDA技术实用教程[M].北京:科学出版社,2005:255-261.
[2]付家才.EDA工程实践技术[M].北京:化学工业出版社,2005:151-156.
[3]姜田华.实现直接数字频率合成器的三种技术方案[J].电子技术应用,2004,30(3):33-35.
直接合成 篇7
我国研制辛酸亚锡起步较晚,产品质量与进口产品相比,至今仍有较大差距,且产品质量不稳定。据文献报道2-乙基己酸亚锡的制备方法有多种,常见的大致为三种:醛歧化法,酸酐法,复分解法[4]。前两种方法合成的2-乙基己酸亚锡产品活性低,一般不采用。而以复分解法生产的产品亚锡含量高、催化活性好,为目前广泛采用的方法,缺点是产品性能不稳定,过滤较困难。为此,作者在合成中加入筛选出的高效复合抗氧剂抑制亚锡盐的氧化,并对合成工艺参数进行了优化,使其含量及稳定性得到了提高。
1 实 验
1.1 主要试剂与仪器
异辛酸、硅藻土,CP;氢氧化钠、二水合氯化亚锡,AR;高纯氮气,钢瓶;工业甲苯,工业纯;硫代二苯胺,T-501,抗氧剂300。
强力电动搅拌机;调温电热套;集热式恒温加热磁力搅拌器;超级恒温箱。
1.2 方法
向装有搅拌器、温度计、氮气导入管,回流冷凝器的1000mL四口烧瓶反应器中加入异辛酸,调整搅拌速度,加热到50℃后缓慢加入氢氧化钠溶液,加热保持温度在100℃左右皂化15min。保持溶液在氮气的保护下加入一定量蒸馏水,并调整搅拌速度,搅拌一段时间后加入复合抗氧剂。待温度下降到70℃时,再次调整搅拌速度,快速加入氯化亚锡溶液,加热使其保持在80℃左右10min。待溶液冷却到室温后停止搅拌,并停止通入氮气。静置分层,将水层倒出,在氮气保护的条件下减压蒸出残留的水分。冷却到室温后加入一定量的甲苯使其充分溶解,减压抽滤取有机相。减压蒸馏除去有机相中的溶剂,得到透明油状液体即为产物。将产物倒入干燥的试剂瓶中,称重,测密度,使用氧化还原滴定法分析其中亚锡离子的含量[5]。
2 结果与讨论
2.1 抗氧剂的影响
选用T-501,抗氧剂300以及抗氧剂1#按一定比例混合得到复合抗氧剂用于辛酸亚锡的合成,并与单独以T-501,抗氧剂300,抗氧剂1#为抗氧剂的合成进行比较,结果见表1。
由表1可知,单独使用这三种抗氧剂时,综合考虑亚锡的含量以及产品的颜色和透明度,可以得出抗氧剂1#的效果是最好的。但是产品中亚锡的含量最高也只有26.89%,与美国T-9的产品仍有差距。而按一定比例将三种抗氧剂混合制得复合抗氧剂使用比任何一个单独使用时都要好,使得产物中亚锡的含量可以高达到27.47%,经一个月贮存后测定亚锡含量基本不变,说明这三种抗氧剂有协同作用,复合效果比较好[6]。由实验结果可以看出,抗氧剂的选择是合成较高亚锡含量的辛酸亚锡的一个关键点,而且对产品的保存也有重要的意义。
2.2 反应物配比对产物的影响
根据反应式可得氢氧化钠,异辛酸,氯化亚锡的理想摩尔比为1:1:0.5,确定异辛酸钠与氯化亚锡的摩尔比为1:0.5后,进一步考察氢氧化钠的用量对产物的影响。在其它条件不变的情况下采用以下6种配比,氢氧化钠:异辛酸:氯化亚锡分别为1:1:0.5,1.01:1:0.5,1.02:1:0.5,1.03:1:0.5,1.04:1:0.5,1.05:1:0.5。分析产物的亚锡含量,结果见图1。
在每次皂化反应结束后,测pH值可知当pH值为11～12时有利于复分解反应的进行,即碱性条件有利于复分解反应的发生。由图3知,在碱少许过量的情况下产物中的亚锡含量有所提升,但当碱的量过多时,反而会使亚锡的含量下降。因为氯化亚锡在稀碱溶液中生成偏锡酸钠,反应生成的沉淀物多。而pH值太高会使加入的氯化亚锡生成大量氢氧化锡沉淀,使复分解反应不利进行。最佳配比为异辛酸:氯化亚锡:氢氧化钠=1:0.5:1.04,所得的产物中亚锡的含量为27.15%,总锡的含量28.69%～29.09%。
2.3 复分解反应时间对产物的影响
取氢氧化钠42.55g,异辛酸144.22g,二水合氯化亚锡114g,这三种原料的摩尔比为:1.04:1:0.5,反应温度温度:80℃,复分解前加入的蒸馏水量为92g,复分解时间分别取5,6,8,10,12,14,16,20min,测得产物中亚锡的含量,如图2。
由图2可知反应时间为10min时,产物最理想。这是因为时间越长,分子运动也越剧烈,传质更完全,反应得越彻底,生成物中产物的含量也更高,但是过长的反应时间会使得副产物增多,影响了目标产物的含量,反而降低了复分解的效率,所以时间的影响结果有个峰值,在复分解时间为10min时产物亚锡含量最高。
2.4 复分解反应温度对产物的影响
由图3可知反应温度为70℃～80℃时,产物中亚锡的含量比较高。高于80℃时亚锡含量降低而70℃下反应得到的产物比较浑浊,没有80℃下透明。这是因为随着温度升高,分子运动剧烈,传质速率加快,故理论上来说反应的结果应该随着温度的升高而提升。但当温度过高时,会破坏目标产物的结构,导致亚锡氧化,也会诱使其它副反应发生,不利于辛酸亚锡的生成,所以温度的影响结果也有个峰值,存在着最佳条件。在温度低于70℃下反应所得浑浊产物亚锡的含量之所以能达到27%以上,是因为氯化亚锡在该温度下没有完全反应,产物中含有少许氯化亚锡,从而提高了产物中亚锡的含量。
2.5 水用量的影响
由上表可知,加入92g水反应最佳。在复分解反应之前加入一定量的水可以起到溶解盐与分散异辛酸钠的作用,分散均匀能够使得氯化亚锡与异辛酸钠溶液的接触均匀,接触面积增大,传质面积也就增大了,复分解反应的效率也应增加。水量较少时,作为副产物形成的碱金属盐生成饱和盐溶液,可以防止产物水解,但生成的二价锡氢氧化物沉淀增加了浓盐水的溶度使其与有机相分离有一定的难度,而且异辛酸钠分散不均匀,复分解反应也不理想。水量过多时,会使得反应物水解和氧化分解,产生的副产物也会影响实验结果。
3 产品质量比较及应用实验
根据以上最佳反应条件,加入复合抗氧剂,复分解反应时间为10min,温度为80℃,异辛酸:氢氧化钠:氯化亚锡=1:1.04:0.5,合成两组产品1#、2#,这两种产品亚锡含量分别为27.41%,27.46%。将两组产品委托到相关单位进行发泡实验,将制成泡沫产品同国外同类产品进行了性能评价,对试验结果进行比较,结果见表3。
应用实验表明,其反应时间,发泡效率与进口样品效果相当,成型基本相同,产品性能能满足产品工业应用要求。
4 结 论
以异辛酸,氢氧化钠,氯化亚锡为原料,以T501,抗氧剂300,抗氧剂1#按一定比例混合制得复合抗氧剂,合成2-乙基己酸亚锡的最佳工艺条件为:原料配比n(C8H16O2) :n(NaOH) :n(SnCl2.2H2O)=1:1.04:0.5,复分解反应时间10min,反应温度80℃,反应加水92g,亚锡含量最高可达到27.4%。
摘要：针对传统的复分解法制备2-乙基己酸亚锡工艺过程中,2-乙基己酸亚锡易于氧化分解,稳定性差的缺点,筛选出高效复合抗氧剂抑制2-乙基己酸亚锡的氧化分解。对合成工艺进行考察,实验结果表明在原料配比为n(C8H16O2):n(NaOH):n(SnCl.2HO)=1:1.04:0.5,复分解反应温度为80℃,反应时间10min,加水92g的工艺条件下,产品亚锡含量最高。
关键词：2-乙基己酸亚锡,异辛酸,氯化亚锡,复合抗氧剂
参考文献
[1]陆东武.2-乙基己酸亚锡的合成研究[J].四川化工与腐蚀控制,2002,5(6):26-54.
[2]穆爱民,赵宝林,高增明,等.辛酸亚锡(2-乙基己酸亚锡)的研制[J].科技与效益,1998(2.3):81-82.
[3]李绍雄,刘益军.聚氨酯树脂及其应用[M].北京:化学工业出版社,2002.
[4]王亚雄,朱玉芹.一步制造辛酸亚锡的方法.CN 1180691A.1998-5-6.
[5]李峰,王泉.重铬酸钾滴定法测定甲基磺酸锡中Sn2+和Sn4+的含量[J].应用化工,2003,32(4):51-53.