同步锁相（精选5篇）
同步锁相 篇1
现有的射频频率源大多采用恒温晶振作为频标，以获得比较好的频率短期稳定度，但是恒温晶振的长期稳定度不能保证，存在累积误差，需要定期校准。本设计利用GPS秒脉冲没有累计误差的特点，通过测量本地晶振与GPS秒脉冲的频率以及相位误差，将误差进行卡尔曼滤波后送入PI调节器，并将得到的误差转为DAC的输入值来调整本地晶振的输出频率，从而获得一个长期与短期稳定度都很好的频标[1]。该模块的alce主要在FPGA内部实现，降低了规模，便于其集成于与其他通信、测量系统中。
1 系统设计
系统总体设计方案如图1所示，其中GPS接收模块可以输出由GPS信号中的秒脉冲信号。在FPGA模块中，实现了一个由计数器和数字延迟线构成的高精度鉴频鉴相器和一个由卡尔曼滤波以及PI控制器构成的数字环路滤波器。DAC模块将环路滤波器的输出转换为对晶振频率的控制量，从而构成一个数字锁相环。在环路锁定的情况下，本地振荡器的振荡频率即可与GPS星载原子钟保持严格同步。
2 电路设计
2.1 高精度鉴频鉴相器的设计
在传统的鉴相器设计中，通常只是利用一个计数器对输入信号进行计数，受到电路的工作频率限制，其精度大约在10 ns量级。由此产生的量化误差，将对系统的准确度造成很大影响。为了达到1e-10甚至更高的准确度，就需要提高时间测量的精度。在以往的设计中，通常采用专用TDC芯片测量，但其成本高，对PCB设计很敏感。为此，本系统在采用计数器进行粗测量的同时，利用Xilinx公司的FPGA内部的高速进位资源，构建了一个数字延迟线，实现了100 ps量级的细测量，即在FPGA内部实现了一个TDC单元，从而降低了频率量化对系统准确度的影响。另外，从相位噪声的角度分析，提高鉴相器的量化位数，也可以有效地降低量化噪声对系统相位噪声的影响。
由于秒脉冲的时间相对测量精度比较长，为了实现大范围的测量，设计中采用了鉴频鉴相器测量GPS秒脉冲与本地振荡器的偏差。如图2所示，其中由100 MHz时钟驱动的粗计数器实现了频率的测量，而由数字延迟线构成的鉴相器，可以测量远小于一个时钟周期的相位误差。
如图2，同步器的功能是将异步的秒脉冲信号与时钟同步，作为计数器的同步置零输入，由两级D触发器的级联构成，用于保证时序裕量可以让潜在的亚稳态可能性降到最低，即保证当触发信号在时钟信号的保持建立窗口中到达时，可以让触发器有足够时间恢复到稳定状态。计数器为一个同步置零计数器。为了在大约1 s的时间内对100 MHz时钟进行计数，计数器的位宽被设计为27 bit。
数字延迟线则是用于测量同步触发信号与异步秒脉冲之间的时间差，是本测量模块的关键。为了实现高精度时间测量，本系统采用了一种基于抽头延迟线的方法，其中延迟线由多个延迟单元组成，每个延迟单元都有相同的传输时延τ。通过采样初始脉冲在线路中传播时线路的状态，利用内插法，完成对两个触发脉冲时间间隔的测量，从而获得秒脉冲与本地振荡器的相位差。
在FPGA中，有乘法器、比较器、加法器，可以将专用进位连线连接成进位链。由于加法器实现简单，可以清晰地显示出进位信号的逻辑关系。因此加法器是最适合实现延迟线内插器的方案。
为实现对输入信号的时间内插，就需要使待测信号沿进位链传播。串行进位加法器的表达式如下：
如图3所示，设置输入A为全1，输入B最低位为待测量信号，其余为0。当外部信号输入为0时，加数的最低位为0，所有输出都为1，进位链上没有信号。当外部输入变成1时，B的最低位变成1，这时最低位输出0，进位信号变为1，进入进位链传播。输入信号沿进位链传播的同时，也被逐级延时，这时，加法器的输出中0的个数，代表了输入信号经过的延迟单元的个数。这样，就实现了对输入信号的内插。
可以看出，从加法器的输出中可以获得需要的延迟信息，这就需要在加法器的输出端每一位后加一个锁存器，用以测量结束时保存进位链的状态。在本设计中锁存器的时钟端需要严格同步，这样采集到的信息才有意义，才能代表时间延迟信息。同时，在锁存器的时钟信号即结束信号的保持建立窗口中，加法器的输出会发生改变，会带来亚稳态的问题。为了解决这个问题，本设计在第一个锁存器之后又加入两个由工作时钟驱动的锁存器构成的同步器。
本设计中最关键之处是利用进位链实现延迟线的布局与布线。以Spartan 3系列FPGA为例[2]，CLB是FPGA内的基本逻辑单元，每个CLB都包含一个可配置开关矩阵，此矩阵由4个输入、一些选型电路(多路复用器等)和触发器组成。开关矩阵是高度灵活的，可以对其进行配置以便处理组合逻辑、移位寄存器或RAM。
一个CLB由4个相同的SLICE组成。SLICE中的进位逻辑包括一个进位专用多路复用器和一个进位专用异或门组成。进位逻辑的延时在CLB中和相邻的CLB中都有专用连接，这些连接的延迟几乎为零。这就为利用进位链构成内插延迟线创造了条件。
在Spartan3系列FPGA中，CLB中的左侧两个SLICE的CIN/COUT直接与垂直相邻的CLB中左侧的两个SLICE的COUT/CIN相连，右侧亦然。以Spartan3系列的XC3S200FPGA为例，该FPGA共有24行20列共480个CLB,1 920个SLICE，故FPGA上在最大情况下共可配置40个96 bit的进位链。
经过实验，在ISE环境下直接调用加法器的IP核，并将XST综合选项设置为面积优先。在布局布线后用FPGA Editor检查底层结构，就可以得到理想中的内插器结构。经过MODELSIM后仿真，结果可以看出该延迟线是均匀的。在实际测试中，由于相邻的两个延迟单元可能会同时落入锁存器的保持建立窗口中，导致分辨率的降低，最终数字延迟线的分辨率约为200 ps。
最后，在同步触发信号到达时，锁存延迟线信息，就可以得到温度计码的结果，再经过优先编码以后，送出中断，通知microBlaze读取结果。
2.2 环路滤波器
不同于一般ADPLL，由于GPS秒脉冲信号频率低、信号在传输中易受到干扰的特点，本系统不能使用通常的N-before-M等数字环路滤波器。
本系统采用的LEA-5S GPS模块输出的秒脉冲信号精度有效值为30 ns,99%精度小于60 ns。在进行滤波之前，首先要根据上文所述进行数据有效性判断，再进行数据合成(用本次计数器值为高位，内插器结果为低位，减去前一次内插器结果)以及硬限幅处理[3]，将与理想秒脉冲相差过大的数据剔除后，将结果送入卡尔曼滤波器。
在滤波器设计上，采用了卡尔曼滤波+PI控制方法，有效滤除了噪声，减小了系统超调与震荡，同时将零差降到最小[4,5]。
卡尔曼滤波器是一个最优化自回归数据处理算法。卡尔曼滤波是一种递归的估计，利用获知上一采样状态的估计值以及当前状态的观测值就可以计算出当前状态的估计值，因此不需要记录观测或者估计的历史信息。相比FIR或滑动平均等滤波器，卡尔曼滤波可以节约大量的存储空间，更利于在低密度FPGA上的实现。
由于卡尔曼滤波需要大量矩阵运算，且需要浮点数来保持其精度以保证最后的收敛，同时，本系统对滤波计算的时间并非十分严格，故本系统中的卡尔曼滤波器在MicroBlaze核中利用C语言实现。KALMAN滤波流程图如图4所示。
在卡尔曼滤波中，动态系统维数、观测系统维数均设为1。同时，应对X0进行初步估计，可以使滤波器收敛速度加快。
滤波后得到当前时刻误差的估计值，将其送入PI模块。在锁相环系统设计中，通常在VCO外再添加一个积分项，来构成一个2类锁相环，以保证系统的收敛，同时消除零差[6]。在PI控制器整定的过程中，先调整比例系数，再调整积分系数，通过实验找出最优值。
2.3 DAC及晶振电路设计
本设计中，晶振选择的型号为TCEBBCS-10.000TCXO，其牵引范围为±8 ppm，在使用中能够基本满足要求，在未来，如将TCXO替换为OCXO,可以进一步提高系统的稳定度。另外可以选择牵引范围更窄的晶振，以进一步提高系统的最小分辨率。
在DAC选择上，需要满足低噪声的要求。本设计DAC选择16 bit高性能的AD5541，其采用R-2R结构设计，噪声可满足全16 bit精度输出，非缓冲输出可以直接驱动晶振的控制端。
3 测试结果及分析
图5是利用CHIPSCOPE抓取的秒脉冲偏差与卡尔曼滤波后的结果。可以看出，卡尔曼滤波器对GPS信号的跳变有比较好的滤除作用。
系统的测试结果如表1所示。
本文介绍的晶振频率同步系统，利用数字锁相环将晶振的输出频率同步于GPS星载时标，从而获得了一个高稳定度、高准确度的本地振荡器。其中，高分辨率数字鉴频鉴相器可以减小系统的量化误差，提高精度。环路滤波器中的卡尔曼滤波器可以很好地抑制GPS秒脉冲对系统造成的干扰。此外，系统的测量单元集成在FPGA之内，降低了系统的成本、体积，提高了稳定性。该系统可以广泛应用于通信网络、测试测量等各个领域，为其提供高质量免校准的频率基准。
摘要：为满足现代通信技术、雷达技术、电子测量以及光电应用领域对高稳定度高准确度时钟的要求,设计了一种基于数字锁相环的晶振同步系统。系统以基于FPGA数字延迟线的高分辨率鉴频鉴相器以及在MicroBlaze核中实现的卡尔曼数字环路滤波器为核心,通过16 bit DAC微调本地晶振振荡频率,使其同步于GPS秒脉冲,从而获得了高准确度高、稳定度的本地时钟。
关键词：GPS,FPGA,频率校准,延迟线,卡尔曼滤波器
参考文献
[1]曾祥君,尹项根,林干,等.晶振信号同步GPS信号产生高精度时钟的方法及实现[J].电力系统自动化,2003,27(8).
[2]Xilinx.Spartan-3generation FPGA user guide.2010.
[3]党晓圆,单庆效,肖昌言,等.基于GPS与北斗双模授时的压控晶振校频系统的研究与设计[J].计算机测量与控制,2009,17(11).
[4]Cui Baojian.An improved time synchronous system basedon GPS disciplined rubidium[C].International Conference onIntelligent Computation Technology and Automation,2009,29.
[5]张莹,周渭,梁志荣.基于GPS锁定高稳晶体振荡器技术研究[J].宇航计测技术,2005(2).
[6]FLOYD M G,姚剑清.锁相环技术(第3版)[M],北京:人民邮电出版社,2007.
一种内同步高精度锁相环技术研究 篇2
在并网系统中,为了实现输出功率因数cosθ=1,必须保证输出电流和电网电压频率、相位相同。因此,必须使用锁相环技术。高性能数字处理器DSP的发展使得数字锁相环成为目前锁相技术的首选。
通过坐标变换的三相同步坐标下的锁相环[1,2,3,4]技术是目前常用的锁相技术,该方法虽然能获得较好的锁相效果,但需要采集量多,计算复杂。文献[5、6]给出了通过同步捕获引脚获取电网同步信号,调节逆变器开关频率实现软件锁相的方法。这种方法获取的硬件同步信号精度很高,但通过调节开关频率的软件锁相方法会使开关周期发生改变,在使用软开关等对开关时序要求较严格的场合并不适用。文献[7、8]只对软件锁相环调整过程做了分析,但并未提到如何获取硬件和软件同步信号。而且以上方法在失去电网同步信号后都无法保证系统正常运行,对并网、离网自由切换时都需要按照电网频率、相位稳定运行的场合并不适用。
本文提出一种具有内同步的高精度锁相环方法。通过捕捉引脚获取电网同步信号,然后判断电网同步是否正常,并通过内同步调整程序调整软件步长获得软件同步信号。在系统正常工作情况下可以根据电网同步信号高精度输出同步电网电流信号。当失去电网同步信号后,依然可以根据设计好的软件内同步程序,使系统按照原来电网的频率和相位稳定运行。本文首先分析提出锁相环的工作原理,然后通过公式推导此处提出锁相的具体锁相精度,最后通过1kW三相并网逆变器样机的稳态、动态实验验证了方法的有效性。
2 锁相环工作原理
所谓锁相环就是使软件输出信号的频率和相位都能实时跟踪电网同步信号。信号频率和周期有一一对应关系,只要保证软件输出信号周期和电网同步信号周期相同就可以实现频率锁定。通过检测电网同步信号相位给定软件信号相位就可以实现相位锁定,此处为了实现高精度检测相位,选取检测相位点为同步信号过零点相位。同时,为了避免在并网、离网自由切换时输出信号失控的情况,本文提出软件内同步概念。当硬件同步信号丢失时,可通过内同步程序使系统按电网同步信号丢失前的频率和相位继续输出软件同步信号。
图1所示为此处软件锁相环原理框图。其中输入信号为电网同步信号周期和相位,反馈信号为软件同步周期。输入电网同步信号先通过周期判断程序判断输入信号周期是否在设定范围内,以决定后续是否需要内同步调整。然后经过减法鉴相程序获得电网周期和软件周期之间的偏差,周期差经内同步判断调整后可对软件同步周期进行调整以跟踪电网信号周期和相位。调整后的周期和相位存储在内同步信号存储器中,用于失去电网同步信号后内同步输出。
获取电网同步信号时,首先对采样的电网电压进行跟随放大以实现高精度判断,然后经过过零比较器获得与电网同步信号同频同相的方波信号,最后通过捕获引脚读取方波信号的正过零点。两个正过零点之间的时间间隔就是电网同步信号的周期,而正过零点就是电网相位为零的点。
在电网信号正过零时给定软件输出相位为零,然后按照当前软件步长依次读取每次输出角度。软件输出相位为零到软件输出相位为360度之间的时间间隔就是软件同步周期。为了减少DSP运算,采用查表法读取每次输出角度。
因系统开关频率固定,对于一定的电网周期,一周期内开关次数固定。当软件同步周期小于电网同步周期时,表示当前软件步长过大。反之,表示软件步长过小。软件步长和软件周期的示意关系如图2。
内同步信号调整需要先判断电网同步周期是否在设定范围内。如果在同步范围内则刷新内同步步长,否则不刷新内同步步长,这样就可以保证当电网同步信号丢失时,系统仍可按内同步信号存储器中的周期和相位继续稳定运行。
图3表示此处软件锁相环程序具体实现流程。其中,电网同步信号通过捕获引脚读入,通过判断正过零读取电网信号周期和过零相位,同时将辅助定时器附初值,以便下次获取硬件周期。此处表为360度电角度数据表,可通过判断表指针位置读取软件周期。
3 系统锁相精度计算
获取的电网周期误差只与捕捉引脚延迟相关,可表示为:
其中,K为延迟周期数,fz为DSP主频。
软件周期误差与载波频率和软件设计相关。设每取表一次称为一步,取表时两个数据间隔称为步长。则在一电网周期内总步数n为:
其中,f为电网频率,fs为载波频率。
设此处表总长为m,则取表时每步步长△s为:
为减小每步取表误差,此处将步长高位与低位同时计入步长计算。这样得到的最小软件周期误差仅为表中一个数据间隔。
从公式(4)可以看出,软件周期最大误差与载波频率相关,最小误差与表长度有关。当系统进入稳态后误差会维持在最小误差。但因DSP每次进入载波中断的延时与DSP主频和载波频率相关,此延时一般不同,因此稳态误差一般在最小误差附近波动。为提高锁相精度,希望能提高DSP主频、提高载波频率、增加表长度。
系统锁相最高精度可表示为:
此处DSP采用2407,主频为40MHz,假设硬件捕获引脚延时为5个机器周期,按照公式(1)计算硬件周期误差为0.125μs。电网频率为50Hz,开关频率为10kHz,表总长为4096。按照公式(4)计算出软件周期误差最大值为0.1ms,周期误差最小值为4.88μs。当系统进入稳态后锁相精度为0.0244%,此精度完全可满足锁相要求。
4 实验结果
在以上理论分析基础上,设计了如图4的三相1kW并网逆变器样机进行实验验证。
为了精确观察锁相精度,此处设计软件在相位为零时翻转,输出周期为电网周期一倍的方波信号,用于对比。为考察系统在不同电网频率下系统的跟踪特性,此时电网同步信号为交流电源输入信号。
图5(a)为电网频率为50Hz时,硬件处理后的电网同步方波信号和输出软件方波信号锁相过程实验波形,可以看出只要一个周期软件同步信号就可以稳定跟随硬件频率和相位。图5(b)为电网频率为50Hz时,突然切断电网同步信号时实验波形,可以看出系统在失去电网同步信号后依然可以稳定运行,和上文理论分析相符。图5(c)、图5(d)分别为电网频率为40Hz和60Hz时的锁相过程实验波形,从中可以看出,系统可以在较宽频率范围内经几个周期调整过程后稳定跟踪电网频率和相位。此处系统设定初始离网频率为50Hz,当电网频率为50Hz时系统跟踪较快,当电网频率变化时可能需要几个周期调整过程。图6为稳态情况下,A相输出电流和电网A相电压实验波形,电网相电压有效值为110V,输出线电流峰值为3A。从实验波形可以看出输出电流可以在频率和相位都和电网电压保持同步。
5 结论
本文提出一种简易的高精度锁相环方法。在正常工作情况下可以高精度跟踪电网同步信号,相比目前的锁相方法不会损失锁相精度。当失去电网硬件同步信号后,依然可以通过设计好的软件内同步程序,使系统按照原来电网的频率和相位稳定运行。更适用于需要并网、离网自由切换运行的光伏并网系统等新能源系统。理论分析和样机实验都证明了方法的有效性。
摘要：本文提出一种适用于数字控制的内同步高精度锁相环方法。本方法实现简单,在系统正常工作情况下可以高精度跟踪电网同步信号。在失去电网同步信号后依然可以使系统按照原来的频率和相位继续稳定运行,更适用于需要在并网、离网自由切换工作的系统。本文首先详细分析了此处带内同步程序锁相环的工作原理,然后推导了采用这种锁相方法的具体精度,最后通过1kW样机实验验证了提出方法的正确性。
关键词：数字控制,内同步,锁相环,同步信号
参考文献
[1]Wu Longhui,Zhou Fang,Wang Zhaoan.Soft phaselocked loop for active power filter applied in small ratingstand-alone power system[A].IEEE PESC[C].2007.2600-2606.
[2]V Miambres,M I Milanés,B Vinagre.Comparison ofcontrollers for a three-phase phase locked loop system un-der distorted conditions[A].IEEE CPE[C].2009.79-85.
[3]T Ostrem,W Sulkowski,L E Norum.Grid connectedphotovoltaic(PV)inverter with robust phase-locked loop(PLL)[A].IEEE TDC[C].2006.1-7.
[4]Mohamed C Benhabib,Fei Wang,Jorge L Duarte.Im-proved robust phase locked loop for utility grid applica-tions[A].IEEE EPE[C].2009.1-8.
[5]郑诗程(Zheng Shicheng).光伏发电系统及其控制研究(Research on photovoltaic generation system and itscontrol)[D].合肥:合肥工业大学(Hefei:HefeiUniv.of Tech.),2004.
[6]赵为(Zhao Wei).太阳能光伏并网发电系统的研究(Research on grid-connected photovoltaic system)[D].合肥:合肥工业大学(Hefei:Hefei Univ.of Tech.),2003.
[7]刘立强,张淼(Liu Liqiang,Zhang Miao).基于DSP的光伏逆变并网的同步控制(Control strategies of in-phase for grid-connected PV converter based on DSP)[J].通信电源技术(Telecom Power Tech.),2008,25(1):29-31.
同步锁相 篇3
在许多并网电源系统中,如脉宽调制(PWM)整流器、无功发生器(SVG)、有源滤波器等,获取电网相位信息是极其重要的环节,相位信息准确与否直接关系到设备的安全稳定运行。
总体来说,单相锁相法大致分为以下三类[1]:过零点锁相法、基于乘法器鉴相的锁相法和基于同步旋转坐标系锁相法。过零点锁相法[2]最为简单,但是其对电网电压的畸变敏感,且动态响应慢。基于乘法器鉴相的锁相法[3],稳态相位锁定时,鉴相器输出含两倍频脉动,导致无法无静差跟踪电网相位。为解决此问题,通常需要增设低通滤波器,但是必须以牺牲动态响应为代价。其他解决方法,如增强的锁相环[4]、改进的锁相环[5],通过增加额外的反馈通道来抵消两倍频脉动,控制架构略显复杂。基于同步旋转坐标系锁相法,其概念由三相系统引入,通过控制电网电压的无功分量实现锁相。由于该方法不存在两倍频脉动问题,可以实现电网相位的无静差跟踪[6]。
因而,近年来单相同步旋转坐标系锁相环由于其有效性和可靠性,得到了广泛关注。但是在单相系统中,仅有一相电网电压信号,因此单相同步旋转坐标系锁相环的核心问题在于如何产生虚拟的正交信号。传统的方法包括延时1/4周期[7]、通过希尔伯特变换移相90°[8]、卡尔曼滤波法[9]、全通滤波器(APF)法[10]、有限脉冲响应滤波器法[11]、广义二阶积分器(SOGI)法[12]、反派克变换法[13]等。这些方法在理想的电网情况下都能实现准确的相移。但是,当电网电压存在畸变、频率波动或者采样信号存在直流偏置误差时,它们均无法实现良好的滤波和准确的相移,从而导致锁相环输出存在较大角度误差和脉动[6]。此外,像有限脉冲响应滤波器、希尔伯特变换、卡尔曼滤波等方法还存在计算复杂、运算量大的缺点。文献[14]提出了一种无正交虚拟信号生成的单相同步旋转坐标系锁相法,但是该方法对电网的谐波抑制能力依赖低通滤波器的带宽,锁相效果一般。文献[15-16]提出基于频率自适应滤波器的锁相方法,可以较准确地检测电网基波电压信号。然而这类自适应滤波器,类似SOGI,对直流偏置较为敏感[17]。文献[18]通过引入额外支路以预测和抵消直流分量,取得了良好的锁相效果。但是,基于自适应滤波器/SOGI的锁相方法对谐波抑制能力有限,当电网畸变严重、低次谐波含量较高时,系统锁相精度较低[19,20]。为有效滤波各次谐波,文献[19-20]采用了多滤波器模块架构,提高了锁相环精度,但是系统结构较为复杂、运算量大。
基于离散傅里叶变换(DFT)的锁相技术,能有效抑制电网谐波而保持高精度锁相[21,22,23,24,25],但是当电网频率波动时,由于频率泄露的原因,DFT输出将不再准确而大幅影响锁相精度。因而,基于DFT的锁相方法的核心在于如何准确获得电网频率。文献[21-23]基于复杂的频谱泄露的相角或者幅值关系来间接估计电网频率,该方法本质是开环锁相技术,在电网频率波动范围大、变化速率快情况下,很难保证系统鲁棒性。文献[24]基于过零点检测来获取电网频率,具有动态响应慢、谐波敏感等缺点。文献[25]基于复数傅里叶变换提取三相电网的正序分量,同时利用三相同步旋转坐标系锁相环获取电网频率,具有鲁棒性强、精度高等优点,然而此方法无法直接应用于单相电网系统。
本文将DFT和单相同步旋转坐标系锁相环相结合,利用DFT优异的选择性滤波性能和相角变换性质,从畸变的电网中,准确提取基波和其正交信号,在同步旋转坐标系下,准确获取电网频率,同时实现DFT的频率自适应,避免频谱泄露,实现高精度和无静差锁相。最后,详细比较了三种同步旋转坐标系锁相方法,给出了实验和仿真结果,指出了本文提出的锁相方法的可行性和优越性。
1 畸变电网下的单相同步旋转坐标系锁相环误差分析
附录A图A1(a)给出了单相同步旋转坐标系锁相环原理框图,其由鉴相器、滤波环节和压频振荡器组成。输入电网电压信号,经正交信号发生器(OSG)产生互相垂直的vα和vβ信号,再经派克变换至同步旋转坐标系下,最后通过控制q轴分量为零实现锁相。
设vα和vβ如式(1)所示,信号中含有畸变电网电压的谐波和调理电路引入的直流偏置误差[18]。
式中:Vn为各次谐波的幅值;φn为各次谐波的初始相角;θn为电网各次谐波的角度;Δα和Δβ为直流偏置误差;V1和θ1分别为基波的幅值和角度。
vα和vβ经派克变换之后,如式(2)所示。
式中:为锁相环输出的角度。
由式(2)知,若在理想情况下vα,vβ无谐波和直流偏置,则
可见,理想电网条件下通过调节电网电压无功分量vq为零,可以实现无静差相位跟踪。
为分析畸变电网条件下锁相环的性能,可以将式(2)中的谐波成分看成是锁相环的扰动[6,16],小信号模型如附录A图A1(b)所示(按照基波幅值归一化),其中d(s)如式(4)所示,其中L表示拉普拉斯变换。从而,可通过式(5)所示的扰动传递函数来评估畸变电网对锁相环性能的影响。
式中:kp和ki分别为比例和积分系数。
联合式(4)和式(5),同时假设式(4)中θ~=θ1且电网基波为50 Hz,即可求出畸变谐波下锁相环稳态角度输出,如式(6)所示。
可以看出,受畸变电网影响,锁相环稳态输出角度含有各次脉动。例如,vα和vβ中的直流偏置或二次谐波,将在引入50 Hz低频脉动。脉动的大小和vq中谐波幅值及式(5)的扰动传递函数有关。若取kp=188,ki=3 096,对应附录A图A1(b)控制系统的带宽30Hz和相角裕度85°,此时式(5)的波特图如图1所示。
可以看出,扰动传递函数在100Hz的幅值衰减仅有-10.8dB,而对于基波几乎没有抑制能力。为提高锁相环的精度,需要滤除vq中谐波,尤其是基波和二次谐波等低频脉动,可以在控制环路增设低通滤波器,但是这势必影响锁相环的动态响应。因而,为同时保证畸变电网下的锁相环稳态精度和动态性能,需要从源头出发,使得OSG对直流偏置误差和谐波具有较强的抑制能力,即使在畸变严重的电网条件下也能准确提取基波和生成虚拟正交分量。
2 基于滑动窗DFT的OSG
2.1 滑动窗DFT
DFT被广泛用于信号处理,为减小运算量,可以采用滑动窗DFT[21]。设用采样频率N/Tf(N为DFT的样本数,Tf为信号的基波周期),采样时域信号x(t),生成离散序列{xk},从中选取N点作为样本。假设第k-1次的样本序列为{xk-N,xk-N+1,…,xk-1},其m次谐波设为Xm(k-1)。一个采样周期之后,第k次的样本序列,在上次的样本中移除xk-N,加入xk,{xk-N+1,xk-N+2,…,xk},该新样本对应的m次谐波为Xm(k)。
则Xm(k-1)和Xm(k)有以下关系:
式(7)即是滑动窗DFT的数学计算表达式,通过反DFT,可以得到m次谐波的时域表达式为:
同时,根据DFT相角性质,引入90°相角滞后,可以得到m次谐波的正交信号为:
根据式(8)和式(9),可以从输入电网电压信号,提取基波和生成其虚拟正交信号,如图2所示。图中,vi(k)为电网电压采样值,ωf为电网基波角速度。
由式(7)至式(9)可得基于滑动窗DFT的OSG的z域传递函数[21]为:
考虑到:
这表明,式(10)和式(11)的零点均匀分布在单位圆上且在基波频率处存在零极点对消,如附录A图A2所示。这意味着,上述传递函数在除基波之外的整数倍的谐波频率点处(包括直流0 Hz处)的增益为-∞,在基波频率点处增益为0dB,即
从而,理论上基于滑动窗DFT的OSG可以准确提取vα和vβ信号,完全消除畸变电网的直流偏置和整数倍的谐波。所以,基于DFT正交信号生成的单相同步旋转坐标系锁相环,即使在畸变电网下也会有较高的锁相精度。
2.2 电网频率自适应机制
实际中,电网的频率是时变的,如果DFT的采样频率不是电网基波频率的N倍,将会发生频谱泄漏[21],DFT提取的基波和生成的正交信号也将会有误差,无法完全消除谐波和直流偏置。
针对此问题,本文采用一种变采样频率的自适应机制。将锁相环输出的电网频率反馈至DFT模块,用来实时更新DFT模块的运算和采样频率。
具体实现时,可以通过“计数器”分频控制系统主频率,如附录A图A3所示,其中,fsys表示控制系统主频率,fsample为DFT模块实时更新的频率,Nc表示计数值:
3 对比研究
对于单相同步旋转坐标系锁相环,APF和SOGI是另外两种常用的OSG。APF实现简单;SOGI对谐波有一定的抑制能力。本文将从谐波和直流分量抑制能力、运算量大小和数字实现的难易程度、动态性能等方面将基于滑动窗DFT的OSG与上述两种常规OSG展开比较。
3.1 谐波和直流分量抑制能力
式(15)至式(18)给出了用APF和SOGI产生正交信号的传递函数。
式中:k1为阻尼系数。
关于k1,一般性结论是,k1越大,SOGI的动态性能越好,滤波越差,反之,该值越小,滤波效果越好,动态越差[6],本文中,k1取折中值0.75。滑动窗DFT的样本数N本文取128。
图3给出了三种OSG的传递函数波特图,可以看出,基于滑动窗DFT的OSG对谐波和直流偏置的抑制能力最好,理论上可以完全滤除谐波和直流分量。APF没有滤波效果。GSOGI_α(s)对直流偏置和谐波有一定的滤波能力,但是GSOGI_β(s)对直流偏置的抑制能力较差,对谐波抑制能力较好。
附录A图A4给出了式(19)所示畸变电网信号下三种OSG提取α信号的MATLAB/Simulink仿真结果。可以看出,APF的输出结果严重畸变,SOGI提取的信号也有明显的畸变,而本文提出的基于滑动窗DFT的OSG能将谐波有效滤除,准确提取出基波成分。
3.2 动态性能
图4给出了MATLAB/Simulink中三种OSG产生β信号传递函数的阶跃响应的仿真波形。SOGI的阻尼系数、DFT样本数和3.1节保持一致。可以看出,APF和基于滑动窗DFT的OSG的动态响应时间相仿,都是一个基波周期20 ms,而SOGI的响应时间略慢。此外,还可以看出,仅基于滑动窗DFT的OSG的稳态输出为零,能够较好地滤除直流分量;而SOGI和APF的稳态输出均不为零,对直流偏置的抑制能力较差。
3.3 数字实现和运算量
基于滑动窗DFT的OSG直接在离散域运算,数字实现简单方便,实现框图如图2所示。SOGI的数字实现实现方法比较多,有前向和后向差分法、双线性变换法、二阶或三阶积分器法[12]等。前向和后向差分法运算量最小,但精度最差,其他两种方法可以提高精度,但是运算量较大。本文采用运算量最小的前向和后向差分实现方式,如附录A图A5(a)所示。APF可以通过双线性变换来数字实现,运算量相对较少,如附录A图A5(b)所示。
表1给出了三种OSG的运算量。可以看出,APF运算量最少,数字实现容易。本文提出的基于滑动窗DFT的OSG,实现简单,运算量和SOGI相当。虽然基于滑动窗DFT的OSG需要相对较大的存储空间,但是目前数字处理器通常具有大量片上RAM,实现和应用不会太困难。
4 实验结果
为验证本文提出的锁相环性能,搭建了实验平台。平台采用现场可编程门阵列(FPGA)EP4CE15F17C8作为核心控制器,任意函数发生器DG4072作为信号源模拟电网电压信号。电网电压信号通过14bit-A/D(ADS7945)输入至FPGA中,锁相结果经16bit-D/A(DAC8501)转化成模拟量输出,并通过示波器观察实验结果。
为实验对比验证,分别在本实验平台上实现基于APF、滑动窗DFT和SOGI的三种单相同步旋转坐标系锁相方法。除正交信号产生方法不同,三种锁相方法的滤波环节和压频振荡器完全一致。实验中,DFT样本数为128;SOGI的阻尼系数为0.75;APF和SOGI的采样频率为100kHz;电网的基波频率为50Hz。
附录A表A1给出了FPGA实现三种正交信号生成模块所占用的硬件资源。对于逻辑单元和硬件乘法器,APF占用资源最少,而SOGI占用资源最多,基于滑动窗DFT的OSG占用的资源介于两者之间,但是其额外占用了258B的RAM存储空间。
附录A图A6给出了在输入电网频率50Hz且无谐波畸变和直流偏置的情况下,三种锁相方法的稳态锁相结果。可以看出,三种锁相方法的锁相输出结果一致,锁相频率脉动和角度误差均较小,频率误差约0.1Hz,锁相角度误差约0°。
附录A图A7给出了电网电压信号含有10%直流偏置时,三种锁相方法的稳态实验波形。可以看出,基于APF的锁相法由于较差的直流偏置抑制能力,锁相环角度误差高达10°。基于SOGI的锁相法对直流偏置也较敏感,锁相环角度误差约5°。本文提出的基于滑动窗DFT的锁相法具有很好的直流偏置抑制能力,锁相精度较高,角度误差约0°。
附录A图A8给出了电网电压畸变条件下,三种锁相方法的稳态实验波形。同样的,基于APF的锁相法和基于SOGI的锁相法,对电网的谐波的抑制能力欠佳,锁相环输出有明显畸变,锁相角度误差大于5°。基于滑动窗DFT的锁相法仍然保持较好的锁相精度,角度误差约0°。
表2为附录A图A6至图A8对应的不同电网条件下三种锁相方法的稳态实验对比结果。可以看出,基于APF的锁相法(方法1)对直流偏置误差和谐波均敏感,锁相误差较大。基于SOGI的锁相法(方法2)虽然对谐波和直流偏置有一定的抑制能力,但是稳态锁相精度欠佳。本文提出的基于滑动窗DFT的锁相法,稳态锁相精度在不同电网电压条件下均优于另外两种方法,锁相角度误差约0°。
为验证锁相环的频率适应性,在理想电网条件下,将输入信号的频率变为55Hz,三种锁相方法的稳态实验结果如附录A图A9所示。可以看出,三种锁相方法均具有良好的频率适应性,锁相角度误差约为0°。
为进一步验证锁相环的动态性能,用信号发生器模拟电网频率从45 Hz突变至55 Hz,相应的动态实验结果如图5所示。
图中,θ为锁相环的输出角度,vg为输入电网电压信号,f为电网频率。可以看出,三种锁相方法均能较快地跟踪电网频率,动态响应时间相仿约60ms。动态过程中,基于APF的锁相法和基于SOGI的锁相法的锁相频率无明显超调;基于滑动窗DFT的锁相法的频率超调约1 Hz,其可能是由于DFT模块对阶跃信号的动态响应过程有相对较大超调(见图4)。附录A图A10给出了电网电压相位突变30°时,三种锁相方法的动态实验过程。可以看出,三种锁相方法均能较快地跟踪电网相位变化,动态响应时间相仿,均为63ms左右。
5 结语
针对传统单相锁相环的稳态精度易受电网谐波和直流偏置影响的问题,本文提出了一种基于滑动窗DFT的单相同步旋转坐标系锁相环,利用DFT的优异选择性滤波性能和相角变换性质,同时实现滤波和正交信号生成。与传统的单相同步旋转坐标系锁相环相比,本文提出的锁相技术具有以下优点:适应畸变电网场合,对谐波和直流偏置有很好的抑制能力,具有很高的稳态锁相精度;对电网频率的波动具有自适应性;运算量适中,易于数字实现;保持了良好的动态特性。
附录见本刊网络版(http://www.aeps-info.com/aeps/ch/index.aspx)。
摘要：锁相环技术是并网变流器的核心技术之一。针对传统单相同步旋转坐标系锁相环在畸变电网下锁相精度差的问题,提出一种基于离散傅里叶变换(DFT)的高精度锁相环技术。基于DFT的锁相技术的核心问题是如何准确获取电网频率,将DFT和单相同步旋转坐标系锁相环相结合,利用DFT的优异选择性滤波性能和相角变换性质,从畸变电网信号中准确提取基波和生成虚拟正交信号,在同步旋转坐标系提取电网频率,实现DFT的频率自适应,最终无静差、高精度跟踪电网相位。仿真和实验结果表明,所提出的锁相环对电网电压的畸变谐波、直流偏置误差和电网频率脉动等有很好的适应性,在各种电网条件下,均能准确地跟踪电网电压相位,验证了该锁相方法的有效性和优越性。
同步锁相 篇4
检波技术在电子、通讯等领域是不可缺少的关键技术之一,因此检波电路在这些领域也是非常重要的。检波技术的好坏,直接影响到信号的分离和提取。在电视接收机中,视频检波位于中放级和预视放之间,完成从图像中频信号中检出视频信号以及对伴音中频信号进行二次混频。可见,检波环节好坏直接影响整机性能。随着电视技术的发展,电视功能的增强以及对电视性能要求的提高,原来的检波技术很难满足电视对视频检波的要求,因此必须采用更为先进的检波技术代替原来的检波方法。
早期的视频检波是利用二极管的单向导电性从调幅波中取出包络,得到视频信号;在混频时则是利用二极管的非线性,用38 MHz本振和31.5 MHz伴音中频进行混频,取出6.5 MHz的第二伴音中频信号。而同步检波是从平衡调幅波中取出两色差,完成Fu,Fv的分离。这种检波虽然较前一种要好,但还存在一些不足,而锁相环检波较好地克服前两种缺点,在现代视频检波中应用广泛[1]。
2 锁相环同步检波
2.1 同步检波原理
如图1所示:视频信号经高频调谐器选频、放大和频率变换后,所得到38 MHz图像中频和31.5 MHz伴音中频送图像中放,经放大后送视频检波电路。由于视频检波采用的是同步检波,所需要的同步开关信号由图像中频信号在38 MHz检波中周作用下经限幅放大得到,从而完成检波。输出的FBAS(彩色全电视信号)和SIF2(第二伴音中频信号)送后续相关电路。
2.2 同步检波存在的问题
(1) 当高频调谐器的本振频率发生偏移时,中频偏离38 MHz,解调出来的信号就会有干扰、减弱,从而产生失真。这种失真虽然可以通过中放AFC电路加以纠正,但是如果AFC电路出现问题,这时就无法解决。
(2) 当图像中频出现过调制时,开关信号幅度不足,从而不能解调或解调失真,这种问题是无法通过AFC电路进行解决的。
可见,同步检波存在一些原理上的不足,要解决上述问题,必须对检波电路进行重新设计,克服该检波电路原理上的缺陷[1,2]。
3 锁相环视频检波
3.1 锁相环电路
锁相环视频检波也称为PLL(Phase Locked Loop)视频检波,其核心部分是锁相环电路,锁相环路实质上是一个自动相位控制系统。如图2所示:该电路由压控晶振VCO、90°移相、APC检波和低通滤波及开关等构成。送APC的有两路输入,一路是基准信号来自38 MHz图像中频,另一路是来自VCO产生的输出信号作为比较。两信号在鉴相器APC内进行频率和相位的比较,并将比较的差值转换成误差电压输出。该误差电压经低通滤波后,得到一个控制电压去控制VCO,使其频率和相位向基准信号靠拢。当环路一旦锁定,VCO输出信号的频率和相位就必定等于基准信号频率和相位,且能随基准信号的变换而变化。低通滤波器是为了滤除鉴相器输出信号中不需要的高频信号和其他输出,提高环路的性能。
3.2 锁相环检波原理
如图3所示:该电路增加锁定检波电路,其输入信号是彩全,输出信号送低通滤波器及开关电路,用来判断环路是否锁定。输出信号作为38 MHz开关信号,送视频检波电路[2,3]。
针对前两种视频检波的特点及存在的问题,该检波电路主要作了以下两方面改进,较彻底地解决前面所述检波电路的不足:
(1) 针对普通同步检波该电路的开关信号来自图像中频,当图像中频发生偏离38 MHz时且AFC出现问题又不能纠正这种偏移的情况,该检波电路的38 MHz开关信号来自压控振荡器VCO,而不是来自38 MHz图像中频,因而开关信号与图像内容无关。 既使高频调谐器的本振频率发生偏移且AFC电路出现问题,或图像中频信号发生过调制时,开关信号也能准确地为38 MHz,使解调处理的信号不产生失真。同时也能使该检波电路的VCO 仍然有足够幅度的开关信号送检波器。VCO外接的38 MHz中周用来决定VCO振荡频率,它不再是限幅放大器组成部分之一。利用该中周可改变振荡频率,最终使环路锁定,使得前述问题得到很好的解决[1,4]。
要想使38 MHz开关信号与38 MHz图像中频同频同相,必须采用锁相环。环路中有一个APC电路,把VCO信号经90°移相送APC作为比较信号,把图像中频送APC作为基准。两者在APC电路内进行频率和相位的比较,比较结果输出与两者频率差和相位差成正比的误差电压。该电压经低通滤波得到APC直流控制电压,然后加到VCO去纠正VCO的频率和相位,直到送入APC的两输入信号频率相同,相位相差90°为止。这样就可以保证视频检波的两输入信号同频同相,实现真正的同步检波。
(2) 电路上专门设置了一个锁定检波器,它的主要作用是确保环路锁定。环路锁定与否是通过检测检波后的彩全的幅度来进行判断的,如果彩全幅度较小并且还有干扰,则锁定检波器输出控制信号到开关去改变低通时间常数,直到环路锁定。
设置90°移相是APC检波电路的要求。当两输入信号相差90°时,则无误差电压输出。此外VCO信号 经90°移相后,还要送混频电路去与SIF1(第一伴音中频)混频,产生6.5 MHz的第二伴音中频。由于混频所需要的38 MHz不是来自图像中频而是来自VCO,这样6.5 MHz信号上就绝不可能有38 MHz调幅波的干扰,从而使图像对伴音的干扰得到彻底抑制。
4 结 语
检波电路是电视电路的重要组成部分,其优劣直接影响到整个电视机对信号的处理效果,它是伴随电视技术的发展而发展的。锁相环电路是电子设备中的常用电路,在新型大屏幕彩色电视机中有着广泛的应用。实践表明,它是一种很好的检波方式,取得了很好的效果。
参考文献
[1]蔡金豆.新型大屏幕彩电原理与维修讲义[M].川大科技园培训中心,2007.
[2]刘俊,张斌珍.微弱信号检测技术[M].北京:电子工业出版社,2005.
[3]余兆明.数字电视和高清晰度电视[M].北京:人民邮电出版社,1997.
[4]曹华民,王兴亮.现代电视接收技术[M].西安:西安电子科技大学出版社,2001.
[5]谢玉妹.电视机原理与技能训练[M].北京:中国劳动社会保障出版社,2004.
同步锁相 篇5
全球定位系统(GPS) 作为导航、授时和定位系统, 具有授时精度高、民用免费和接收机成本低等特点[1],使其在电力系统中的应用越来越广泛[1,2,3,4,5,6,7,8,9,10,11]。当前,电网故障分析要求各微机装置的时间信息精确到1 ms以内,电网相位测量对时钟精度的要求则高达微秒级,行波测距与行波保护对时钟精度的要求达到1 μs,甚至更高。为以较低的成本实现高精度时钟,一个行之有效的解决方法是将GPS秒时钟和高精度晶振相结合,利用两者误差互补的特点来产生高精度时钟。文献[4,5]提出了一种利用高精度晶振对GPS时钟进行在线监测并实时修正的方法,利用该方法的时钟装置可输出偏差小于100 ns的秒脉冲。但该方法的补偿方案计算较复杂,且样本数据量较大,对CPU的计算能力有较高要求。文献[6]提出了一种补偿方案较简单的高精度时钟实现方法,但该方法的实时性不高,其应用受到一定限制。
为解决上述问题,本文根据GPS秒时钟无累计误差和晶振秒时钟无随机误差的特点,提出了一种利用GPS秒时钟同步晶振秒时钟实现高精度同步时钟的新方法。该方法根据数字锁相原理,通过测量GPS秒时钟与晶振秒时钟间的相位差来控制晶振秒时钟的分频系数,实时消除晶振秒时钟的累计误差,从而产生高精度秒时钟。
1 时钟误差分析
1.1 晶振秒时钟误差分析
对恒温高精度晶振信号分频可得到晶振秒时钟。设晶振频率为f,周期为T,则晶振秒时钟可由下式得到:
式中:ni为晶振信号的计数值。
因为恒温高精度晶振具有很高的频率稳定度,其晶振频率在短时间内可保持不变,所以单个晶振秒时钟的随机误差很小,如精度为1 ns的晶振随机误差小于1 ns[12]。
考察n个晶振秒时钟序列t1,t2,…,tn,设第1个秒时钟t1与协调世界时间(UTC)的初始偏差为a,每秒时间间隔误差为b,每个秒时钟对应的误差分别为μ1,μ2,…,μn(因其随机误差较小,这里仅分析累计误差),标准秒时钟为t0,则有:
由式(2)可见,晶振秒时钟在初始阶段,即i值较小时,其误差较小;但对于较长时间后的晶振秒时钟,即i值较大时,则存在较大的累计误差。
1.2 GPS秒时钟误差分析
GPS接收机正常工作时,GPS秒时钟的误差服从正态分布,与UTC相比只存在单个秒脉冲的左右漂移,从一段时间来看,GPS时钟并不存在累计误差。设GPS接收机输出的GPS秒时钟与UTC的误差为ε,ε 属于随机误差且服从正态分布,取样本数为N,则有:
不同档次的GPS接收机,σ 数值大小不同,如GARMIN GPS 25/20 为1 μs,而MOTOROLA VP ONCORE为50 ns。
考察n个GPS秒时钟序列t1,t2,…,tn,设每个秒时钟对应的随机误差分别为ε1,ε2,…,εn,标准秒时钟为t0,则有:
由式(4)得随机误差平均值为:
由于当n→∞时,有
可见GPS秒时钟具有一定的随机误差,不同档次的接收机具有不同的随机误差;在样本时间足够长时,其累计误差趋于0。可以利用这个特性来检测并校正晶振秒时钟的累计误差。
2 高精度同步时钟的实现原理
由于GPS秒时钟的累计误差较小,而晶振秒时钟的随机误差较小,所以可以参考GPS秒时钟对晶振秒时钟的累计误差进行修正。为了修正晶振秒时钟的累计误差,本文根据数字锁相原理,提出了一种利用GPS秒时钟来修正晶振秒时钟的方法。该方法根据数字锁相原理,以GPS秒时钟信号为基准,采用添加或删减晶振秒时钟的计数脉冲来实现对晶振秒时钟的修正。
2.1 数字锁相原理
数字锁相环[13]的主要作用是实现输出与输入信号之间严格的相位同步,环路一旦进入锁定状态,输出信号与环路的输入信号(参考信号)之间便保持极小的相位差,而没有频差存在,即输出信号与输入信号的相位特性一致。本文借鉴这一原理来实现高精度同步时钟,既能保持晶振秒时钟较小的随机误差,又能消除晶振秒时钟的累计误差。
高精度同步时钟的数字锁相原理实现框图如图1所示。它包括校正脉冲发生电路、相位比较电路、分频系数控制电路和分频电路4部分。1PPS为GPS接收机输出的GPS秒时钟信号,分频电路的输出PPS为修正后的高精度同步秒时钟信号。
2.1.1 校正脉冲发生电路
1PPS是校正脉冲发生电路的输入信号,当1PPS的上升沿到来时,校正脉冲发生电路产生一个校正脉冲ub。ub的脉冲宽度远小于1PPS的周期,它是一个窄脉冲信号。ub只出现在1PPS的起始时刻,所以可以代表GPS秒时钟的相位。
2.1.2 相位比较
为使PPS不致因晶振累计误差出现较大的时间误差,必须不断检测其与1PPS的相位关系,并根据检测情况调整PPS的相位,使其误差不至于积累太大。相位比较电路将完成ub与PPS的相位比较。如果ub出现在PPS前半周期,即PPS的高电平部分,说明PPS的相位超前于1PPS的相位,如图2中的第2 s、第5 s、第6 s、第7 s。如果ub出现在PPS的后半周期,即PPS的低电平部分,说明PPS的相位滞后于1PPS的相位,如图2中的第3 s、第4 s。
2.1.3 分频系数控制电路
分频系数控制电路的作用是:根据相位比较结果,调整分频电路的分频系数。当不需进行相位调整时,分频电路的分频系数δ按下式进行计算:
如果相位比较结果是PPS的相位超前于1PPS的相位,则由分频系数控制电路调整分频电路的分频系数为δ+1,这时分频电路输出的PPS周期加长、频率降低,下一个PPS的上升沿会延时1个晶振周期出现,实现了滞后校正。反之,若PPS的相位滞后于1PPS的相位,则调整分频电路的分频系数为δ-1,这时分频电路输出的PPS周期变短、频率增大,下一个PPS的上升沿会提前1个晶振周期出现,实现了超前校正。若PPS连续n次超前(或滞后)1PPS时,分频系数会保持为δ+1(或δ-1),则PPS会连续向右(或向左)偏移直至n个晶振周期(每次偏移1个晶振周期)。
2.1.4 分频电路
分频电路的作用是根据分频系数δ产生PPS信号(因为1PPS的高电平持续时间约为200 ms,低电平的持续时间约为800 ms,所以本文产生的PPS的高、低电平的持续时间分别定为200 ms和800 ms),其工作原理为:利用计数器对高精度恒温晶振信号进行计数(计数器的初始值为1),当计数值小于或等于定值(用定值保证晶振秒时钟的高电平持续时间约为200 ms,如晶振频率为100 MHz时,定值可为20 000 000)时,分频电路输出高电平;当计数值大于定值时,分频电路输出低电平;当计数值等于分频系数时,分频电路输出高电平,同时将计数器的计数值重新置1,并重新开始计数。
2.2 校正率及误差分析
2.2.1 校正率分析
数字锁相电路的校正率η用每次校正的晶振周期T0与PPS的周期T的比值表示,即
当分频系数为δ时,PPS的周期为晶振周期的δ倍,则校正率η=T0/T=1/δ。
可见当晶振频率足够高时,分频系数δ会较大,此时校正率会较小。因PPS是随着1PPS波动的,所以较小的校正率会使PPS的随机误差较小。
2.2.2 误差分析及处理
由于1PPS存在随机误差,其上升沿总是在UTC上升沿的左右随机波动,所以用此信号去同步PPS,会使PPS的上升沿也会在UTC上升沿的左右波动,但波动范围会小于1PPS的波动范围。可见PPS会随着1PPS在UTC的左右波动,且每次的波动幅度为1个晶振周期。此时式(2)应调整为:
式中:n1为i秒内PPS超前1PPS的次数;n2为i秒内PPS滞后1PPS的次数;T0为晶振周期。
由式(9)可知,当i足够大时,因为分频系数的适当调整会消除晶振累计误差的影响,所以μi在较长时间内的累计误差为
若1PPS连续多次以较大的随机误差出现在UTC的左侧或右侧时,PPS也会相应地连续左移或连续右移,从而也会产生较大的随机误差;而且因其每次只校正一个晶振周期,所以在PPS出现较大的随机误差后,若晶振频率较高,则PPS会在一段时间内保持较大的随机误差。考虑到晶振的随机误差较小,为避免PPS随1PPS出现较大的随机误差,可采用如下规则来产生PPS:
1)若某一次分频系数从δ调整为δ+1,则在定值n0个秒时钟内(如10 s)保持分频系数不大于δ;
2)若某一次分频系数从δ调整为δ-1,则在定值n0个秒时钟内(如10 s)保持分频系数不小于δ。
这样,便可使PPS不会连续左移或连续右移,从而避免出现较大的随机误差,并可使PPS的累计误差不超过1个晶振周期,极限情况时仍能保持在2个晶振周期内。
可见当晶振频率足够高时,PPS的随机误差要远小于1PPS的随机误差;而且因PPS随着1PPS的波动而不断调整分频系数,PPS的累计误差在长时间后也会趋于0。所以根据数字锁相原理,利用1PPS来校正PPS,既可以消除PPS的累计误差,又保持了PPS随机误差低的特性。
3 高精度同步时钟的实现
3.1 GPS接收机工作状态评价
接收机的工作状态分为正常工作和不正常工作2种状态,其中在接收机正常工作条件下,1PPS的累计误差较小;而工作不正常时,1PPS的随机误差和累计误差均较大。所以必须对接收机的工作状态进行评估,并根据工作状态的不同采用不同的方法产生高精度同步时钟。本文利用文献[14]所述方法来判断接收机的工作状态,根据GPS接收机锁定的卫星数Nb建立评价不等式:
当式(10)成立时,认为接收机工作正常;否则,工作不正常。
3.2 高精度同步时钟的实现原理
装置启动时,PPS与1PPS之间可能存在较大偏差,此时利用数字锁相原理进行调整的时间是不能容忍的,应该采用辅助手段在启动时实现时钟快速同步。在启动之初,CPU向复杂可编程逻辑控制器(CPLD)发出PPS闭锁信号,当CPU检测到1PPS到来时,解除闭锁信号,同时启动CPLD产生PPS,此时PPS时钟相位与1PPS的初始相位差非常小,可快速实现同步。
同步后若GPS接收机工作正常,则利用本文数字锁相原理产生高精度PPS。若GPS接收机工作不正常,可取接收机正常工作时的最后一个分频系数作为接收机工作不正常时的第1个分频系数。依次类推,将存储在CPU中的一段时间(通常为1 h)内的分频系数依次提取出来作为最新的分频系数。若接收机工作不正常时间大于1 h,则将存储在CPU中的分频系数重新读取即可。这样,便可保证即使接收机不正常工作的时间较长,时钟装置也能输出准确的时间。
3.3 高精度时钟的硬件实现
根据上述原理,本文设计出了一种GPS 高精度同步时钟,其硬件原理如图3 所示。
GPS接收机接收到GPS时间信息后,将秒以上的时间信息送到CPU,1PPS送到CPLD。
CPU接收到GPS时间信息后,提取出年、月、日、时、分、秒时间信息及所跟踪的卫星数,判断GPS接收机的工作状况,并根据接收机的工作状况控制CPLD工作。
CPLD在GPS接收机工作正常时根据数字锁相原理利用1PPS对PPS进行校正,并将分频系数发送给CPU;GPS接收机工作不正常时,根据CPU发送的分频系数产生高精度同步时钟。
4 实验测试
为对本文提出的高精度同步时钟进行可行性研究,笔者利用本文方法产生的PPS和1PPS进行了对比试验验证。试验中GPS接收机采用MOTOROLA VP ONCORE,其秒时钟随机误差服从均值为0的正态分布,σ=50 ns,调整阈值n0设为30。高精度恒温晶振频率100 MHz,频率精度10-9,频率稳定度10-11。用示波器比较1PPS与本文方法产生的PPS,实验时间长度为2 h,第1小时2个GPS接收机均正常工作,第2小时本文方法所用GPS接收机工作不正常(拔掉GPS接收机的天线),另一GPS接收机正常工作。实验开始时,将2个秒时钟的上升沿调整到与示波器的轴线重合。实验结果如图4所示。
图4中,1PPS为正常GPS秒时钟信号,PPS为本文方法产生的高精度秒时钟信号。从图4可以看出,本文方法产生的高精度秒脉冲的随机误差在GPS接收机工作正常时小于1PPS的随机误差;在GPS长时间失效后仍能保持较高的时间精度。
经多次试验发现,采用本文方法对晶振秒时钟累计误差进行校正后,GPS信号有效时的最小时间误差可以达到1 ns～2 ns,平均误差约20 ns;GPS信号失效1 h的最大误差约100 ns。由此可见本文提出的方法能够很好地消除晶振秒时钟的累计误差,而随机误差也能保持在较小的范围内。
要完全达到本文实验的时钟精度,需要选择高稳定度恒温晶振和低随机误差GPS接收机,使同步时钟的成本偏高;为确保产品的实用性而选择成本较低的器件,可能会使同步时钟的精度有所降低。
5 结语
本文根据GPS同步时钟的随机误差和高精度晶振的累计误差互补的特点,提出了一种利用恒温高精度晶振对GPS秒时钟进行计数,并由CPU根据计数结果进行动态平均处理和随机误差估计,然后由CPLD根据计算结果产生高精度同步时钟的方法。该方法所产生的高精度同步秒时钟不仅稳定性好、同步性高,而且实现过程简单,在GPS信号失效后仍能保持较高的时间稳定性和同步性,能很好满足同步时钟的要求。目前该同步时钟已开发出样机,下一步将进行产品化研究,以满足电力系统的实际需求。
摘要：在分析时钟误差的基础上,根据全球定位系统(GPS)秒时钟无累计误差和晶振秒时钟无随机误差的特点,提出了一种利用GPS秒时钟同步晶振秒时钟实现高精度时钟的新方法。该方法根据数字锁相原理,通过测量GPS秒时钟与晶振秒时钟间的相位差来控制晶振秒时钟的分频系数,实时消除晶振秒时钟的累计误差,从而产生高精度秒时钟。实验结果表明,在GPS正常工作时能够保证其精度稳定在20ns;GPS信号失效1h的情况下,秒时钟精度仍能稳定在100ns。根据此方法研制了具有较高性价比的高精度时钟发生装置,成功应用于行波定位系统中。