高速数据采集系统（共12篇）
高速数据采集系统 篇1
(一) 引言
这是一种纯硬件串行数据传输设计方式, 该系统具有电路连接简单, 设计方便, 新片管脚少的特点, 用单片机来控制的数据采集系统, 具有8Bits高精度传输能力, 并且采用计算机虚拟软件显示, 消差处理, 该方案有A/D转换电路, 存储单元, D/A转换电路, 并用计算机软件与8051单片机控制相结合, 使信息传送方便, 传输速度高, 系统结构简化, 并且有利于系统功能扩展, 而且装配调试费用低。
(二) 系统组成及工作原理
1. 系统组成
本系统有三部分组成, 即 (1) A/D转换部分, 它的主要作用是将模拟信号转换成数字信号; (2) D/A转换部分, 它主要是将采集来的数字信号转换成模拟信号以便于进行显示, 从而对数据进行分析测量; (3) RAM部分用做将采集来的数据进行存储。
2. 工作原理
原理框图如图1所示:
(1) A/D转换部分
A/D转换接口是数据采集系统前向通道的一个环节。数据采集和转换系统从一个或几个信号源中采集模拟信号, 并将这些信号转换为数字形式, 以便输入计算机。因此, 对于一个模拟信号转换成为数字信号所基本的要求: (1) 模拟多路转换与信号调节; (2) 采样/保持放大器; (3) 模拟/数字 (A/D) 转换器; (4) 通道控制电路。
前向通道中与传感器相连接的是信号调节器, 它完成传感器初次模拟信号的调节任务。而模/数转换中的多路转换及信号调节则要将模拟信号变换成能直接满足模/数变换所需要的信号电平及输入方式。为了减少动态数据测量的孔径误差, 对于快速动态信号应采样/保持电路以防止采样过程中信号发生变化。因此, 模拟数据的采集及模/数变换通道设计时不仅仅是单纯选择A/D转换芯片及设计A/D转换接口, 要综合考虑从传感器到计算机数据输入的全过程。
为了实现系统中的“高速”, 我们采用了AD578LN芯片, AD578LN最大的应用特性就是它的高速A/D转换特性, 因此当AD578LN与微处理器接口时, 由于大多数微处理器的时钟比较慢, 这时用CPU控制AD578LN的转换就是有可能丢失数据, 另外由于AD578LN的数据输出没有三态缓冲数据输出, 所以必须和微处理器的I/O口直接相连。
作为控制A/D转换的部分, 即传送控制信号的芯片我们采用的单片机为MCS-51系列的单片机, 在本系统中它主要是进行寻址和发出控制信号使整个系统在它的控制之下能够同步快速的完成系统功能。
根据以上各个芯片的功能及用法特点, 我们做了如图2所示的A/D转换部分:
在进行AD578LN高速A/D转换与8051单片机的接口设计时, 相对较好的方法是将8位的A/D转换结果缓冲锁存在寄存器里, 然后再对数据进行处理, 电路如上图所示.图中所示电路是采用查询方式完成AD578LN的A/D转换, 其中缓冲锁存存器采用74LS244总线锁存器以实现对A/D转换数据输出的单向锁存。74LS244的片选由74LS138译码得到, 其中之一输出信号和/WR构成AD578LN的启动信号START。
由于本系统在BIPoff上没有接滑动变阻器, 所以为单极性输入方式, 即输入电压是0~+10V或0~+20V, 当74LS138译码后的一路信号与/WR的信号通过74LS02的与非门产生一个能触发START信号的高电平, 则AD578LN开始工作, 将其输入的信号转换为8路数字信号, 并通过74LS244进行锁存, 而74LS244的触发则是/RD信号与74LS138的一路信号相与后产生, 当74LS244产生触发信号后则将74LS244锁存的信号输入到8051单片机中, 而转换结束信号则是START信号的逻辑非信号, 这样在START为低电平时, EOC为高电平时, 这样A/D转换就结束。
(2) D∕A转换部分
数/模转换换部分是基于后向通道配置与接口技术设计思想而进行设计的。在单片机的控制当中单片机总要对控制对象实现控制操作, 因此, 在这样的系统当中, 总要有后向通道, 后向通道是计算机实现控制运算处理后, 对控制对象的输出通道接口, 后向通道是对控制对象实现控制操作的输出通道。后相通倒应解决的问题: (1) 功率驱动。将单片机输出的信号进行放大, 以满足伺服驱动的功率要求。 (2) 干扰防治。主要防治伺服驱动系统通过信号通道、电源以空间电磁场对计算机系统的干扰。通常、采用信号隔离、电源隔离和对大功率开关实现过零切换等方法进行干扰防治。 (3) 数/模转换。对于二进制输出的数字量采用D/A变换器;对于频率量输出则可以采取F/V转换器变成模拟量。
后向通道中常用的器件及电路主要有数/模转换、功率驱动和干扰防治器件及电路。其中我们重点了解D/A部分。
D/A转换是应用系统后向通道的典型接口技术内容。现阶段单片机应用系统D/A转换接口设计主要是选择D/A转换集成芯片, 配制外围电路及器件, 实现数字量至模拟量的线形转换, 他不涉及D/A转换器的结构设计, 也不必对其中内部电路作详细分析。
(三) D/A转换接口设计的一般性问题
1.D/A转换芯片的选择原则
选择D/A转换芯片时, 主要考虑芯片的性能、结构及应用特性能在。在性能上必须满足D/A转换的技术要求;在结构和应用特性上应满足接口方便, 外围电路简单、价格低廉的要求。
(1) D/A转换芯片的主要性能指标
D/A转换器的主要性能指标有:在给定的工作条件下的静态指标, 包括各项精度指标;动态指标, 通常以建立时间和尖峰等参数表示;环境条件指标, 主要有反映环境温度影响的增益温度系数。实际上, 用户在选择时主要考虑的是以位数表现的转换精度和转换时间。
(2) D/A转换芯片的主要结构特性与应用特性选择
D/A转换器的特性主要有: (1) 数字输入特性。数字输入特性包括接收数码制、数据格式以及逻辑电平等。目前批量生产的D/A转换芯片一般都只能接收自然二进制数字代码。因此, 当输入数字代码为偏置码或2的补码等双极性码时, 应外接适当的偏置电路后才能实现。 (2) 模拟输出特性。目前多数D/A转换器件均属电流输出器件。对于输出特性具有电流源性质的D/A转换器 (如DAC-08) 用输出电压允许范围来表示由输出电路 (包括简单电阻负载或者运算放大器电路) 造成输出端电压的可变动范围。只要输出端电压小于输出电压允许范围, 输出电流和输入数字之间保持正确的转换关系, 而与输出端的电压大小无关。对于输出特性为非电流源特性的D/A转换器, 无输出电压大小允许范围指标, 电流输出端应保持公共端电位或虚地, 否则将破坏其转换关系。 (3) 锁存特性及转换控制。D/A转换器对输入数字量是否具有锁存功能将直接影响与CPU的接口设计。如果D/A转换器没有输入锁存器, 通过CPU数据总线传送数字量时, 必须外加锁存器, 否则只能通过具有输出锁存功能的I/O口给D/A送入数字量。 (4) 参考源。D/A转换中, 参考电压源是唯一影响输出结果的模拟参量。是D/A转换接口中的重要电路, 对接口电路的工作性能, 电路的结构有很大影响。
2.参考电压的配制
目前大多数参考电压源均由带温度补偿的齐纳二极管构成。这类稳压管的稳压值一般在5.5~6.5V之间, 温度系数为±5 ppm/℃, 如国产的2DW (2DW7C) 型温度补偿稳压二极管。
D/A转换接口中的外接参考电路有两种形式:即外接参考电压源可以采用简单稳压电路形式, 也可采用带有运算放大器的稳压电路。前者电路简单, 但负载电流变化对电压稳定性有一定影响, 而且所提供的参考电压为固定值。带运算放大器的参考电压源具有驱动能力强, 负载变化对输出参考电压没有直接影响, 所提供的参考电压可以调节。
(四) D/A转换性能与集成芯片
D/A转换器的主要性能指标:D/A转换器的主要性能指标有静态指标、动态指标以及环境和工作条件指标。
1. D/A转换器的静态指标
(1) 分辨率
D/A转换器的分辨率定义为:当输入数字发生单位数码变化时, 即LSB位产生一次变化时, 所对应输出模拟量 (电压或者电流) 的变化量。对于线性D/A转换器来说, 分辨率Δ与数字量输出的位数n呈下列关系:
在实际应用中, 表示分辨率高低得更常用的方法是采用输入数字量的位数或最大输入码的个数表示, 位数越多, 分辨率就越高。
(2) 标称满量程与实际满量程
标称满量程 (NFS) 是相应与数字量标称值2n的模拟输出量。但实际数字量最大为2n-1, 要比标称值小1个LSB, 因此实际满量程 (AFS) 要比标承志满量程 (NFS) 小1个LSB增量。即
AFS=NFS-1LSB增量=2n-1/2n×NFS
(3) 精度
D/A转换器的转换精度与D/A转换集成芯片的结构和接口配置的电路有关。一般来说, 不考虑其它D/A转换误差时, 但是D/A转换精度还与外电路的配置有关, 当外电路的器件或者电源误差较大时, 会造成较大的D/A转换误差, 当这些误差超过一定程度时, 会增加D/A转换位数。
D/A转换器中的电阻网络、模拟开关及驱动电路均非理想电阻性元件, 各种寄生参量及开关电路的延迟响应特性会造成有限的转换速率, 从而使转换器产生过度过程。实际建立时间的长短不仅与转换器本身的转换速率有关, 还与数字量变化的大小有关。
根据建立时间的长短, D/A转换器分成以下几档:
由于一般线形差分运算放大器的动态响应速度较低, 因此D/A转换器内部带有输出运算放大器或者外接输出放大器的电路, 其建立时间往往比较长。
(4) 尖峰
尖峰是输入数码发生变化时刻产生的瞬时误差。尖峰的持续时间虽然很短 (一般在数十毫微秒数量级) , 但幅值可能很大。在有些应用场合下, 必须采取措施加以避免。
产生尖峰的原因是由于开关在换向过程当中, “导通”延迟时间与“截止”延迟时间不相等造成的。由于尖峰出现的幅值和出现的时刻不是周期性的, 故不能采用简单的滤波办法完全去掉。如图3采取了用两极运算放大器来有效的消除尖峰。
2. 环境及工作条件影响指标
一般情况下, 影响D/A转换精度的主要环境和工作条件因素是温度和电源电压变化。
D/A转换器的工作温度:标准军品可工作于-55~+125℃, 工业级工作温度为-25~+85℃, 而普通级工作温度为0~70℃。多数器件其静、动指标均为25℃的环境温度下测量得到, 环境温度对于各项精度指标的影响用其温度系数来描述。
D/A转换器受电源变化影响的指标为电源变化抑制比 (PSRR) , 它用电源变化1V时所产生的输出误差相对满量程的比值来描述, 以ppm/V表示。
基于以上的各种参数和指标我们作了如图3所示的D/A转换部分:
此部分是整个系统的核心部分之一, 我们选用的是8位的DAC0832, 这种芯片是80××系列的DAC芯片中最快的, 可达到64K以上, 它利用了一种4位改良的FLASH技术, 可以在少于1.5us的时间内完成一个完整的8位转换, 当A/D转换占用时间时, 它可通过内置的采集和锁定功能来捕捉和存储当前的信号。由于系统中只有一路D/A转换或虽然是多路转换, 但不要求同步输出时间, 则采用单缓冲方式接口, 如在本系统中我们就是采用的这种方式。
控制部分我们采用系统中的8051单片机系列。
基于DAC0832的应用特性我门用8051来控制它的片选通信号。利用8051单片机的接DAC0832的WR1和WR2信号, 这样在触发一个信号之后则触发了DAC的写选通信号, 这样DAC0832就进入选通状态, 而输入寄存器信号和数据传诵信号同时接收AD578LN的EOC信号, 这样就保证了A/D与D/A的同步, 即在A/D开始转换的同时就保证数据从AD578LN传送到DAC0832, 这样就保证了工作的时实性从而减少转换时间保证了系统的功能实现的速度。再如图所示的原理图中DI0~DI7直接AD578LN的B1~B8这样才能保证数据传递时无误差和以时间较短的延迟来进行。在DAC0832的输出口IOUT1和IOUT2我们分别用了两极运算放大器LM358, 由于运算放大器的放大功能即可保证输出信号能够以最小失真的放大输出, 这一点对模拟信号的输出非常的重要, 因为D/A的模拟信号输出断与显示部分相连接, 如果输出的模拟信号不能时实得复现原来的数字信号, 那么显示部分就不能正确的显示采样信号, 这对于工作人员来说将不能正确的进行调试和数据分析, 如果对于高精度的数据采集, 那么就有可能造成采集来的数据不准确。
3. 储器扩展
在本系统中我们采用了静态的6116来扩展片RAM。如图4所示:
从而对采集来的数据进行保存, 由于它的容量为2K所以用地址线为11位, 我们的设计思想是用8051单片机的P0.0~P0.7经74LS373锁存后接6116的A0~A7作为6116的高8为地址线, 用P2.0~P2.2直接接到6116的A0~A7作为6116的低3位地址线。这样就可以充分保证6116的2K的寻址范围, 它的选通位用单片机的与位号控制, 即保证了单片机工作的实时性。
(五) 结论
高速数据采集系统通过硬件串行数据传输设计方式, 实现了高速采集系统的模拟量采集的通道数多、数据采集的精度高、低功耗和稳定性等。
参考文献
[1]沈兰荪.数据采集处理器[M].能源出版社出版, 1990:72.
[2]何立民.MCS-51系列单片机应用系统设计[M].北京航空航天大学, 1990:58.
[3]薛钧义, 张彦斌.MCS-51/96系列单片微型计算机及其应用[M].西安交通大学出版社, 1999.
[4]孙涵芳, 徐爱卿.MCS-51/96系列单片机原理及应用[M].北京航空航天大学.
[5]沈德金, 陈粤初.MCS-51系列单片机接口电路与应用程序实例[M].北京航空航天大学.
高速数据采集系统 篇2
高速公路系统是关系到旅客生命安全的系统,高效的数据通讯对于旅客的生命安全和道路管理来说至关重要.在本文中,我将对高速公路数据通讯系统的`特点、组成和通信方式进行具体的论述.
作 者：胡梦龙 作者单位：中达电通股份有限公司刊 名：中国科技博览英文刊名：CHINA SCIENCE AND TECHNOLOGY REVIEW年，卷(期)：“”(13)分类号：U412.36+6关键词：高速公路 通信 数字 信息
高速数据采集系统 篇3
关键词：SSI；光电编码器；工控机；数据采集
SSI（Synchronous Serial Interface）即同步串行接口，具有传输速度快、连线简单、抗干扰能力强等优点，在光电编码器等各种传感器上得到了广泛的应用[1，2]。工控机即工业控制计算机，具有计算机CPU、硬盘、内存、外设及接口，并有操作系统、控制网络和协议、计算能力、友好的人机界面，工控机以低成本、高性能、高可靠性等优势成为工业控制等领域的主流计算机。
工控机一般不提供SSI接口，很难直接采集SSI接口的编码器等传感器数据。SSI接口转换器多将SSI数据转换成异步串行总线等低速现场总线，这大大限制了数据采集的实时性；市场上也有国外提供PCI或ISA接口的SSI接口卡，但价格昂贵且驱动程序较为复杂。工控机上多配备数字量输入/输出卡。本文采用数字量输入/输出卡控制SSI并行接口模块SSI208P，实现了一种SSI接口的低成本、高速数据采集方法。
1 SSI208P模块介绍
SSI208P模块可将SSI数据高速转换成并行数据，采用DIP28封装，内部集成了SSI同步时钟发生模块、数据串并转换模块、接口控制逻辑模块、输出控制模块以及收发驱动（TTL-RS422电平转换）模块等功能模块，其功能框图如图1所示。
采用SSI208P模块对SSI接口数据的读取操作就变得类似于对A/D、D/A或存储器读取数据的操作，非常简单。SSI208P模块还能将格雷码转换成二进制码。通信速率可配置，当通信速率配置为2 MHz时，对于16位精度的编码器，系统数据更新率不低于100 kHz，可以满足高速伺服控制系统的需求。
SSI208P控制时序如图2所示。CONVST上升沿启动一次SSI编码器数据收发过程。CONVST电平升高后，125 ns内SSI208P模块开始向编码器发送一帧同步时钟脉冲信号，脉冲的个数由编码器的精度决定，同时转换结束管脚EOC变高。发送脉冲期间管脚EOC保持高电平状态，转换结束EOC管脚电平变低后，即可从D0～D7并行读取编码器数据，每次读取八位，由A1、A0控制输出数据高低位，0表示读取最低八位、1表示读取最高八位，例如对于16位编码器只需读取两次（A1、A0分别为00、01），最多可以读取32位数据。编码器并行数据读取结束后将CONVST管脚置低，准备启动下一次转换。
2 硬件设计
数字量输入/输出卡与SSI并行接口模块SSI208P及SSI光电编码器之间的硬件连接原理图如图3所示。图中数字量输入/输出卡扩展了四路SSI编码器。数字量输入/输出接口由研华公司的多功能PCI数据采集卡PCI-1716提供，该采集卡除了提供16路模数转换通道和2路数模转换通道外，还提供了16路数字量输入和16路数字量输出通道[3]。四通道光电编码器为16位格雷码输出格式。接口板上采用了四片SSI208P芯片，SSI时钟速率和编码器数据格式的设置都由接口板完成。PCI-1716的数字量输入端口的信号电气特性为：输入逻辑高电平：2.0～5.25 V；输入逻辑低电平：0.0～0.80 V；输出逻辑高电平：2.4 V（最小）；输出逻辑低电平：0.4 V（最大）。参考SSI208P管脚的电气特性可知，PCI-1716和SSI208P的管脚可以直接连接。
采用PCI-1716的输入端口DI0～DI7连接四片SSI208P的数据线D0-D7，由于SSI208P在没有片选信号的情况下数据线是高阻态的，因此数据线可以共用。PCI-1716的输出端口DO1连接四片SSI208P的启动转换管脚START，可以同时控制四路SSI编码器。PCI-1716的输出端口DO0连接四片SSI208P的地址选择管脚A0，因编码器为16位，A1接地。PCI-1716的四个输出DO2-DO5分别连接四片SSI208P的片选管脚CS。IO卡的四个输入DI9-DI11分别连接四片SSI208P的转换结束指示管脚/END。使用PCI-1716的18个IO口就可以实现四路光电编码器的时序控制和数据采集。
3 软件设计
编程采用Borland C++ Builder，调用PCI-1716的驱动程序操作各输入输出端口，在各输入输出端口上产生满足SSI208P的控制逻辑即可启动转换，采集数据。由图2可以看出SSI208P模块的启动转换控制和数据读取操作比较简单，软件流程如图4所示。
相应的软件代码如下：
static PT_DioReadPortByte ptSsiSta，ptSsiVal；
// 编码器状态和编码器数据结构声明
USHORT SSI_STA，SSI_VAL；
// 编码器的状态和数据变量声明
int SSI_VAL1，SSI_VALL，SSI_VALH；
// 编码器1各数据变量
PT_DioWriteBit Bit_Start， Bit_A0， Bit_CS1， Bit_CS2， Bit_CS3， Bit_CS4；
// 各控制端口变量声明
……
ptSsiVal.port = 0； //端口0用于读取编码器数据
ptSsiVal.value = &SSI_VAL；
ptSsiSta.port = 1； //端口1用于读取编码器状态
ptSsiSta.value = &SSI_STA；
Bit_START.port=0； //输出端口0.1位启动转换
Bit_START.bit=1；
Bit_A0.port=0； //输出端口0.0位地址线A0
Bit_A0.bit=0；
……
Bit_START.state=0；//START上升沿启动转换
Bit_START.state=1；
DRV_DioWriteBit（DriverHandle，&Bit_ Start）；
For（int i=0；i<1；i++）；//延时至少125ns
DRV_DioReadPortByte（ DriverHandle，
（LPT_DioReadPortByte）& ptSsiSta）；
while（（ptSsiSta&0x01）！=0） //等待转换结束
DRV_DioReadPortByte（ DriverHandle，
（LPT_DioReadPortByte）& ptSsiSta）；
Bit_CS2. state =1； //片选2-4置高
DRV_DioWriteBit（DriverHandle，&Bit_ CS2）；
……
DRV_DioWriteBit（DriverHandle，&Bit_ CS4）；
Bit_CS1. state =0； //片选1置低
DRV_DioWriteBit（DriverHandle，&Bit_ CS1）；
Bit_A0. state =0； //读取编码器低8位
DRV_DioWriteBit（DriverHandle，&Bit_ A0）；
DRV_DioReadPortByte（ DriverHandle，
（LPT_DioReadPortByte）&ptSsiVal）；
SSI_VALL= SSI_VAL&0xFF；
Bit_A0.state =1； //读取编码器次低8位
DRV_DioWriteBit（DriverHandle，&Bit_ A0）；
DRV_DioReadPortByte（ DriverHandle ，
（LPT_DioReadPortByte）&ptSsiVal）；
SSI_VALH= SSI_VAL&0xFF；
SSI_VAL1= （SSI_VALH<<8）| SSI_VALL；
//数据拼接
……
4 结束语
本文基于SSI并行接口模块SSI208P和数字量输入/输出接口扩展卡，给出了一种工控机高速采集多通道SSI光电编码器数据的低成本实现方案。试验证明，在同步时钟设置为500 kHz的情况下，转换读取四路16位SSI光电编码器的时间小于100 μs，可用于实时性要求很高的应用场合。该方案已经成功运用于某车载武器系统的火控分系统中，运行稳定可靠。
参考文献
[1] 靳红涛， 赵勇进， 陈朝基. 一种SSI接口光电编码器数据并行采集设计方法[J].电子技术， 2008， （5）.
[2] 张子蓬， 王淑青， 刘辉. SSI接口的绝对值角度编码器值的读出方法研究[J]. 工业控制计算机， 2005， （12）.
[3] PCI-1716/1716L安装使用手册[M].
作者简介
电力系统高速数据采集系统设计 篇4
电力系统高速数据采集系统是一种应用在电力系统实时采集电能质量情况的一种采集装置。目前所采用的AD转换器件不能同步转换六路信号, 所测结果之间有一定的延迟性[1]。针对以上缺点, 现采用DSP2812和AD7656相结合的方法, 所用的AD7656具有的六路同步采样特性, 克服了测量结果之间延迟的缺点, 使得测量精度高。以上优点弥补了目前录波器的缺陷, 达到了目前应用的要求。
1 电力系统高速数据采集系统结构原理
电力系统的三相电压和电流通过滤波器滤去高频干扰信号和低频漂移信号, 经过滤波的电压和电流信号通过电压传感器和电流传感器按一定的比例转成适合AD7656采样的小幅值电压信号, 然后DSP TMS320F2812控制AD7656将六路模拟量转换成数字量, 并从AD7656读取6路数据并存储在存储器中, 利用相关算法对所采数据进行分析, 计算相关参数。
2 系统硬件设计
2.1 数据采集处理模块硬件电路设计
高速数据采集模块采用以DSP TMS320F2812为控制核心, 模数转换芯片采用AD7656芯片, 系统实现12.8KHz的采样频率, DSP采用FFT算法对电力系统电压和电流进行各次谐波的分析, 计算出功率、有效值等参数, 并将采集数据存储在存储器中。
2.2 AD7656采样电路设计
高速数据采样电路采用ADI公司推出的6通道、高集成度、16bit逐次逼近型AD7656, AD7656的并行数据口DB0-DB15与相连DSP的GPIOA0～15 IO端口, 作为数据传输口;AD7656的CONVST A、C O N V ST、C O N V ST C三个端口与D SP的GP IO B 0相连, 作为AD7656的6路同时采样启动控制口;AD7656的/CS端口与DSP的GPIOB1端口相连作为AD7656的片选控制口;AD7656的/RD与DSP的GPIOB2端口相连作为读控制口;AD7656的BUSY端口与DSP的GPIOB3端口与相连, 用来检测AD转换是否结束。
2.3 DSP TMS320F2812最小系统设计
本系统采用电源管理芯片T P S 7 3 H D 3 0 1给D S P供电, TPS73HD301的输入电压为5V, 输出电压为3.3V和1.9V, 两种电压分别经过相应的滤波电路供给D S P, D S P的R E S E T管角与TPS73HD301的RESET管角直接相连。本系统时钟电路采用DSP内部晶体振荡器电路, 外接晶体的工作频率50MHz, DSP内部具有一个可编程的锁相倍频电路, 根据实际系统时钟频率要求对其编程设置, 实现频率设置。
2.4 DSP与存储器的连接
本文所选的数据存储器采用SST公司的SST25VF040超捷推出的SPI接口的闪存, 它是一块低功耗FLASH, 存储容量为4MByte, 电源电压为2.7V至3.6V, 其可以直接和DSP相连。DSP的SPIA口的接收和发送端与其SI和SO口相连, 来进行数据传输, GIPIO27和GIPIO28分别用来对存储器的片选和读写进行控制。
3 系统软件件设计
3.1 谐波分析算法
本文数据分析算法采用快速傅立叶变换, 快速傅氏变换是离散傅氏变换的快速算法, 它是根据离散傅氏变换的奇、偶、虚、实等特性, 对离散傅立叶变换的算法进行改进获得的。
设X (m) 为M项的复数序列, 由DFT变换可知任意一X (n) 的计算都需要M次复数乘法和M-1次复数加法, 一次复数乘法等于两次实数加法和四次实数乘法, 一次复数加法相当于两次实数加法, 即使把一次复数加法和一次复数乘法定义成一次“运算”, 那么求出N项复数序列的X (n) , 即M点变换大约就需要M2次运算。当M=1024点甚至更多的时候, 需要M2=1048576次运算, 利用周期性和对称性, 把一个M项序列 (设M=2k, k为正整数) , 分为两个M/2项的子序列, 每个M/2点DFT变换需要M2/2次运算, 再用M次运算把两个M/2点的DFT变换组合成一个M点的DFT变换。这样变换以后, 总的运算次数就变成M+2 (M/2) 2=M+M 2/2。继续上面的例子, M=1024时, 总的运算次数就变成了525312次, 节省了大约50%的运算量。而如果我们将这种“一分为二”的思想不断进行下去, 直到分成两两一组的D FT运算单元, 那么M点的D FT变换就只需要Mlog2M次的运算, M在1024点时, 运算量仅有10240次, 是先前的直接算法的1%, 点数越多, 运算量的节约就越大, 这就是FFT的优越性。TI已经为DSP提供创建好的FFT库函数, 其具体的实现方法会在软件部分进行详细介绍。
3.2 主程序设计
系统初始化完成后, DSPF2812控制AD7656进行数据采集, 六路数据采集完成后, DSP进行FFT运算分析出各次谐波分量, 对采集的六路数据进行分析, 包括有效值、频谱分析、平均值和最大值等参数, 并将分析的相关数据以及原始数据存储在存储器中, 按此程序不断采集并存储在存储器中。
4 结语
本文设计出了一种基于DSP和ZigBee无线通信模块的新型油田油井电力监测系统。系统运算速度快, 采集精度高, 设备移动方便, 组网灵活, 运行稳定可靠, 应用前景比较好。
摘要：设计了一种基于DSP与AD7656的电力系统高速数据采集系统。分析了DSP与高速AD相结合的方案原理及其在电力系统高速数据采集系统的应用方法, 介绍了硬件结构原理, 给出硬件设计框图和软件流程图, 并研制出电力系统高速数据采集系统。
关键词：高速数据采集系统,TMS320F2812,AD7656
参考文献
[1]应崇福.基于DSP的故障录波器设计.北京:自动化技术与应用, 2008, 27 (6) :76-78.
高速数据采集系统 篇5
摘要：深入研究高速数字电路设计中的信号完整性问题;分析电路中破坏信号完整性的原因;结合一个实际的DSP数据采集系统、阐述实现信号完整性的具体方案。
关键词：信号完整性 ADSP21161 数据采集 噪声控制
引言
当前，日渐精细的半导体工艺使得晶体管尺寸越来越小，因而器件的信号跳变也就越来越快，高速数字系统的快斜率瞬变和极高的工作频率，以及很大的电路密集度，导致高速数字电路系统设计领域的信号完整性问题以及电磁兼容性问题日趋严重。破坏了信号完整性将直接导致信号失真、定时错误，以及产生不正确数据、地址和控制信号，从而千万系统误工作甚至导致系统崩溃。因此，信号完整性问题已经越来越引起高速数字电路设计人员的关注。
1 信号完整性问题产生的机理
信号完整性的问题主要包括传输线效应，如反射、时延、振铃、信号的过程与下冲以及信号之间的串扰等，涉及传输线上的信号质量及信号定时的准确性。
良好的信号质量是确保稳定时序的关键。由于反射和串扰造成的信号质量问题都很可能带来时序的偏移和紊乱。例如，串扰会影响信号的传播延迟，导致在时钟的上升沿或下降沿处采不到准确的逻辑;反射会造成数据信号在逻辑门限附近波动，从而影响信号上升沿或下降沿变化;时钟走线的干扰会造成一定的时钟偏移。
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信号完整性分析与设计是最重要的高速PCB板级和系统级分析与设计手段，在硬件电路设计中扮演着越来越重要的作用。一个数字系统能否正确工作，其关键在于信号定时是否准确。信号定时和信号在传输线上的传输延迟与信号波形的损坏程度密切相关。信号传输延迟和波形破损的原因复杂多样，但主要是以下三种原因破坏了信号的完整性。
①电源、地址噪声。它主要是源自于电源路径以及IC封装所造成的分布电感的存在。当系统的速度愈快，同时转换逻辑状态的I/O引脚个数愈多时，会产生较大的瞬态电流，导致电源线上和地线睥电压波动和变化，这就是平进所说的接地反弹。接地反弹是数字系统的几个主要噪声来源之一。接地反弹的噪声常见的现象是，会造成系统的逻辑运作产生误动作，尤其近年来日益风行的3.3V逻辑家族。
②串扰。信号在沿着传输线传输时，是以电磁波的形式传输的。电磁波包含时变的电场和磁场。因为电磁场的能量主要是在传输线的外部，根据麦克斯韦方程知道，时变场会在周围的传输线产生电压和电流。那么对受到干扰的传输线而言，这个电压和电流就是由串扰造成的。串扰主要源自两相邻导体之间所形成的互感与互容。串扰会随着印刷电路板的绕线布局密度增加而越显严重，尤其是长距离总线的布局，更容易发生串扰的现象。这种现象是经由互容互感将能量由一个传输线耦合到相邻传输线上的。
③反射。反射现象的原因是：信号传输线的两端没有适当的阻抗匹配，印刷电路板上的分支布局产生特性阻抗的断点，过孔的尺寸以及其它互连所造成的阻抗不连续。所谓特性阻抗是定义为，“当导线上流经有高频信号时，所呈现的电压/电流比值”。那么对于确定的传输线而言，其特性阻抗为一个常数。信号的反射现象就是因为信号的驱动端和传输线的特性阻抗以及接收端的阻抗不一致所造成的。
2 保证信号完整性的方法
2.1 抑制接地反弹
通过以上分析可知，电源路么以及IP封装所造成的分布电感是决定接地反弹的关键之一。要抑制接地反弹的影响，首先是减少IC封装的分布电感。在考虑IC引脚的配置图时，就应该将时钟脉冲信号或数据/地址总线的引脚位置摆放在较靠近芯片的地方。其次，是采用分布电感量较小的IC封装技术。表1列举了几种常见的IC封装技术的分布电感量，可以看出表面贴片的封装技术通常会比DIP封装技术少30%的接地反弹;然后是降低印刷电路板端的分布电感量。由于电感与导体的长度成正比，与宽度成反比，所以在高速数字系统里大都采用多层板。其中会在里层摆放一个或一个以上的接地层，接地层面积相当宽广，目的旨在减少其地端回路的电感量。另外，电路设计时应尽可能避免让某个逻辑门驱动太多的负载。因为在数字电路若有多个并联的逻辑装置。总输入电容是将每个逻辑装置的输入电容直接相加。
表1 几种IC封装技术的分布电感与电容
IC封装技术分布电容/pF分布电感/nHDIP封装0.412～18PGA封装12表面贴片封装11～12Write Bond0.51～2TAB0.61～6PCB thru-hole via11
2.2 解决串扰问题
信号之间由于电磁场的相互耦合而产生的不期望的噪声电压信号称为信号串扰。“串扰”主要是源自两相领导体之间的所形成的互感和互容。串扰超出一定的值将可能引发电路误动作，从而导致系统无法正常工作。下面分别探讨互容、互感与串扰的关系，以及如何解决串扰问题。
(1)电容耦合
串扰=(ZbCm)/tr
式中，Zb为受扰线的特性阻抗;Cm为互容;tr为输入到干扰线的入射电压之上升时间。
要改善互容产生的串扰，可以从两个方面着手。一是减少互容Cm,做法是在两相邻的传输线中间加进屏蔽措施。通常，在两个铜箔通路中加装一个接地屏蔽通路，用以改善互容的干扰。二是在时序规定允许的情况下，增加转态较频繁的信号之上升时间。
改善互感所产生的串扰，惟有减少流经互感的电流所形成的回路面积才是较为简易可行的办法。可以借助降低导线与接地平面之间的距离，减小并行信号长度，缩短信号层与平面层的间距，增大信号线间距等措施，来减少两导线的互感量。
2.3 改善反射
反射是产生干扰的几个重要来源之一。为改善因线路的阻抗不匹配而造成反射的现象，可以选择采用“布线拓扑”和“终端技巧”的办法。
利用适当的布线拓扑法来改善反射现象，通常不需要增添额外的电子组件(例如，终端电阻或者钳位二极管)。常见的布线拓扑法有4种，分别是树状法、菊链法、星状法和回路法，如图1所示。其中树状法是最差的布线法，它所造成的反射量最大，额外的负载效应和振铃现象都需要加费心来处理;就“反射”的观点，菊链法是较佳的布线法。菊链法相当适合于地址或者数据总线以及并联终端的布线，基本上是没有分支旁路的。星状法适合串联终端的布线，但条件是输出缓冲器(驱动器)必须是低输出阻抗以及具有较高的驱动能量。回路法基本上与菊链法类似，但是回路法会耗费较多的回路面积，对于共模噪声的免疫能力较差。
除了布线拓扑法，为克服反射现象的干扰，“终端技巧”是最有效的方法。传输线的特性阻抗一般是定值。对于CMOS电路而方，信号的驱动端的输出阻抗比较小，为几十Ω，而接收端的输入阻抗比较大。可以在信号最后的接收端匹配一个电阻(在接收端并联一个电阻)，这样匹配和接收端并联的结果就可以和传输线的特性阻抗相匹配了，信号的性能得到了比较好的改善。终端技巧的目的旨在提供一个完全阻抗匹配的传输线环境以及保持电位的稳定。
3 高速DSP系统的信号完整性分析
下面结合一个实际的DSP高速图像数据采集系统，阐述一下信号完整性问题的产生以及具体的解决方案。
整个DSP数据采集系统由三部分构成：模拟前端CCD数据采集板、CCD控制板和数据处理主控制DSP板。处理后的数据通过USB2.0接口传入上行PC机，如图2所示。
模拟前端CCD数据采集板由CCD扫描器件、模数转换器件A/D构成。光源照射到称之为CCD(ChargeCoupled Device，电荷耦合器件)的光敏元件上实现光电转换。由于要扫描的胶片上不透明的区域透射的光较少，透明的区域透射的光较多，而CCD器件可以检测图像上不同区域透射的不同强度的光。CCD扫描器件将胶片扫描，并将RGB三色信号分别变成三路模拟信号送到A/D进行采样，转换成RGB数字信号，供后续处理板处理。
模数转换器件A/D的采样精度、对采样信号的抗噪声处理，都影响到采集信号的完整性，直接影响后续处理板的处理效果。我们采用的A/D是16位15Msps的A/D转换器，主要对CCD采集的三色电平信号采样成数字信号。有三个输入通道，分别对应CCD器件的R、G、B信号输出。每个通道都由输入CLAMP、双校正采样器CDS、偏移DAC和可编程的增益放大器PGA构成。这样就复合成了一个高效的16位A/D转换器，在精度上可以满足要求。同时，为了减少CCD在采样模拟信号时把外界的噪声耦合到系统，在电路设计上采用光电耦合器件对RGB三路信号进行隔离。
CCD控制板以CPLD为核心。CPLD接收DSP的控制信号，产生相应的控制总线和数据总线，控制CCD采集板同DSP板进行握手方式传输数据。这部分采用异步方式工作，速率可以通过可编程的等待周期和器件的应答信号来实现，容易达到信号的完整性要求。
数据处理主控制DSP板，是整个数据采集系统的核心，负责对数字信号作校正处理，并通过USB2.0接口将图像数据上传给计算机。系统由ADSP21161、CPLD EPM7128AE、16位的SDRAM、Flash芯片AM29F040、USB接口控制器CY7C68013构成，如图3所示。由于系统工作在很高的.时钟频率上，所以这部分的信号完整性问题就显得十分重要了。
主控制DSP板中不仅有高速部分，也有异步的低速部分，所以要对系统进行侵害。分割的目的是要重点保护高速部分。DSP与USB2.0控制芯片、SDRAM接口是同步高速接口，对它的处理是保证信号完整性的关键;与Flash、CPLD接口采用异步接口，速率可以通过可编程的等待周期和硬件应答信号来实现，容易达到信号的完整性要求。
高速设计部分要求信号线尽量短，尽量靠近DSP器件。但是，如果将DSP的信号线直接接到所有的外设上，一方面DSP的驱动能力可能达不到要求，另一方面由于信号布线长度的急剧增加，必然会带来严重的信号完整性问题。所以，在该系统中具体的处理办法是，将高速器件与异步低速器件进行隔离。在这里采用74LS245实现数据隔离，利用准确的选择逻辑将不同类型数据分开。用74LS244构成地址隔离，同时还增加了DSP的地址驱动能力。这种解决方案可以缩短高速信号线的传输距离，以达到信号完整性的要求。
另外，解决好系统内信号的阻抗匹配，防止信号的反射、串扰噪声等问题，这时DSP系统正常工作的基本条件之一。DSP电路传输阻抗应与芯片I/O脚的输出阻抗匹配。不匹配会引起信号反射，结果可能造成逻辑混乱。传输线越长，影响越大。通常采样串接电阻来改善传输线的阻抗匹配，信号引线长度应尽量小于15cm。对于长度超过15cm的引线，在驱动端(源端)和目的端应串接33Ω的匹配电路，避免由于信号反射引起干扰。在工程实践中，我们还采用在接收端接一个上拉电阻，以改善系统的驱动能力。这是考虑到芯片的高电平驱动能力较差，通过外接电压加以补偿。
最后，解决DSP系统的电源配置和电源装置的传导干扰。我们采用的ADSP21161是ADSDP SHARC系列DSP处理器，对系统供电电源的要求都比较严格，电源的抖动范围不超过5%。芯片内核电压为2.5V，芯片I/O口部分采用3.3V供电，而片外的一些常规集成电路又采用5V供电。系统采用多种电压供电无疑增加了各种电压之间的串扰。其中，模拟电源AVDD为DSP的时钟产生器PLL供电，要求比较稳定的电源，纹波干扰比较小。因为，我们采用磁珠和电容相结合的高质量滤波网络对电源AVDD滤波。这里的磁珠和电容对电源纹波有明显的抑制使用。磁珠在某些高频区域内，其阻抗急剧上升，从而在特定的频率区域可获得较好的衰减效果，而对DSP的信号传输不会产生影响。该滤波网络应尽量靠近芯片引脚。为了避免噪声干扰，模拟地布线还要求尽可能粗。
结语
高速数据采集系统 篇6
关键词： 工件表面质量； 高速图像采集； 运动模糊
中图分类号： TB96 文献标志码： A doi： 10.3969/j.issn.1005-5630.2015.04.004
Abstract： Aiming at the high-speed image acquisition of workpiece surface online detection， a workpiece image high-speed online acquisition method was produced. The quantitative relationship between the positioning accuracy in the high speed online image acquisition，motion blur， exposure time， and the speed of workpiece was analyzed. The effect between the vibration of the workpiece and transfer mechanism was analyzed. An image acquisition sequence was designed. Fast trigger was implemented by photoelectric sensor. The accurate positioning was implemented by using the high accurate time delay module， controlling the motion blur by reducing the exposure time. A high-speed image acquisition system was designed based on the high-speed image acquisition method. The positioning accuracy was less than 0.1 mm，and the motion blur was less than 1 pixel， ensuring the accuracy of the workpiece positioning and image quality. It is advantageous to the quality detection of workpiece surface.
Keywords： the quality of workpiece surface； high-speed image acquisition； motion blur
引 言
随着我国先进制造业的发展，对工件表面质量在线检测的自动化程度和检测效率提出了更高的要求，工件表面质量高速检测已经逐渐取代低效率的人工观测和低速自动检测的方式[1-2]。大恒图像研制的接插件检测系统能实现对接插件的外观质量和三维尺寸数据的检测，检测效率为20个/s[3]；Keyence提供的薄片零件检测系统对薄片零件实现尺寸和表面质量的检测，检测效率为30个/s[4]。
高速图像采集在高速检测中起着重要的作用，高速图像采集具有自动、速度快、效率高等特点[5-6]，图像的采集质量将直接影响后续的图像处理和分析[7]，关系到工件能否正确定位以及工件表面质量检测的正确性。针对这一关键问题，本文提出了一种高速图像采集方法，重点解决了高速运行状态下的工件定位、运动模糊、成像质量等问题。
1 高速图像在线采集
图1为工件图像高速在线采集装置示意图，采集装置由工件定位模块、控制模块、传送模块、延时模块、数据采集模块和图像采集模块组成。对于运行状态下的工件，其图像需要在指定的位置采集，工件到达视场中心的时刻有一定的随机性，若工件定位不准，CCD捕捉不到有效的工件图像，造成后续图像处理困难。本文采用CCD异步复位模式来采集图像[8]，利用光电传感器对工件快速触发，通过精确的延时保证CCD图像采集与工件到达视场中心的时刻同步。接近传感器至视场中心距离为延时距离d，位移传感器以高速模式工作，响应时间小于100 μs，保证在高速图像采集过程中的响应速度。位移传感器设置在视场外，避免影响到采集的图像，相机下方固定有用于照明的环形LED光源。
图2为采集装置工作时序图，图中T为工件图像采集延时时间，t为相机曝光时间。
图像采集过程为：（1）工件随传送机构运动，接近传感器检测到工件时，产生信号S1；（2）为了满足延时模块电压匹配的需要，同时去除信号S1中的噪声对信号S1的干扰，信号S1经整流电路滤波后变换为TTL信号S2；（3）信号S2经延时模块延时T后，延时模块输出延时信号S3；（4）图像采集卡接收信号S3后，输出信号S4控制CCD曝光，此时工件正运行至视场中心处，CCD采集到图像后，传送图像数据至图像采集卡进行后续处理；（5）数据采集卡接收信号S3，采集工件在曝光时刻的振动位移数据，用于消除振动因素对工件表面质量检测带来的影响。
2 高速图像采集影响因素分析
2.1 工件定位
高速传送状态的工件需要对其进行准确定位才能保证CCD采集到准确、清晰的工件图像，若工件定位不准，工件图像会出现不在视场区域内或者部分工件图像在视场区域内的情况。高速图像采集环境下，工件的准确定位是由高精度的延时来保证的。
相机在工件进入视场中心时采集图像，设传送机构的速度恒定为v，延时距离为d，则由图1得延时时间T满足
为了使被测物定位更准确，要求在曝光时被测物不超出相机视场，因延时距离固定为d，工件在视场中心的位置固定，定位精度S的计算公式为
式中：v为传送机构速度；Δv为传送机构速度变化量；Δt1为接近传感器的响应时间；Δt2为定时计数器的最小延时单位，因接近传感器的光点响应速度可以忽略不计。定位精度显示了装置对被测工件的定位能力，S越小，表示装置的定位精度越高，越有利于图像处理分析。
2.2 运动模糊
运动模糊是指工件与光学成像系统之间因相对运动而产生的图像模糊现象，运动模糊使得图像表面细节模糊不清，造成图像处理困难或者处理错误。高速在线检测过程中，由于工件运行的速度较快，运动模糊对图像的影响较大。
当传送机构的速度v一定时，设相机曝光时间为t，则被测对象相对成像系统的运动模糊值x1为
由式（4）可知，控制运动模糊值常用的方法就是减小曝光时间，故在高速图像采集时应采用高速电子快门。
2.3 曝光时间的计算
曝光是指被拍摄的物体通过光纤传载的方式被感光器件捕捉到并呈现的过程，而曝光时间即为这个过程中耗费的时间。根据式（4），若把运动模糊值x2控制在K的误差范围内，则曝光时间t为
曝光时间的减小会使得图像亮度不足，明暗难以辨认，此时需要靠高亮度的光源和大通光孔径来弥补光源不足，从而实现运动模糊的控制。
2.4 振动因素
在对工件进行高速图像采集的过程中，由于传送机构运行速度较快，会在传送机构表面与工件表面产生振动，从而严重影响图像采集的质量，进而对工件尺寸检测精度产生影响。由于振动改变了光学成像中物像之间的比例，导致工件在图像上所占像素个数的变化，而计算工件尺寸时采用的是静态标定时的图像放大率，所以会引起尺寸测量误差。通过测量振动位移，可以实时修正图像放大率，及时消除振动因素对图像质量带来的影响。
3 高速图像采集实验
3.1 工件定位实验
本文选用Basler A504k高速工业相机（分辨率为1 280*1 024，CCD像元尺寸为12 μm×12 μm，帧率为500帧/s），成像镜头为Nikon AF MICRO NIKKOR，其焦距为60 mm，相对孔径为2.8。照明光源为VLight HX-A15-D70-R3-B环形半导体光源。定时计数器选用ADLINK PCI 8554，该计数器基频为8 MHz，最小定时单位t=1/8 MHz-1=125 ns。以直径5.400 mm的圆形垫片工件为实验对象，对其进行静态标定，图像放大率为0.8，工件两边缘所占像素个数为360 pixel。
图3为不同延时下同一工件图像，（a）为50 ms延时下工件原始图，（b）为70 ms延时下工件原始图。
传感器的响应时间Δt1为100 μs，传送机构速度v为220 mm/s，定时计数器最小定时单位Δt2为125 ns，延时时间T为60 ms，传送机构在60 ms内的速度变化量可忽略。则根据式（2）计算定位精度S为0.02 mm。可以看出不同的延时下工件在图像中的位置不一致，（b）比（a）向右偏移了300 pixel。对高速运行的工件设置精确的延时可以保证工件图像采集都在同一个位置。
3.2 运动模糊实验
如果系统采集工件的速度为20个/s，传送带速度为220 mm/s，则根据式（4）若将运动模糊控制在1 pixel内，曝光时间需要小于68 μs。
图4为曝光时间不同时的工件图，（a）为曝光时间为50 μs的工件截取图像，（b）为800 μs的工件截取图像，可以看出50 μs的工件图像边缘更清晰。
在修正图像放大率及消除振动对图像质量的影响后，对同一工件在曝光时间分别为50 μs与800 μs时进行多次尺寸测量。以6次实验结果为1组数据，共50组实验数据，表1为随机抽取的1组不同曝光时间下的工件尺寸测量结果。
表1是对同一工件在不同曝光时间下所采集的图像进行处理后得到的结果，其中已考虑了测量工件在曝光时刻的振动位移，实时修正了图像放大率，消除了振动对图像质量带来的影响。在曝光时间为50 μs时，工件尺寸测量误差在1个像素内，即运动模糊控制在1个像素内。因曝光时间为800 μs的工件尺寸测量误差较大，此时运动模糊对工件尺寸测量影响较大。
4 结 论
本文针对工件高速在线检测的实际需要提出了一种具有通用性的高速图像采集方法，该方法可以对运动物体进行高速在线图像采集。以圆形垫片为实验工件，验证了以异步复位模式配合快速触发、高精度延时实现高速运动工件在线图像采集方法的有效性。通过设置合适的参数提高定位精度，通过控制运动模糊值采集到清晰的图像，该方法可为图像处理工作提供良好的原始图像。本文方法具有通用性，可为高速在线图像采集提供参考。
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一种高速数据采集系统设计 篇7
高速数据采集系统的结构形式多种多样,从高速数据采集系统的硬件组成来划分,有两种:集成微型计算机的数据采集系统和集散型数据采集系统。由包含AMP、A/D、DSP、FPGA的数据采集卡组成的数据采集系统[1],可以独立采集模拟和数字信号。本系统主要设计了一个实时数据采集系统。能对10KHz、0—20V的数据进行实时采样,并利用LCD屏幕显示出采样到的数据。
1 系统方案确定
FPGA作为数据采集系统中的新起力量在逐步地取代DSP的位置,同时也大有超越DSP的潜力,因此本系统采用FPGA作为主控制芯片。
本系统采用Altera公司的Cyclone II系列EP2C5Q208FPGA芯片作为硬件核心,在数据采集前端模拟电路采用两片AD芯片AD9226分别采集两个通道输入的电平,转化为二进制编码并行输出。FPGA芯片有足够多的引脚将两端数据同时接收,同时也大大提高了其信号采集的速度。在硬件上,采用了分块制作电路板,再将其拼接于主板上的方法。在保证电气完整性的前提下,分块不仅能有效地阻隔各信号及电源层之间的干扰,这对信号高速采集尤为重要,并大大降低了制作难度,且便于后期的分块查错及维修。
2 系统硬件设计
本系统以集成芯片为主,通过对硬件进行编程实现所需要的功能。系统的整体硬件设计框架如图一所示。
2.1 信号采样电路
信号采样电路主要是对模拟信号进行处理及模数转换。信号通过两个信号接线柱接进电路,经过阻抗匹配及缓冲模块后分别连至两片设计相同的AD9226电路中进行模数转换。AD9226电路采用官方参考设计进行电路设计连接。
2.2 FPGA及其电路
FPGA及其外围电路包括:FPGA芯片、配置芯片、供下载的插槽及I/O口接线排针、独立供电系统和电源开关等。
2.3 显示单元
为了验证采集到的数据的正确性,系统中额外添加了一个LCD显示单元。该单元主要负责读取FPGA中存储的采样到的数据并显示出来。
整个显示单元由FPGA+SDRAM+LCD屏幕组成。SDRAM用于存储NIOS II运行时的代码,LCD屏幕将采集到的数据直观地显示出来。显示单元硬件结构如图二所示。
3 系统软件设计
软件系统框架如图三所示。软件系统中包含两个RAM块、一个MUX单元和一个时钟生成单元。时钟生成单元主要产生不同频率值的时钟信号,在整个程序中主要有:50MHz、25MHz、12.5MHz、5MHz、2.5MHz、1.25MHZ、500KHz、250KHz八种不同频率的时钟信号供给整个系统及AD采样时钟。八种不同时钟的选择由外部的三个I/O口进行控制。RAM主要用于存储AD采样后输出的波形。由于AD采样速率较高,RAM块采用不同时钟进行读写操作,即高速写入低速读出,方便低速率的处理器对数据进行读取。而MUX单元主要是选择不同的RAM块进行操作。因为本系统中需采样两路数据,若同时将数据传输至后续处理单元将会占用大量的I/O资源,所以设计了一个MUX模块对两路数据分时读取,以降低硬件的复杂度。
为了能够验证AD采样数据的正确性,系统还额外添加了一个显示单元。显示单元由FPGA+SDRAM+LCD屏幕1构成,在FPGA中内嵌一个NIOS II软核,采用C语言进行软件开发,主要实现从主系统中读取AD转换数据,并显示到LCD屏幕上[2]。显示单元内部结构如图四所示。
其中PLL模块是FPGA自带硬件结构,可直接调用。SDRAM控制器与LCD控制器均在NIOS软核中集成,只需要对其进行C语言开发即可。NIOS II核心单元使用Altera公司集成开发环境NIOS II IDE进行程序设计[2]。
4 系统测试
整个系统制作完成后需要对系统进行硬件测试。主要对系统时钟、AD转换时钟进行了测试。系统时钟的稳定度对整个系统有着重要的影响,系统时钟由有源晶振提供50MHz时钟源,实测值为50.0004MHz。实际测试波形如图五所示。
AD转换时钟有八种,根据实际需要只对5MHz时钟进行了测试,预设值为5MHz,实测值为5.00006MHz。经测试,AD转换时钟能够达到设计需求。实际测试波形如图六所示。
软件测试主要是针对数据采集系统FPGA软件进行测试,其次是显示单元的测试。下面列出一些测试数据波形及显示单元实际拍摄波形图。
对30KHz正弦信号进行了测试,将峰值20V频率30KHz的信号输入系统,测得AD模拟信号输入端波形如图七所示,显示单元读取FPGA内存储的采样数据并显示至LCD屏幕上实际拍摄波形如图八所示。
5 结束语
经实际测试,系统能够满足设计要求,能够进行数据的采集并正确显示到LCD屏幕上,但整个系统还存在很多的不足。例如模拟前端,当输入的信号频率大于50KHz时就会出现信号的衰减,使得AD转换采样的数据值变低,无法很好地显示整个信号波形。在后续的工作中有待进一步的改进。在低端的示波器市场中,该系统方案有很多的借鉴价值,具有很高的发展前景。
摘要：本文采用Altera公司的CycloneII系列FPGA作为主控芯片,ADI公司的模数转换芯片AD9226及其他外围电路,设计了一个基于FPGA芯片的高速数据采集系统,实现对正弦信号的采集、存储、显示。
关键词：FPGA,AD9226,数据采集
参考文献
[1]何宾.FPGA数字信号处理实现原理及方法[M].北京:清华大学出版社,2010,3.
高速数据采集回放系统现状评估 篇8
1 系统总体架构及类型简介
高速数据采集回放系统的架构将高速采集模块 (传感器、信号调理电路、模/数转换器和下位机处理器等) 、主控模块 (上位机、存储区域和显示区域等) 和回放模块 (下位机处理器和数/模转换器等) 分开建制, 信号依次通过采集模块、主控模块和回放模块达到功能上的实现和区域上留转。数据采集回放系统硬件结构如图1所示:
按硬件组成可分为:集散型、集成型、分布式型和网络式型等。按性能要求可分为:超带宽型、多通道型、模拟/数字信号混合型和大容量型等。按雷达应用可分为:数字示波器、逻辑分析仪、波形发生器、频谱分析仪、数据记录仪、通讯测试仪和数字多用表等。按总线类接口分为:USB型、 (PCI、PCIe) 型、 (PXI、PXIe) 型、 (CPCI、CPCIe) 型、 (以太网、CAN) 型、PC/104型、RS232/RS485型和 (PMC、VME、VXI) 型等。按采集方式可分为:扫描型、并行型、交替型等。按采集方式分为:有线型和无线型。目前, 国内外的典型数据采集回放系统厂商如表1所示:
2 系统硬件部分解析
2.1 高速采集模块
高速采集模块的功能是将频带从MHZ至GHZ、量程从MV级到10V级、时域和幅值都是连续变化的模拟信号转换为具有二进制位的时域离散、幅值也离散的数字信号。其采集的时间和采集数据量分别以μs至d计算和byte到Gbyt计算。采集模块由传感器、信号调理电路、模/数转换器和下位机组成。其中模/数转换器是采集模块的核心, 传感器为信号接收端, 信号调理电路负责信号转换前的放大滤波等处理, 而下位机负责数字信号处理和调配传输。
其中模/数转换器和下位机是高速采集模块的主要性能模块, 而传感器和信号调理电路属于具体应用模块, 下面介绍模/数转换器和下位机现状。
高速采集模块中的模/数转换器是指一个将模拟信号转变为数字信号的电子元件。主要由比较器、比较逻辑、数字滤波器和转换电路等组成。主要分为逐次逼近型、积分型、并行型、过采样Σ-Δ型等结构, 其发展方向为高精度、高采样率、多通道和快速传输速率等, 国内外的典型模/数转换器产品如表2所示:
高速采集模块中的下位机处理器基于单核架构的主流产品有单片机 (MCU) 、数字信号处理器 (DSP) 、高级精简指令集机器 (ARM) 和现场可编程逻辑门阵列 (FPGA) , 这些处理器各有优劣。而现在多核架构成为了高速数据回放系统主流处理核心。现有主要的多核架构有DSP+FPGA、ARM+FPGA、ARM+DSP和DSP+ARM+FPGA的组合方式, 这样的架构有助于优势互补, 可应用于不同的采集回放系统当中。国内外典型下位机产品如表3所示:
2.2 主控模块
主控模块的功能是将通过采集模块采集、处理和调配后的数字信号进行事务性管理, 将其分流到不同的模块进行存储、显示和扩展。其管控时间和数据存储量依据采集模块的输入时间和输入量而定。主控模块主要由存储区域、显示区域、上位机和具体应用的扩展区组成。其中上位机是主控模块的管理机构, 存储区为数据的保存区, 显示区为人机交互的信息窗口, 扩展区视具体情况而定。其中存储区为主要性能模块, 而上位机和显示区为成熟应用模块, 下面具体介绍存储区域。
主控模块中的存储区域是将数字信号进行大容量存储, 并保证其快速读写的电路模块。其可分为采用闪存颗粒来存储的固态硬盘 (SSD) 、采用磁性碟片来存储的机械硬盘 (HDD) 、把磁性硬盘和闪存集成到一起的混合硬盘 (基于传统机械硬盘的新硬盘) 。存储区域的发展方向为存储技术和储存介质两个方向, 存储技术的存取速度与存储介质的存储容量这两个关键指标分别朝着高速读写和海量存储两个方面发展。国内外典型固态硬盘产品如表4所示:
2.3 回放模块
回放模块的功能是将具有二进制位的时域离散、幅值也离散的数字信号转换为频带从MHZ至GHZ、量程从MV级到10V级、时域和幅值都是连续变化的模拟信号。其回放的时间和回放数据量分别以μs至d计算和byte到Gbyte计算。回放模块由数/模转换器和下位机处理器组成。其中模/数转换器是采集模块的核心, 下位机处理器负责处理、调配和传输。回放模块中的下位机处理器与采集模块中的下位机处理器基本一致, 这里不再赘述。下面具体介绍数/模转换器。
回放模块中的数/模转换器, 是把数字量转变成模拟量的器件。D/A转换器基本由4个部分组成, 即权电阻网络、运算放大器、基准电源和模拟开关。数/模转换器主要分为两大类:精度中等用于音频领域的Nyquist采样型和精度较高用于工业控制领域的过采样的Delta-Sigma型。其发展方向为高精度、高更新率、超高速响应和低功耗等, 国内外典型数/模转换器器件如表5所示:
3 系统软件部分分析
3.1 采集系统软件
NI公司将采集回放系统软件分为数据采集、数据分析和数据表达。数据采集软件包括各种硬件驱动, 通信和数据采集程序, 它包括:GPIB、PCI、ISA、VXI总线程序;A/D、D/A、D10以及数据采集模板程序;数据传输、存储程序。数据分析程序包括:HTQ数学处理程序、数字信号处理程序、统计处理程序、成列算法程序、曲线拟合程序。数据表达程序包括:屏幕显示、图形/字符、硬拷贝、进程间通信、文件I/O。
3.2 虚拟器技术
虚拟仪器技术实质上是计算机技术、总线技术、仪器技术、软件技术的结合, 以实现和扩展传统仪器的功能。虚拟仪器的生产基于专门的开发平台, 这种开发平台可以提供功能强大的数据、信号处理功能, 并且带有仪器生产厂家提供的各种仪器的软面板和驱动程序等。国外虚拟器技术现状如下。美国NI公司首次推出了虚拟仪器专用开发平台Lab VIEW (一种图形化编程环境的虚拟仪器开发平台) , 其采用了独特的图形化编程方式, 使得编程过程方便简单, 编程的过程不再是写代码, 而是画“流程图”, 是目前比较受欢迎的虚拟仪器开发平台。与此同时, NI还推出了Lab Windows/CVI、Component Works等交互式开发平台, 目的是为了兼顾其他高级语言软件开发者的习惯。美国HEM Data公司的Snap-Marter、Tektronix公司的Ez Test和Tek TNS以及美国HP公司的HP VEE平台软件, 也是目前国际上公认的优秀虚拟仪器开发平台。国内虚拟器技术现状如下。虚拟仪器在我国的发展最早是从引进和消化NI的产品开始。然而, 随着我国技术的发展和对其高性能指标的需求提高, 为虚拟仪器技术在我国的普及提供了良好的环境。经过这些年的不断发展, 虚拟仪器技术在我国取得了长足发展。例如重庆大学的秦树人教授所研发的“一体化虚拟仪器”技术, 这是一种与西方的虚拟仪器技术有所不同的新技术。由此也可以看出, 我国已经逐渐摆脱对于西方虚拟仪器技术的依赖, 逐渐走上了自主研发、不断创新的道路。
4 结语
高速数据采集回放系统是一种累积大量不同模块的集成式系统, 各个模块的性能指标直接决定了系统的性能水平。通过总结国内外的高速数据回放系统的发展情况, 可以看出国内和国外的差距并不是十分明显, 但是, 从数据采集回放系统的各个模块出发, 除了信号调理器、上位机、显示器等集成电路再集成模块外, ADC、DAC和SSD等这类核心器件距国际水平还有很大差距, 而这主要是因为设计环境和工艺基础的制约, 所以“中国芯”还需发展。今后数据采集回放系统会在更高性能数据转换器、多核处理器及智能化传感器的技术支持下向着具有更高性能指标微型便携式和大型分布式的数据采集系统的方向发展。
摘要：笔者从高速数据采集回放系统的架构类型、硬件部分 (采集模块、主控模块和回放模块) 和软件部分 (采集系统软件和虚拟器技术) 出发, 总结了高速数据采集回放系统的发展历程和系统内国内外各模块尖端产品的现况, 旨在寻求基于前沿硬软件的高性能高速数据采集回放系统的设计新思路。
关键词：数据采集回放系统,硬件部分,软件部分
参考文献
[1]陈屿.基于FPGA的高速数据采集及海量存储系统的设计与实现[D].南京:南京大学, 2010.
[2]彭泽兵, 杜艳君.国内常用分散式数据采集器的性能介绍[J].航空计测技术, 2011 (6) .
高速嵌入式数据采集系统研究 篇9
1 嵌入式采集系统的概念
1.1 嵌入式系统的概念
嵌入式系统实际上是嵌入式计算机系统的简称, 嵌入到宿主设备中的微处理机系统。典型的嵌入式的处理机有微处理器、DSP、ARM等。嵌入式系统一般有嵌入式的处理器、外围设备和嵌入式的操作系统及软件组成, 根据任务的需要选用合适的处理器, 通过不同的外设实现嵌入式系统强大的功能, 嵌入式的软件设计根据不同的需要具有特定的专业领域, 需要根据任务的要求合理的选用和设计。
1.2 数据采集系统的概念
数据采集系统是进行实时监测和故障诊断的重要技术支持, 数据采集系统主要研究的是数据的采集、存储、处理和控制的内容。数据采集是基于传感器信号采集、微型计算机技术的一门综合的技术, 通过在工业现场信号源中采集相关的信号, 经过A/D转换、滤波和放大使之成为计算机能够接受的数字信号, 经过计算机处理和分析后形成控制信号, 完成工业的控制任务。数据采集系统正在朝着多通道、高精度、高速度的方向发展, 为实现准确复杂的工业控制提供了重要的技术支持。
2 高速嵌入式采集系统的总体设计
2.1 高速采集的系统设计方案
本文选用的是双通道的数据采集, 并且能够完成数据的存储和转发。数据采集系统的技术指标为每通道40MS/s同步采样, 2通道模拟信号输入, A/D转换的精度为12位;实施增益可控;支持实时触发、预触发、中间触发和后触等多种触发方式, 采集卡的型号为PCH8504。
主控器选用的是ARM8019A系列微处理器, ARM系列不同的产品具有专用的指令集, 能够满足不同要求的工业控制。ARM8019A的主频为512MHz, ARM微处理器已经延伸到了工业控制、无线通讯和网络等各个领域, 并且具有高性能、低功耗的特点, 是嵌入式系统常用的处理器。
嵌入式的操作系统选用的是LINUX, 专用的嵌入式LINUX系统在具有优良的特性:支持的硬件设备广泛, LINUX被成功移植到了数十种硬件平台上;源码开放, 具有丰富的软件资源;内核稳定高效, 具备完善的网路通讯功能。
2.2 数据采集系统的关键功能模块
电源模块, 电源模块为整个数据采集装置的不同模块提供电源, 保证供电稳定是系统工作的基本保证;A/D转换, A/D转换模块能够实现模拟信号到数据信号的转变, 并且每一路能够实现可变增益的放大, 从而实现对不同模拟信号的采集;通讯模块, 通讯采用了RS-485作为与PC通信的媒介;FPGA模块, 该模块能够提供数据采集的时钟控制, 并且为每路采集的数据进行缓冲;SD卡模块, 实现采集数据的存储功能。
3 高速嵌入式数据采集系统的硬件设计
3.1 系统的模拟部分电路设计
A/D选型对于采集系统具有重要的影响, 需要根据前端的信号频率的要求执行合理的转化电路。A/D采样速率为每通道40MS/s, 精度为12位, 每个通道的采样数据相互独立位于RAM的响应段中, 同步采样在采样的时序上是独立的, 每个通道的数据之间没有相位差。
3.2 系统的数字部分电路设计
系统的数字电路设计的任务是完成A/D采集的控制、放大增益的译码控制和采集数据的读取、存贮, 主要应用的控制器是ARM, 控制的对象为FPGA和网络控制器。A/D的工作脉冲周期由采样频率决定, 控制时钟在FPGA内产生, A/D触发图见图2。
4 数据采集系统软件程序模块设计
4.1 linux驱动程序
Linux系统的设备可以分三种类型:字节设备, 字节设备的读写单位是字节, 进行顺序读写, 操作简单;块设备的操作单位是块 (单位是512字节的倍数) , 块设备可以对任何块进行随机读写, 块设备和字节设备的区别在于内核和驱动程序接口不同;网络设备, 网络设备可以实现主机的数据交换, 通过网络子系统的驱动实现数据的发送和接收。
驱动程序的主要功能是对设备进行初始化, 启动或者是终止设备的运行, 将设备中的数据传动到内存, 再从内存传送到设备, 监测设备的状态等。驱动程序主要由初始化函数、驱动接口函数、中断函数和设备的专有部分组成。
4.2 系统主模块的驱动程序设计
采集系统的前端信号通过A/D采集, 传入到FPGA内部的FIFO, 首先需要初始化设备, 初始化的函数为int_initfifo_init (void) , 从而完成设备的初始化, 相对应的注销函数为void_exitfifo_cleanup (void) , 释放系统的内存需要使用内核级函数kmalloc/kfree () 来实现, 中断程序的信号可以选用FPGA的FIFO半满信号, 将数据传动至缓冲区。
4.3 数据的采集、存储程序设计
数据的采集功能是读取两路的FIFO中的A/D转换数据, 将读取的数据存储在数据缓冲区内, 等待数据的读取和发送程序。数据采集和读取的程序框图为图3。数据的存储是读取数据缓冲区内没有内存贮到SD卡中的数据, 同时进行相应的标记, 表示数据已经被写入到了数据文件中, 数据存储的程序框图见图4。两路的FIFO被映射到外部寄存器空间的两个端口, 当中断程序工作时, 依次对着两个端口进行读取, 每次读取的一定的字节数。
5 结论
本文对高速嵌入式系统进行了初步的探讨, 探究了系统的系统设计方案、硬件选型、软件和程序的设计, 讨论了LINUX环境下的驱动程序的组成和主要功能, 介绍了高速嵌入式系统的部分模拟电路和数字电路, 同时介绍了主模块的程序设计方案和数据的采集、存储和读取的程序框图, 为高速嵌入式系统的设计提供了一定的理论指导。
参考文献
[1]薛国将.基于ARM的数据采集系统的研究与开发[D].武汉:中国地质大学, 2007.
[2]王卫国.嵌入式Linux在高速数据采集系统中的应用研究[D].西安:西北工业大学, 2004.
八通道可变增益高速数据采集系统 篇10
在传统的超声波仪器中,一般只采用DSP或只采用FPGA,且大部分采集数据要到PC机上进行算法分析。随着超声应用的深入和超声设备功能的改进,新型的超声波系统处理任务加重和复杂度加深,需要更快的数据处理能力。如果将数据传到PC机上进行处理,则难以满足实时性方面的要求。
本文提出了USB+FPGA+DSP的架构,设计了一种新型8通道超声数据并行采集处理系统。由FPGA配合DSP进行数据采集、预处理等,发挥了FPGA并行高速处理的优势,而将一些稍微复杂的算法在DSP中实现,提高了算法性能,最后将处理结果通过USB送到PC进行分析。这种任务硬件分配方法可使系统性能得到很大提高。
1 系统描述
在多通道超声波应用中,高速A/D技术、大容量缓冲技术以及信号的实时处理、分析技术是超声设备的关键,也是整个系统的瓶颈所在。本文的设计能够实现这些技术的融合。系统框图如图1所示。
首先,从超声波接收电路收到的微弱电压信号进入8通道的可变增益运放进行放大;然后交流耦合到8通道AD转换器进行高速模数转换,同时输出8路LVDS DDR数据信号进入FPGA;由FPGA对8通道的数据进行高速串并转换并进行预处理和缓存。
PC机发送采集命令到FPGA,通过EMIF口送到DSP,DSP收到命令后打开EDMA传输,同时使能FPGA的数据采集,将接收数据缓存在外挂的SDRAM中,然后对数据进行处理,再通过EMIF口将处理结果送给FP-GA,由FPGA内部的USB接口逻辑将数据送到主机进一步处理。
同时,主机可以通过发送命令控制运放的线性增益、功耗控制等处理。PC作为主控单元,将命令送到DSP,而DSP作为二级控制单元将命令送到FPGA内部的寄存器中,而由FPGA实现各种接口的控制时序,最终实现控制。
2 模拟信号采集模块
2.1 模拟前端设计
超声波的工作原理是:高压脉冲发生电路发射高压脉冲,经电压超声换能器变换成超声波信号,超声波信号遇到杂质时产生反射波,再经过电压超声换能器变换为电压信号,这个电压信号是微弱的高频窄脉冲。为使缺陷信号不失真,前置处理电路的频带宽度应足够高,信号的采样频率应为几十兆赫兹[1]。为了能够测量幅度的变化值,在接收的信号进入放大器前,先经过已校准的衰减器,以便对信号幅度定量调节,用于不同信号幅度比较[2]。
传统的多通道探伤设备需要多块采样模块,这大大提高了系统价格。而TI公司的VCA8613和ADS5273两款芯片是TI公司针对医疗和工业超声波推出的多通道高性能芯片,可以满足上述超声应用的要求。
可变增益运放VCA8613的-3 dB带宽是800 kHz～14 MHz,它集成了8个通道,并将传统系统中低噪声前置放大器(LNA)、压控衰减器(VCA)、可编程增益放大器(PGA)、低通滤波器4个功能芯片集成在一起,集成后带来的好处是减少了外界的干扰和噪声,改进了动态范围。这对整个输入信号的质量至关重要,使整体系统性能大大提高。在3 V工作时每个通道的功耗仅为75 mW,输入频率为5 MHz时噪声为1.2 nV每根号Hz,同时体积大大缩小,这对于开发便携式产品具有巨大的优势。
VCA8613还提供了一个VCNTL管脚,其配合VCA和PGA可实现5 dB～50 dB的线性增益,如图2所示。ATN是VCA的衰减系数,PG是PGA的增益系数,这两个值可通过SPI口写VCA8613的寄存器来实现(PG=01的图没有给出)。
ADS5273是12 bit的高速AD,采样速率能达到70 MHz,信噪比为70.5 dB,输入是8通道差分输入,输出是8通道LVDS DDR串行输出,其速度达到420 MHz,上下沿都有数据。这使得在PCB信号完整性上要求很高,要严格按照高速信号走线的要求进行设计。
在采用内部参考模式下,ADS5273的输入端有1.4 V的共模,而VCA8613输出有1 V的共模电压,所以VCA8613和ADS5273间采用了交流耦合方式,TI建议串接的电阻可以从25Ω～300Ω,这保证了ADS5273不会过载。耦合图如图3所示。
ADS5273也提供了一个SPI口,可以控制其内部寄存器。可以控制关闭和开启任何一个通道及控制每一路输出的电流大小,这对于功耗的控制非常有利。同时ADS5273还可以有几种工作模式:正常输出模式、同步模式、用户定义模式等,非常适合用户进行调试。
VCA8613和ADS5273构成的模拟前端,整体噪声比目前市场上性能最接近的同类产品要低30%,并且具有更低的功耗,其性能不仅能满足便携式设备的需求,还能满足高通道密度、中程超声波系统的要求,能实现更高、更完美的图像质量。
2.2 FPGA高速解串设计
ADS5273的输出除了8路LVDS DDR串行数据,还有420 MHz的差分时钟线和70MHz的差分同步线,如图4所示。在采用FPGA进行数据接收时,如此高速的信号在解串时需要有非常严格的时序要求。由于在解串的过程中,逻辑并不复杂,但对时序要求高,因为采用触发器实现可以比较方便地进行触发器的位置约束,所以采用最底层的触发器来实现。
解串后的数据使用了片内FIFO进行缓存,这里采用了乒乓FIFO机制,在将采集得到的数据写入其中一片时,后续模块同时对另一片中的数据进行处理。FIFO缓存器由于其先进先出的特性,数据的读写都无需提供地址信号,简化了电路的设计,提高了数据的吞吐率。
3 基于FPGA+DSP+USB的数据采集通道的实现
本系统FPGA采用Xilinx公司Virtex系列的xc2vp7器件,实现了高速数据解串、SPI控制器、USB的SLAVE FIFO控制状态机、DSP的EMIF接口控制和信号预处理。其中SPI控制器有3个,有两个实现对VCA8613、ADS5273的SPI接口控制;另一个实现对DA5200的控制,产生VCA8613的VCNTL的控制电压,实现VCA8613增益线性可控。如图4所示。
DSP进行数据处理,采用了TI公司的高性能数字信号处理芯片TMS320C6414,可支持1 GHz的时钟频率,计算能力为5 760 MIPS,同时提供了外部存储器接口和增强的DMA控制器(EDMA),可与FPGA进行快速数据交换。DSP设计为FLASH BOOT方式。
高速数据采集系统采用USB总线与PC进行数据传输。USB控制芯片采用Cypress公司的CY7C68013。该芯片内含一个增强型8051处理器、一个串行接口引擎(SIE)、一个USB收发器、8 KB片上RAM、4 KB的FIFO存储器以及一个通用可编程接口(GPIF)。Cypress公司为了方便FX2的开发,提供了固件程序框架,用户只需少量修改即可完成固件设计,同时Cypress提供了通用的驱动程序。
分别配置USB控制芯片中的端点EP2和EP6为IN(输入)模式和OUT(输出)模式。设置了自动传输模式后,在用户端,就可以把CY7C68013当做一个FIFO,不必关心其内部的运行情况,而只要根据FIFO的标志线对FIFO进行读写操作,即主机和数据采集板间的通信是透明的。首先由应用程序采用块传输方式发送一个命令包到SLAVE FIFO中,FPGA读取这个命令包缓存在FP-GA的FIFO中;接着应用程序再用控制传输方式发送一个命令包给CY7C68013,由USB固件程序在通用IO管脚上给DSP发送一个外部中断;DSP收到外部中断后马上启动一次EDMA传输,将FPGA中FIFO的命令及参数数据读到DSP的RAM中;DSP根据收到的命令和参数进行各项操作。
4 性能测试
4.1 可变增益运放的测试
用函数发生器产生50 mV、7 MHz的正弦波,输入VCA8613的输入端,衰减设为33 dB,PGA增益设为21 dB,VCNTL管脚电压为1.0 V,用示波器观察输出波形,如图5所示,得到了很好的放大波形。
同时测出,正确的放大波形的频率在900 kHz～11 MHz间,在这范围之外的波形就会产生失真,与TI公司文档中提出的频率在800 kHz～13 MHz间有些差别。
4.2 AD测试及数据通道实验
ADS5273采用同步模式进行调试,对时序进行了严格的对准,然后切换到正常模式,采用C++Builder设计了简单的主机应用程序来采集正弦波数据,如图6所示。
从测试结果看,超声波信号采集、分析和成像处理系统的整体设计方案是正确的,整套系统可以满足频率范围从20 MHz～70 MHz超声波检测采集和分析的需要,同时可以调整采样速率,适应不同检测频率的记录要求
本数据采集系统在以下方面进行了改进:首先采用了TI公司先进的VCA8613和ADS5273构成了信号调理和数据转换电路,具有高信噪比、高精度、高速率和低功耗等优点;其次数字架构采用了USB+FPGA+DSP方式,对于复杂算法的应用具有优势;而且采用FPGA接收8路高速串行LVDS DDR信号的实现,使得系统硬件的体积得到大大缩小。同时,本文设计的硬件架构具有通用性,只要稍做修改即可应用于各种场合,具有较高的实际工程应用价值。
参考文献
[1]孙芳,麦继平.USB高速数据采集处理卡在超声波无损检测中的应用.仪器仪表用户,2003.12,11(3):37-38.
[2]邹毅,罗飞路.基于C8051F340的多通道超声波无损检测系统的设计.传感器世界[J],2007,13(10):26-29.
[3]肖忠祥.数据采集原理[M].西安:西北工业大学出版社,2001.
高速数据采集系统 篇11
摘 要：针对双CPU遥控模型直升机机载飞控系统中微处理器间高速可靠数据传输这一关 键性问题，设计了双口RAM数据共享的软硬件，在基于旗语逻辑的令牌仲裁方式下，实现了DSP 和单片机的双向数据通信。测试结果表明，本文所设计的双口RAM软硬件可满足机载飞控系统 双CPU间高速可靠数据通信的要求，数据传输效率高，为后续机载飞控系统的开发奠定了基础， 并对其他多CPU系统数据传输有很好的借鉴意义。
关键词：遥控模型直升机；机载飞控系统；数据传输；双口RAM；令牌仲裁
中图分类号：TN79 文献标识码：A 文章编号：1673-5048（2014）01-0053-04
TheTechnologyofHighSpeedDataTransmission BasedonDualPortRAMinTokenArbitrationMethod
LUYingyue，JIANGJu，WANGXinhua，HANShengnan
（CollegeofAutomationEngineering，NanjingUniversityofAeronauticsandAstronautics，Nanjing210016，China）
Abstract：Forthekeyproblemofhighspeedreliabledatatransmissionbetweenmicroprocessorsin theairborneflightcontrolsystemofdoubleCPUremotemodelhelicopter，thispaperdevisesboththesoft wareandthehardwareofdualportRAMdatasharingsystem，andrealizesthetwowaydatacommunica tionbetweenDSPandsinglechipprocessor.TestresultsshowthatthedualportRAMsystemcansatisfy theneedofhighspeedreliabledatacommunicationintheairborneflightcontrolsystemwithhighdata transferefficiency.Ithaslaidthefoundationforthedevelopmentoffollowupairborneflightcontrolsys tem，andisagoodreferencetodatatransmissioninothermultiCPUsystem.
Keywords：remotecontrolmodelhelicopter；airborneflightcontrolsystem；datatransmission；du alportRAM；tokenarbitration
0 引 言
无人直升机自主飞行控制系统的设计一直是飞控领域的研究热点[1]。单CPU由于其控制能力 和信息处理能力有限，难以满足部分飞控系统实 时性和高效数据处理的要求[2]。因此，本文给出了 一种双CPU遥控模型直升机自主飞行控制机载电 路方案。
多CPU间常采用串行方式进行通信，这种方 法的缺点是传输速率低、数据提取困难[3]。若采用 标准总线结构进行并行数据传输，其硬件结构和 软件协议都比较复杂，开发周期长[4]。对飞控系统 而言，双CPU间快速可靠的数据传输是整个系统 正常运行的基础，而高性能的双口RAM可保证高效的数据传送，其传输速度快、电路结构简单、可 靠性高，能满足多CPU系统的要求[5-6]。在此基 础上，本文设计了采用令牌仲裁方式、基于双口 RAM的双CPU间通信方案，完成了硬件搭建和软 件编程，并进行了性能测试。
1 基于DSP和单片机的模型直升机飞控系 统方案设计
遥控模型直升机机载飞控系统的结构设计框 图如图1所示。其结构按功能模块划分，主要分为 CPU最小系统模块、外扩存储器模块、无线通信模 块、传感器模块和执行器控制模块。本系统充分考 虑了系统接口的灵活性和可拓展性，飞控机硬件 资源丰富、成本低，便于调试。其主控制器采用双 CPU结构：DSP为主CPU，负责控制律解算、导航 算法、飞行管理以及舵面输出等功能；单片机作为 CPU，负责机载设备的信息采集、与地面监控设备 通信等功能；DSP和单片机之间通过双口RAM进 行实时通信。
如图1所示，传感器子系统采集姿态角速度、 线加速度等数据，以数据帧的形式送往单片机，单 片机通过双口RAM将数据传输到DSP，DSP解帧 后即可提取出传感器数据；借助一对相互通信的 无线数传模块，地面站发送控制指令帧给单片机， 单片机通过双口RAM将指令传输到DSP，DSP解 帧后即可提取出指令：获取了必要的数据和指令后 DSP可进行控制律解算，产生PWM脉冲输出至4 个航模舵机，用于控制纵向周期变距、横向周期变 距、总距和尾桨桨距。此外，DSP输出的舵机PWM 占空比可以通过双口RAM传送至单片机，单片机 再通过无线数传模块发送到地面站显示，供地面实时监控用。
由此可见，在以上的飞控计算机工作流程中， 双口RAM是单片机和DSP之间通信的桥梁，双 CPU间高速可靠的数据通信是系统得以正常运作 的关键技术。
2 双CPU间数据通信的硬件设计
作为一种不同于单端口RAM的高速并行传输 芯片，双口RAM配备两套独立的地址、数据和控 制线，数据存取功能与普通单端口RAM相同，存 取速度能满足不同CPU的要求而无需插入等待状 态，允许两个独立CPU同时异步地访问存储单元， 因此在多CPU系统中应用广泛。本文采用IDT公 司高性能CMOS工艺生产的容量4K×16位的高速 双口静态数据存储逻辑器件IDT70V24[7]，可满足 应用需求。endprint
当两侧CPU在同一时刻对双口RAM的同一 内存单元写数据，或对同一存储单元一读一写数 据时，会发生竞争使用现象，此时大多数双口 RAM内部集成的几种仲裁逻辑可以仲裁CPU使用 权，以避免竞争发生。常见的有硬件地址仲裁 （BUSY）、令牌仲裁（SEM）和中断仲裁（INT） 等[8]。芯片自身并不具备以上这些仲裁功能，需要 用户编写软件以配合实现硬件的功能。本文采用 的是令牌仲裁方式。令牌仲裁方式与旗语（Sema phore，或SEM）有关。
2.1 IDT70V24的旗语逻辑
旗语单元是IDT70V24的8个不同于存储单元 的独立标志单元，用作端口间的标志（或称为令 牌）传送，以申明对某一块共享资源的使用权。从 硬件上来说旗语逻辑是8个锁存器，其闭锁逻辑框 图如图2所示。两个D触发器在初始化时均使 SEM输出高电平，等待双方申请SEM。如果收到 一方写入SEM低电平信号，仲裁电路将使该方的 触发器输出端为0，同时继续闭锁另一个SEM输 出端，使其继续保持1。只有当先请求的一方撤销 SEM信号，即写入1，才使得另一方SEM输出端的 闭锁信号得以解除，恢复等待新的SEM申请。也 就是说，任何想使用RAM共享资源的一方CPU首 先要申请令牌，即向SEM写0；然后通过读取SEM 的值以确定是否申请成功。若申请成功，则该CPU 获取了对RAM资源的使用权；若未成功，则表明 另一方CPU获取了令牌且正在使用共享资源，此 时用查询的方式等待另一方CPU释放了SEM后即 可获取对RAM资源的使用权。
旗语单元内部的读写机制能保证在读写周期 间隙系统级竞争现象不会发生。旗语模式下，CPU 间的这种软件握手机制与硬件操作无关，因此为 资源共享提供了最大的灵活度。但需注意，旗语初 始化并不是自动发生的，程序初始阶段要用软件 释放所有要使用的令牌。
2.2 双口RAM与CPU的硬件连接
IDT70V24的引脚接线参照图1所示，电源引 脚和未使用到的引脚没有画出。其片选使能引脚 和旗语使能引脚与CPU的通用I/O口相连；读写 引脚与CPU的读写引脚相连，无需软件控制；本 文中只使用低8位数据，据此设置高/低位数据使 能引脚；每侧各12根地址线和8根数据线分别和 CPU的地址引脚、数据引脚对应相连，以便正确寻 址和读写。
在开始针对飞控系统的特殊应用之前，首先 完成了一个全功能测试，即
（1）测试是否每个地址空间都能正确读写数 据；
（2）使用双CPU对双口RAM的同一地址单 元进行读写，观察双口RAM的通信功能是否正 常。
本文对双口RAM的两种测试方案都编写了相 应的测试代码，并在飞控板硬件平台上进行了测 试验证。结果表明，双口RAM的每个地址单元都 能正确读写数据，且双CPU对同一地址单元的读 写也正确无误。这为下一步飞控系统特定功能的 实现奠定了保证。
模拟遥控直升机飞控板的工作，验证令牌判 优下双口RAM在本系统中实现双CPU间数据通 信的流程，本文设计以下两种实验方案：
（1）单片机通过串口接收地面监控站发送来 的指令帧并解帧，将指令存于双口RAM中；DSP 在定时器中断中从双口RAM里提取出指令，调用 相应的舵机PWM脉冲产生函数，控制某一通道舵 面偏转；
（2）单片机采集航姿传感器AHRS每50ms发 送来的数据帧，于定时器中断处理程序中解帧，将 数据存储于双口RAM中；DSP也在定时器中断中从 双口RAM里提取出数据，以便做解算处理用。
首先分析本文飞控系统CPU间数据传输软硬 件设计的可靠性：
以上方案中，（1）是不定时接收小规模数据， （2）是定时接收大规模数据。实验证明，两者都取 得了满意的效果：方案（1）中，地面站发送对油门 通道的某一指令后，油门通道PWM脉冲输出的波 形能按既定规律变化，这一方案已在试飞中验证 成功，这表明指令帧读取正确；方案（2）中，多次 运行程序，对比单片机收到的数据帧和DSP接收 该数据帧的数组中的内容，发现每次结果两者都 几乎一致，误码率在1%以下，这表明数据帧读取 基本正确。以上说明令牌判优下基于双口RAM的 数据通信是可靠的，数据传输没有出现明显错误。
再来分析本文飞控系统CPU间数据传输软硬 件设计的高速性。DSP部分的程序全速运行时，将双口RAM的写信号接往示波器观察，如图5所 示：图5（a）是读使能和写使能的总线时序，图5 （b）是放大后的某次写使能总线时序。
首先分析图5（a）。图中体现出的是读写信号 之间的时序关系。写使能拉高后，经过不到80ns 的时间进入读使能时序，这对应于测试代码中，写 操作过后立刻进入读操作，在此期间需要经历一 个地址建立时间，估算值为42ns，因此这部分时 序正确。读使能拉低后，经过约500ns的时间进入 写使能时序；测试代码中，读操作过后，软件延时 了约600ns，才进入下一个写操作，故而这部分时 序也是正确的。
再来分析图5（b）。低电平表示写信号使能， 从图中读出其持续时间约为180ns。可以通过计算 来验证：程序中根据DSP外设时钟配置知，读写外 扩RAM时前导阶段（LEAD）、有效阶段（ACTIVE） 和结束阶段（TRAIL）分别为3，7和3个机器周期， 而DSP初始化设置为2分频，其机器周期为6.67 ns，故理论上的写信号使能时间为（3+7+3）×2× 6.67ns=173ns，这表明计算值与实际值相当。endprint
当两侧CPU在同一时刻对双口RAM的同一 内存单元写数据，或对同一存储单元一读一写数 据时，会发生竞争使用现象，此时大多数双口 RAM内部集成的几种仲裁逻辑可以仲裁CPU使用 权，以避免竞争发生。常见的有硬件地址仲裁 （BUSY）、令牌仲裁（SEM）和中断仲裁（INT） 等[8]。芯片自身并不具备以上这些仲裁功能，需要 用户编写软件以配合实现硬件的功能。本文采用 的是令牌仲裁方式。令牌仲裁方式与旗语（Sema phore，或SEM）有关。
2.1 IDT70V24的旗语逻辑
旗语单元是IDT70V24的8个不同于存储单元 的独立标志单元，用作端口间的标志（或称为令 牌）传送，以申明对某一块共享资源的使用权。从 硬件上来说旗语逻辑是8个锁存器，其闭锁逻辑框 图如图2所示。两个D触发器在初始化时均使 SEM输出高电平，等待双方申请SEM。如果收到 一方写入SEM低电平信号，仲裁电路将使该方的 触发器输出端为0，同时继续闭锁另一个SEM输 出端，使其继续保持1。只有当先请求的一方撤销 SEM信号，即写入1，才使得另一方SEM输出端的 闭锁信号得以解除，恢复等待新的SEM申请。也 就是说，任何想使用RAM共享资源的一方CPU首 先要申请令牌，即向SEM写0；然后通过读取SEM 的值以确定是否申请成功。若申请成功，则该CPU 获取了对RAM资源的使用权；若未成功，则表明 另一方CPU获取了令牌且正在使用共享资源，此 时用查询的方式等待另一方CPU释放了SEM后即 可获取对RAM资源的使用权。
旗语单元内部的读写机制能保证在读写周期 间隙系统级竞争现象不会发生。旗语模式下，CPU 间的这种软件握手机制与硬件操作无关，因此为 资源共享提供了最大的灵活度。但需注意，旗语初 始化并不是自动发生的，程序初始阶段要用软件 释放所有要使用的令牌。
2.2 双口RAM与CPU的硬件连接
IDT70V24的引脚接线参照图1所示，电源引 脚和未使用到的引脚没有画出。其片选使能引脚 和旗语使能引脚与CPU的通用I/O口相连；读写 引脚与CPU的读写引脚相连，无需软件控制；本 文中只使用低8位数据，据此设置高/低位数据使 能引脚；每侧各12根地址线和8根数据线分别和 CPU的地址引脚、数据引脚对应相连，以便正确寻 址和读写。
在开始针对飞控系统的特殊应用之前，首先 完成了一个全功能测试，即
（1）测试是否每个地址空间都能正确读写数 据；
（2）使用双CPU对双口RAM的同一地址单 元进行读写，观察双口RAM的通信功能是否正 常。
本文对双口RAM的两种测试方案都编写了相 应的测试代码，并在飞控板硬件平台上进行了测 试验证。结果表明，双口RAM的每个地址单元都 能正确读写数据，且双CPU对同一地址单元的读 写也正确无误。这为下一步飞控系统特定功能的 实现奠定了保证。
模拟遥控直升机飞控板的工作，验证令牌判 优下双口RAM在本系统中实现双CPU间数据通 信的流程，本文设计以下两种实验方案：
（1）单片机通过串口接收地面监控站发送来 的指令帧并解帧，将指令存于双口RAM中；DSP 在定时器中断中从双口RAM里提取出指令，调用 相应的舵机PWM脉冲产生函数，控制某一通道舵 面偏转；
（2）单片机采集航姿传感器AHRS每50ms发 送来的数据帧，于定时器中断处理程序中解帧，将 数据存储于双口RAM中；DSP也在定时器中断中从 双口RAM里提取出数据，以便做解算处理用。
首先分析本文飞控系统CPU间数据传输软硬 件设计的可靠性：
以上方案中，（1）是不定时接收小规模数据， （2）是定时接收大规模数据。实验证明，两者都取 得了满意的效果：方案（1）中，地面站发送对油门 通道的某一指令后，油门通道PWM脉冲输出的波 形能按既定规律变化，这一方案已在试飞中验证 成功，这表明指令帧读取正确；方案（2）中，多次 运行程序，对比单片机收到的数据帧和DSP接收 该数据帧的数组中的内容，发现每次结果两者都 几乎一致，误码率在1%以下，这表明数据帧读取 基本正确。以上说明令牌判优下基于双口RAM的 数据通信是可靠的，数据传输没有出现明显错误。
再来分析本文飞控系统CPU间数据传输软硬 件设计的高速性。DSP部分的程序全速运行时，将双口RAM的写信号接往示波器观察，如图5所 示：图5（a）是读使能和写使能的总线时序，图5 （b）是放大后的某次写使能总线时序。
首先分析图5（a）。图中体现出的是读写信号 之间的时序关系。写使能拉高后，经过不到80ns 的时间进入读使能时序，这对应于测试代码中，写 操作过后立刻进入读操作，在此期间需要经历一 个地址建立时间，估算值为42ns，因此这部分时 序正确。读使能拉低后，经过约500ns的时间进入 写使能时序；测试代码中，读操作过后，软件延时 了约600ns，才进入下一个写操作，故而这部分时 序也是正确的。
再来分析图5（b）。低电平表示写信号使能， 从图中读出其持续时间约为180ns。可以通过计算 来验证：程序中根据DSP外设时钟配置知，读写外 扩RAM时前导阶段（LEAD）、有效阶段（ACTIVE） 和结束阶段（TRAIL）分别为3，7和3个机器周期， 而DSP初始化设置为2分频，其机器周期为6.67 ns，故理论上的写信号使能时间为（3+7+3）×2× 6.67ns=173ns，这表明计算值与实际值相当。endprint
当两侧CPU在同一时刻对双口RAM的同一 内存单元写数据，或对同一存储单元一读一写数 据时，会发生竞争使用现象，此时大多数双口 RAM内部集成的几种仲裁逻辑可以仲裁CPU使用 权，以避免竞争发生。常见的有硬件地址仲裁 （BUSY）、令牌仲裁（SEM）和中断仲裁（INT） 等[8]。芯片自身并不具备以上这些仲裁功能，需要 用户编写软件以配合实现硬件的功能。本文采用 的是令牌仲裁方式。令牌仲裁方式与旗语（Sema phore，或SEM）有关。
2.1 IDT70V24的旗语逻辑
旗语单元是IDT70V24的8个不同于存储单元 的独立标志单元，用作端口间的标志（或称为令 牌）传送，以申明对某一块共享资源的使用权。从 硬件上来说旗语逻辑是8个锁存器，其闭锁逻辑框 图如图2所示。两个D触发器在初始化时均使 SEM输出高电平，等待双方申请SEM。如果收到 一方写入SEM低电平信号，仲裁电路将使该方的 触发器输出端为0，同时继续闭锁另一个SEM输 出端，使其继续保持1。只有当先请求的一方撤销 SEM信号，即写入1，才使得另一方SEM输出端的 闭锁信号得以解除，恢复等待新的SEM申请。也 就是说，任何想使用RAM共享资源的一方CPU首 先要申请令牌，即向SEM写0；然后通过读取SEM 的值以确定是否申请成功。若申请成功，则该CPU 获取了对RAM资源的使用权；若未成功，则表明 另一方CPU获取了令牌且正在使用共享资源，此 时用查询的方式等待另一方CPU释放了SEM后即 可获取对RAM资源的使用权。
旗语单元内部的读写机制能保证在读写周期 间隙系统级竞争现象不会发生。旗语模式下，CPU 间的这种软件握手机制与硬件操作无关，因此为 资源共享提供了最大的灵活度。但需注意，旗语初 始化并不是自动发生的，程序初始阶段要用软件 释放所有要使用的令牌。
2.2 双口RAM与CPU的硬件连接
IDT70V24的引脚接线参照图1所示，电源引 脚和未使用到的引脚没有画出。其片选使能引脚 和旗语使能引脚与CPU的通用I/O口相连；读写 引脚与CPU的读写引脚相连，无需软件控制；本 文中只使用低8位数据，据此设置高/低位数据使 能引脚；每侧各12根地址线和8根数据线分别和 CPU的地址引脚、数据引脚对应相连，以便正确寻 址和读写。
在开始针对飞控系统的特殊应用之前，首先 完成了一个全功能测试，即
（1）测试是否每个地址空间都能正确读写数 据；
（2）使用双CPU对双口RAM的同一地址单 元进行读写，观察双口RAM的通信功能是否正 常。
本文对双口RAM的两种测试方案都编写了相 应的测试代码，并在飞控板硬件平台上进行了测 试验证。结果表明，双口RAM的每个地址单元都 能正确读写数据，且双CPU对同一地址单元的读 写也正确无误。这为下一步飞控系统特定功能的 实现奠定了保证。
模拟遥控直升机飞控板的工作，验证令牌判 优下双口RAM在本系统中实现双CPU间数据通 信的流程，本文设计以下两种实验方案：
（1）单片机通过串口接收地面监控站发送来 的指令帧并解帧，将指令存于双口RAM中；DSP 在定时器中断中从双口RAM里提取出指令，调用 相应的舵机PWM脉冲产生函数，控制某一通道舵 面偏转；
（2）单片机采集航姿传感器AHRS每50ms发 送来的数据帧，于定时器中断处理程序中解帧，将 数据存储于双口RAM中；DSP也在定时器中断中从 双口RAM里提取出数据，以便做解算处理用。
首先分析本文飞控系统CPU间数据传输软硬 件设计的可靠性：
以上方案中，（1）是不定时接收小规模数据， （2）是定时接收大规模数据。实验证明，两者都取 得了满意的效果：方案（1）中，地面站发送对油门 通道的某一指令后，油门通道PWM脉冲输出的波 形能按既定规律变化，这一方案已在试飞中验证 成功，这表明指令帧读取正确；方案（2）中，多次 运行程序，对比单片机收到的数据帧和DSP接收 该数据帧的数组中的内容，发现每次结果两者都 几乎一致，误码率在1%以下，这表明数据帧读取 基本正确。以上说明令牌判优下基于双口RAM的 数据通信是可靠的，数据传输没有出现明显错误。
再来分析本文飞控系统CPU间数据传输软硬 件设计的高速性。DSP部分的程序全速运行时，将双口RAM的写信号接往示波器观察，如图5所 示：图5（a）是读使能和写使能的总线时序，图5 （b）是放大后的某次写使能总线时序。
首先分析图5（a）。图中体现出的是读写信号 之间的时序关系。写使能拉高后，经过不到80ns 的时间进入读使能时序，这对应于测试代码中，写 操作过后立刻进入读操作，在此期间需要经历一 个地址建立时间，估算值为42ns，因此这部分时 序正确。读使能拉低后，经过约500ns的时间进入 写使能时序；测试代码中，读操作过后，软件延时 了约600ns，才进入下一个写操作，故而这部分时 序也是正确的。
高速数据采集系统 篇12
电容层析成像 (Electrical Capacitance Tomography, ECT) 技术是过程层析成像的一种, 是上世纪80年代末由英国曼彻斯特大学理工学院 (University of Manchester Institute of Science and Technology, UMIST) 提出的一种新的过程层析成像 (Process Tomography) 技术, 是未来流动层析成像的发展主流之一, 它是通过测量绝缘体表面周围电极之间的电容值来计算物体内部介电常数的空间分布, 获取管道截面相分布的微观信息的一种方法, 比较常用的例子是应用于管道的气/液, 气/固两相流的检测。这种技术可提供常规仪器无法探测的封闭管道及容器中多相介质的浓度、分布、运动状态等可视化信息, 比之其它多相流检测技术电容层析成像具有成本低廉、非侵入性、适用范围广、安全性能佳等优点[1,2,3,4]。
但是ECT系统用于实现两相流系统参数测量目前存在的问题主要有两个方面:一方面由于两相流的非线性和复杂多变性, 要求较高的数据采集速度;另一方面是涉及微弱电容测量问题, 要求测量电路具有很强的抗杂散电容的性能, 对传感器灵敏度、抗干扰性能要求高, 此外还存在数据远传、传感器引线影响等方面的问题[5,6]。
由于管道中流体的流速很快, 为了满足实时成像, 这就要求ECT系统具有很高的数据采集系统和处理速度, 目前的ECT系统普遍采用8位单片机作为控制器和基于单片机的串口数据传输方式, 目前文献报道已经研制成功的12电极的ECT系统最快的数据采集速度是800 幅/秒, 这在数据采集上, 对于高速流体还不能满足实时性的要求, 国外有使用光纤通信技术的文献报道, 这就使得ECT系统的成本比较昂贵;国内也见有使用DSP作为处理器的文献资料。
针对目前的研究现状, 实现了一种高速数据采集电路, 采用FPGA芯片编程产生可调高频正弦激励信号源, 同时用它控制多通道选择电路。对于不同流速流体的采集速度可通过可调高频正弦波按键进行设置, 使系统工作在最优状态, 使其更符合工程需求。并将采集到的数据进行线性关系测试试验, 分析可见, 系统工作状态良好。
2 基于FPGA的可调高频正弦波发生电路
FPGA是小批量系统提高系统集成度、可靠性的最佳选择之一, 支持晶振频率可达上百兆, 因此由其产生的正弦波数据干扰很小, 而且速度很快。还可以根据外界输入而任意改变输出频率, 产生不同频率的信号, 对于ECT系统目前文献提到的8、10、12、16极板全部适用, 不需要更改硬件电路, 简单易行。
基于FPGA的可调高频正弦波发生电路原理图如图1所示。
图1工作原理为, 在FPGA中定制一个8位的ROM, 并将一个周期的正弦波二进制数据存储到该ROM中, 按键将时钟信号分频, 用计数器累计分频脉冲的个数, 计数器即为ROM地址发生器, 随着地址的增加便输出正弦波数据, 不难理解按键具有调节正弦波频率的功能, 计数器溢出一次就产生一个完整的正弦波, 同时输出多通道选择电路的控制信号, 即极板切换码元 (在第3部分中介绍) , 这样就能够保证在每对极板被冲击时, 都能通过一个完整周期的正弦波。采用VHDL语言编程, 程序流程如图2所示。由于输出的正弦波数据为二进制数字代码, 因此需要经D/A转换器, 将其转换为模拟信号, 本论文中采用AD7524。
根据C/V转换电路的经典公式 (1) 可知, 对于电容检测来讲, 输入电压Vi越大越好, 这样能够保证输出电压的幅值较大, 根据电子器件的支持电压范围和可行性考虑, 选择后续运放电路的输出电压幅值为15 V, 具体工作过程为, 由于AD7524是电流型的D/A, 需要进行I/V转换, 转化后电压为-2.5～2.5 V, U1的作用是将信号放大, 产生-7.5～7.5 V的正弦信号;U2, U3构成一个加法电路, 输出信号为0～15 V。
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从整个电路的输入输出来看, 即根据按键的状态, 控制产生幅值为15 V的可调频率的正弦波。
3 多通道选择电路的控制
多通道选择电路主要采用8通道数字控制模拟开关CD4051芯片设计, 幅值4.5～20 V的数字信号可控制峰-峰值至20 V的模拟信号, 且该芯片的传输延时非常短暂, 只有20 ns, 因此由FPGA产生的数字控制信号完全可以使得幅值为15 V高频正弦波通过。
以8电极为例, 多通道选择电路原理图如图3所示, 控制信号和正弦波均由FPGA直接或间接产生, 多通道选择电路由8片CD4051和一片74HC04芯片组成, 根据一定的逻辑关系, 使得在每组控制信号输入时, 保证有一对极板分别为源极板和检测极板, 其它极板可靠接地。控制信号共有12位28组, 用来控制整个电路信号选通端的工作状态, 选通后便经C/V转换电路将电容信号转换为电压信号, 为后续采样电路提供可靠数据。
更多极板的系统, 在硬件上只需要更换相应的电容传感器和增加多通道选择电路接口即可, 这对于ECT系统的优化设计和后续工作的展开是十分必要的。
4 测试结果
数据采集速度的测定, FPGA采用100 MHz有源晶振, 在不经过分频情况下, 理论上产生正弦波速度可达1.56 MHz。考虑到波形的质量, 实际上正弦波频率采用二分频后的频率为0.78 MHz, 采用高速数据采集卡PCI-8001, 模拟电压输入范围调为±2.5 V, 采样频率设置为20 MHz。理论上8电极的采集速度为27 857 帧/秒, 实际上, 由于传输延时等原因, 得到的实际稳定的采集速度可达每秒27 415 帧。
为了测试整个系统的可行性和采集到的电容信号的准确性, 设计两组实验来检测系统工作的情况。实验在ECT实验装置上进行。正弦波频率采用0.78 MHz, 在本论文中Rf取为330 MΩ, Cf取自市售容量最小的瓷片电容2 pF, 得到:
jωCfRf≈3 233>>1
因此式 (1) 可简化为:
undefined
4.1 检验单对电极的线性性
更改程序, 单独检测C1, 5电极对注水量与电容增量的关系, 将有机玻璃管的下端封住, 每次向其中注入5 mL水, 并取采样平均值, 一直注入到700 mL。根据式 (2) 求得Cx, 并利用线性最小二乘拟合公式在MATLAB上实现水的增量与电容的增量的线性关系。如图4所示, 可以看出, C1, 5电极对注水量与电容增量的线性关系非常明显, 拟合值与测量值的相关系数为0.999 4。
4.2 电极阵列的空管、满管电容情况
在相同激励条件下, 填充介质仍为水。更改程序, 分别测试每对电极对在空管和满管情况下的电容值, 并且在测试任意一对电极对时, 其它极板可靠接地, 将采集到的数据求得平均值后, 仍然根据式 (2) 求取电容值Cx, 并将数据列为下表, 见表1。
为了更直观的说明空管、满管电极对间电容关系, 根据表1, 绘制U型曲线, 如图5所示。
通过观察和分析, 在这种数据采集速度下的ECT装置工作状态良好, 同时也为图像重构等后续工作的顺利展开提供了可靠的数据。
5 结 论
实现一种基于FPGA的高速数据采集电路, 利用FPGA器件产生可控的高频正弦激励信号, 同时用其产生多通道选择电路控制信号。FPGA采用VHDL语言编程, 克服了硬件设计的复杂性和更新能力差的缺点。因此整个采集电路具有高速、干扰小、集成度好、易于优化和更新的特点, 其中高频正弦波电路部分对于8、10、12、16极板全部适用, 不需要更改硬件电路。通过测试实验分析, 测量装置的线性相关性可达0.999 4, 电极的实际稳定采集速度达到27 415 帧/秒, 这对于工业现场的高速流体的数据采集需求已经足够。
摘要：针对ECT系统数据采集部分, 采用FPGA产生可调的高频正弦激励, 并用其控制通道选择电路。用VHDL语言编程, 克服了硬件设计更新能力差的缺点, 其中正弦激励对于8、10、12、16极板全部适用。本系统具有高速、干扰小、集成度好、易于优化和更新的特点。实验表明, 测量装置的线性度为0.999 4且8电极稳定的采集速度为27 415帧/秒。
关键词：电容,层析成像,高速,采集电路
参考文献
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[8]WANG W Q, SZUSTER K.A Long-distance High-speed SerialLink for Process Tomography Systems[J].Meas Sci Technol, 1996, (7) :853-858.