快速跳频

快速跳频（共4篇）

快速跳频 篇1

摘要：通过理论推导和对大量计算机仿真数据的分析, 提出了一种不需要完全截获跳频信号频率集就可以实施跟踪干扰的干扰决策方法, 对跳频通信实施快速干扰具有一定的指导意义。

关键词：跳频信号,频率集,截获,干扰

通信对抗装备的侦察反应时间是一项重要指标, 对于需要通过侦察截获一定程度频率集的跳频干扰来说, 频率集截获时间是影响侦察反应时间的重要因素。文献[2]验证了跳频电台频率集中频点跳“净”时间的估算公式: (其中h:跳速;N:频率集点数)

然而在实战中, 频集点数N对干扰方来说是未知的, 从该公式判断频率集截获时间过于理想, 需要用其它方法判断侦察装备究竟截获了多少频率集点数, 并以此计算频率集截获时间, 而从目前的相关文献中尚未发现较为规范有效的判定方法。本文根据跳频电台合成频点均匀分布的随机特性进行理论分析, 总结出了一种与频集点数N无关的频率集截获程度的判定方法, 通过编制计算机程序, 针对N<10000的跳频电台频率合成情况做了多次仿真试验, 通过对大量试验数据的分析验证了该方法的正确性。

1 跳频通信干扰对频率集截获的要求

通信对抗装备对跳频电台的干扰手段主要有频率跟踪式干扰、全频带阻塞式干扰、部分频带干扰等三种典型干扰方式。由于当前跳频通信系统的跳频带宽已经达到几十兆赫兹, 全频带阻塞式干扰的干扰功率密度就显得相当分散, 功率利用率太低, 实际并不常用[3]。

对频率跟踪式干扰, 设通信发射机, 通信接收机, 干扰机的配置如图1所示, 则有时域限制条件:

其中, C为光速3×108 m/s, d1/c, d2/c和d3/c为信号在空间的传播时间, aT为干扰机的干扰反应时间, η为干扰比例系数[1], 则Ts=1 (-η) Td为信号驻留期内受到干扰的时间。对于不同的sT, 要实现有效干扰对干扰机所要求干扰的频率比例是不同的。文献[3]给出了有效干扰时干扰频率比例和干扰时间的关系, 如表1所示:

可见, 由于跳速与驻留时间的反比关系, 随着跳速提高, 要求aT越小。就目前的装备技术水平来说, 对跳频带宽在数十兆赫兹的跳频信号进行跟踪干扰, 一般要求其跳速在200跳以内。对200跳以上的高跳信号, 一种方法是使侦察接收机只在跳频信道内搜索跳频信号以缩短aT, 称为跳频守候式干扰;另一种方法是采用部分频带干扰阻塞一部分跳频信道, 无论采用哪种干扰方式, 都需要在施放干扰之前截获跳频信号的频率集。结合表1结论和目前信号采集设备的处理速度, 对于200跳以上的跳频信号, 至少需要截获80%以上的频率集才能实施有效干扰。

2 对FH信号瞬时频率分布情况的理论分析

FH信号的特点是, 用伪码序列构成跳频指令来控制频率合成器, 在不同的时刻随机从一组频率 (即频率集) 中选择一个频率进行通信, 其伪随机码序列符合均匀分布特性。可以推出侦察接收机截获到频率集中第1个频点只需等待跳频电台跳过N1=1个频点, 截获第2个频点平均需要等待跳频电台跳过个频点 (N:频集点数) , ···, 截获第i个频点平均需要等待跳频电台跳过个频点, 以此类推, 当i以频率集截获程度的百分比表示时:

式中p为频率集截获程度的比例系数, 可以计算出与频率集大小N无关的频率集截获程度与期望点数之间的曲线分布, 如图2:

图中标出的三个点分别为截获到频率集的80%、85%和90%以后, 侦察接收机要再截获一个新频点需要等待跳频电台跳过的频点数。由于 (3) 式仅是期望公式, 因此取作为频率集截获程度的判定标准, 期望可以得到较为满意的结论。此时侦察接收机平均约需截获7个频点得到一个新的跳频点。

从 (3) 式得出侦察接收机要截获不同程度频率集时跳频电台总共跳过的频点数期望值:

将 (1) 式改写为:

分别计算p=0.8、p=0.85、p=0.9及p=1.0时M和M′的值, 主要结果列在表2中:

可以看出, 当p=1.0时M要略大于置信度为96.25% (证明见文献[2]) 的M′, 因而公式 (4) 是可信的。

设ρ为跳频电台总共跳过的频率点数M与已经截获到的频率集频点数之比, 则

同时从表2可以观察到p取0.8～0.9之间的某值时ρ较为稳定, 而当p趋于1时, ρ呈现非线性增长的趋势。

在matlab中分别画出N<9000, p为不同取值时ρ的变化曲线, 如图3所示:

可见, 当p取值在0.8～0.9之间时, ρ的值仅在N<500时略有波动, 因而可以将ρ作为判断频率集截获程度的另一判定标准。

3 对FH信号频率集截获程度判定方法的数据仿真

根据上述结论, 仿真时取 (1) ρ=23.; (2) Ni=7作为截获频率集程度的两个判定标准。该标准仅仅是一个期望值, 现实中由于跳频信号的伪随机性可能产生奇点, 应通过多次判断来避免奇点出现, 因此另引入记录变量k。仿真程序中取k=5, 编制仿真程序的流程图如图4所示。 (图中各参变量涵义:N:跳频电台的频率集频点数;数组FreqAssemble[]:长度为N, 记录跳频电台的频率集;M:侦察接收机截获到的跳频信号频点数;动态数组GetAssemble[]:侦察接收机截获到的频率集)

软件运行时N取小于10000的所有整数值, 对每一不同的N模拟5000次, 统计每次截获到的频率集百分比, 主要结果列入表3:

得到结论如下:

(1) 对N<200的跳频信号, 截获频率集截获程度的波动幅度较大, 本判定方法在保证截获频率集下限超过80%的前提下, 当N<200时可能因上限值超过100%而陷入死循环。可通过设置ρ的上限值来解决此问题 (本实验中设置当ρ>=5时结束循环) 。 (2) 在单网工作条件下, 该方法判定截获频率集大于80%的正确率为100%;随着N的增长, 截获频率集截获程度的波动幅度逐渐趋于平缓, 符合理论分析的结论。 (3) 对于跳速大于200H/S的FH信号, N<5000时, 该方法的截获时间都在1分钟以内, 并能实现有效干扰, 比之完全截获频率集所需时间大幅缩短, 可以极大限度的满足战术要求。 (4) 跳频电台多网工作时, 该方法对异步组网的跳频网仍然适用, 其截获时间与网台分选正确率成反比;对多网工作时造成的信号误分选, 可根据实际情况增大ρ、Ni和k的值来保证本判定方法的正确性。

4 结语

本文从理论分析入手, 提出了一种快速判定对跳频信号的频率集截获程度的方法, 并用计算机仿真方法编制了软件验证其正确性。该方法在算法上的时间复杂度相当低, 对目前侦察接收机上配备的CPU基本不会造成负担。实际应用时只需将图3所示的仿真流程步骤中的7～11步提取出来作为单独的判断模块添加到装备原有频率集频点采集模块之后, 无论是软件还是硬件实现均可对现有装备进行方便的升级, 从而大大缩短跳频信号分选时间, 实现了对跳频信号的快速跟踪干扰。

当然, 由于实际电磁环境的复杂性和可变性, 限于试验条件, 本文仅通过仿真方法进行的分析难免有所疏失错漏, 而关于频率集截获的方法尚不多见于目前的相关文献, 希望本文能起到“抛砖引玉”的作用, 引起该领域专家们的关注和讨论。

参考文献

[1]DON J.TORRIERI, Fundamental Limita-tions On Repter Jamming of Fre-quency-hopping Communications, IEEEJ-SAC, MAY, 1989, 7.

[2]斯中毅等.跳频网台分选中跳频规律的分布情况数据分析[J].电子对抗, 2002年第5期

[3]邵国培.曹志耀等编著, 电子对抗作战效能分析[M], 解放军出版社, 297-302.

[4]王铭三等编著.通信对抗原理[M].解放军出版社, 406-408.

[5]赖仪一, 朱自强.关于确定典型电磁干扰环境威胁等级方法的探讨[J].现代军事通信, 1997年第3期.

C波段低相噪快速跳频源的研制 篇2

跳频通信是一种载波频率随着跳频频率控制器伪随机跳变的通信技术, 属于扩频通信技术的一个分支。跳频通信的载波频率伪随机跳变, 从频域上看, 传输信息频带被扩展到很宽的频带范围, 具有扩频通信的优点。跳频通信以其抗干扰性好、抗截获能力强、保密性好等优点, 在战术通信领域得到了迅猛发展[1]。在此将重点研究跳频信号源的设计, 在保证频率源的相位噪声、杂散等性能指标的前提下, 尽量减少频率的切换时间, 以利于在一次跳频通信内有相对长的时间来传送有效数据。

1 技术指标和设计方案

1.1 系统主要指标

频率合成器的3大指标为相位噪声、跳频时间和杂散抑制[2]。本项目指标如下:

输出频率范围:F0±100 MHz (C波段) ;步进频率:5 MHz;输出杂散:小于等于-60 dBc;谐波抑制:大于等于60 dBc;相位噪声:小于等于-85 dBc/Hz@10 kHz, -95 dBc/Hz@100 kHz;跳频时间:小于等于5 μs。

该项目提出的这些指标的实现难度有两点:

(1) 低相位噪声的要求, 在C波段作为步进5 MHz跳频源, 相位噪声:小于等于-85 dBc/Hz@10 kHz, -95 dBc/Hz@100 kHz是比较高的指标。

(2) 跳频时间 (小于等于5 μs) 与杂散抑制 (小于等于-60 dBc) 两指标同时实现存在制约。

1.2 系统方案设计

锁相 (PLL) 和直接数学频率合成 (DDS) 是实现频综的两种基本方法, PLL的最大问题是难于实现捷变频, 而DDS的最大缺点是杂散抑制做不高[2]。而该频率源对二者的要求均较高, 虽然下变频频率合成器可以满足相位噪声的要求, 但由于其电路复杂, 混频后可能带来寄生分量, 同时反馈环路中滤波器造成的相移也会影响锁相环路的性能[3], 因此在该方案中采用两低频锁相环乒乓工作加高频固定点频锁相环相混频的工作方式来实现指标, 其原理框图如图1所示。

PLL1与PLL2采用S波段单环, 当使用频率f1时, 预置下一个频点f2, 这时跳频时间仅受限于开关切换时间, 很容易做到10 μs以下。由于采用了预置, 频点的产生是在另外一个频点工作的过程中实现, 这样PLL1与PLL2构成的乒乓环就不需要考虑锁相环锁定时间, 实现了快速变频[4]。

同时为防止一环路工作时另一环路的输出信号作为杂散耦合倒输出端, 因此在单刀双置开关的输入端又各加了一级单刀单掷开关, 以提高隔离度。最后为了满足低相位噪声要求, 用PLL3产生的低相噪固定点频信号与乒乓环输出信号相混频。

2 电路设计

大规模频率合成器芯片的出现, 使锁相频率合成器电路结构变得简单[5]。在设计单片频率合成电路的主要工作就是正确选择和设计环路滤波器, 使频率合成器指标在相位噪声、杂散抑制和稳定性等方面合理兼顾, 以实现综合性能最佳。单个锁相环原理如图2所示, 通过高性能的锁相芯片外接压控振荡器 (VCO) 及无源环路滤波器, 同时通过串行送数来实现锁相环中的可变分频比, 从而构成一个完整的数字锁相环路[6]。

2.1 环路设计

锁相环路对晶振噪声呈低通特性, 故希望环路带宽选低, 对滤除晶振噪声有利, 而压控振荡器的相位噪声功率主要集中在低频部分, 环路对压控振荡器的噪声呈高通特性, 选低了环路带宽就不能有效抑制压控振荡器噪声。所以环路带宽选在晶振的噪声功率谱密度曲线和压控振荡器噪声的功率谱密度曲线的交点频率附近比较接近于最佳[7,8,9]。相对于有源环路滤波器来说, 无源滤波器设计简单, 成本低, 带内噪声小的优势明显[10], 因此选用Mini-Circuits公司的锁相环专用VCO, 其调谐电压小于ADF4107的最大输出电压。由于鉴相频率在PLL输出上会产生寄生杂散, 而二阶环路一般不能解决这个问题, 所以本次设计采用无源三阶低通滤波器, 提高对杂散频率的抑制程度, 如图3所示。

该环路滤波器的传递函数为:

$F(s)=\frac{(1+s{\rm T}{}_2){\rm T}{}_1}{s(1+s{\rm T}{}_1)(1+s{\rm T}{}_3)C{}_1{\rm T}{}_2}(1)$

式中:${\rm T}{}_1=R{}_2\frac{C{}_{1}C{}_2}{C{}_1+C{}_2}$;T2=R2C2;T3=R3C3。

锁相环开环传递函数为:

$G(s)=\frac{{\rm K}{}_{\text{D}}{\rm K}{}_{\text{V}}F(s)}{{\rm N}s}(2)$

式中:KD为鉴相灵敏度;KV为压控灵敏度, 将式 (2) 代入式 (1) 得:

$G(\text{j}\omega )=\frac{{\rm K}{}_{\text{D}}{\rm K}{}_{\text{V}}(1+\text{j}\omega {\rm T}{}_2){\rm T}{}_1}{{\rm N}\omega {}^2(1+\text{j}\omega {\rm T}{}_1)(1+\text{j}\omega {\rm T}{}_3)C{}_1{\rm T}{}_2}(3)$

PLL实际已是4阶环, 为了提高环路稳定性, 使R3, C3产生的极点远离主极点, 一般设定1/T3<5/T1。再由ωc<1/T1, ωc<1/T3可得在ωc附近ω2T1T3≪1, 再将展开式分母的两个极点展开得: (1+jωT1) (1+jωT3) =1+jω (T1+T3) , 所以在ωc附近的幅频特性函数是:

$\left|G(\text{j}\omega )\right|=\frac{{\rm K}{}_{\text{D}}{\rm K}{}_{\text{V}}{\rm T}{}_1}{{\rm N}\omega {}^{2}C{}_1{\rm T}{}_2}\sqrt{\frac{1+\omega {}^2{\rm T}{}_2^2}{1+\omega {}^2({\rm T}{}_1+{\rm T}{}_3){}^2}}$

相频特性函数为:

$\angle G(\text{j}\omega )=-180°+\arctan (\omega {\rm T}{}_2)-\arctan (\omega {\rm T}{}_1+\omega {\rm T}{}_3)$

PLL的相位裕量为:

$\Psi (\omega )=\arctan (\omega {\rm T}{}_2)-\arctan (\omega {\rm T}{}_1+\omega {\rm T}{}_3)(4)$

为保证环路稳定, 将ωc设在相位裕量的极点处可得:

${\rm T}{}_2=1/[\omega {}_{\text{c}}^2({\rm T}{}_1+{\rm T}{}_3)]$

代入式 (4) 得:

${\rm T}{}_1+{\rm T}{}_3=[\sec (\Psi {}_{\text{c}})-\tan (\Psi {}_{\text{c}})]/\omega {}_{\text{c}}$

对于选定R3, C3的低通滤波器的衰减量$\alpha =20\log \left|1+\text{j}\omega {}_{\text{p}\text{d}}{\rm T}{}_3\right|$, 其中ωpd为鉴相频率, ${\rm T}{}_3=\frac{\sqrt{10{}^{\alpha /10}-1}}{\omega {}_{\text{p}\text{d}}}$。在KD, KV已知和选定ωc, ωpd, α后可以求得T1, T2和T3。

由$\left|G(\text{j}\omega {}_{\text{c}})\right|=1$求得:

$\begin{array}{l}C{}_1=\frac{{\rm T}{}_1{\rm K}{}_{\text{D}}{\rm K}{}_{\text{V}}}{{\rm T}{}_2{\rm N}\omega {}_{\text{c}}^2}\sqrt{\frac{1+\omega {}_{\text{c}}^2{\rm T}{}_2^2}{(1+\omega {}_{\text{c}}^2{\rm T}{}_1^2)(1+\omega {}_{\text{c}}^2{\rm T}{}_3^2)}}\\ C{}_2=\left(\frac{{\rm T}{}_2}{{\rm T}{}_1-1}\right)C{}_1\\ R{}_2={\rm T}{}_2/C{}_2\end{array}$

选定R3后, 则:

$C{}_3={\rm T}{}_3/R{}_3$

2.2 相位噪声估计

该频率合成器指标要求相位噪声均位于锁相环环路带宽内, 通常情况下, 环带内的噪声源包括晶振、鉴频鉴相器和压控振荡器, 但鉴频鉴相器的噪声占主导地位。由于鉴相器噪声依赖于鉴相频率, 这样理论上可以把鉴相频率归一化。理论估算PLL带内相位噪声见式 (5) :

PN=PDnoisefloor+10log fpd+20log (fo/fpd) dBc/Hz (5)

数字鉴相器ADF4107基底噪声为-219 dBc/Hz, 同时鉴相频率受步进频率限制, 鉴相频率可取最大值5 MHz。选择PLL1与PLL2输出频率为2 500 MHz, 由式 (5) 可推出:

PLL3不受步进频率限制, 输出频率为4 500 MHz, 鉴相频率为100 MHz, 由式 (5) 推出:

因此最终频率源输出信号相噪理论值均满足指标要求。

2.3 杂散分析

2.3.1 混频引入杂散

PLL1与PLL2生成的信号经开关后与PLL3生成的信号相混频, 如果不作处理, 混频器产生的镜频、交调信号将成为输出端很大的杂散。为了减小该杂散, 需要在混频器后加上滤波器, 以滤除混频器产生的镜频、交调信号。

2.3.2 开关切换VCO的杂散

由图1可以看到, 该方案是通过切换PLL1与PLL2来实现跳频的, PLL1与PLL2输出均在S波段, 选择两个单刀单掷开关HMC231G7, 再与一个单刀双掷开关HMC232LP4配合使用, 理论上有90 dB隔离度。但由于在微波频段, 要实现60 dB的杂散抑制, 还需要在电路布局和安装上多加注意。

2.3.3 参考杂散

PLL的鉴相泄漏和电荷泵失配都会产生参考杂散, 在鉴相频率较低时, 鉴相泄漏占主导地位, 在鉴相频率较高时, 电荷泵失配占主导地位。在该方案中鉴相频率较高, 在环路滤波器后加入杂散滤波器, 能够滤除鉴相泄漏带来的杂散。

2.4 跳频时间分析

在该方案中, 跳频时间即为单刀双掷开关切换时间。单刀双掷开关HMC232LP4切换时间为ns级, 满足跳频时间小于等于5 μs的指标要求。

3 电路实现及测试结果

跳频源内部电路可按照功能分为参考源、C频段点频源、S频段跳频源、滤波放大模块4部分。

参考源采用100 MHz低相噪恒温晶振, 该晶振相位噪声优于-145 dBc/Hz@1 kHz, 晶振输出经过放大后通过功分器分配至各功能模块。

C频段点频源采用单环实现, 锁相环芯片采用AD公司的ADF4107。ADF4107是一款电荷泵型鉴相器, 最高鉴相频率104 MHz, 最高工作频率7 GHz, 基底相噪-219 dBc/Hz, 其原理框图如图4所示。设计采用输入参考频率100 MHz, 选取鉴相频率100 MHz设计环路带宽145 kHz, 相位裕量50°。

S频段跳频源采用两个完全相同的单环实现, 锁相环芯片采用AD公司的ADF4107。设计采用输入参考频率100 MHz, 选取鉴相频率5 MHz设计环路带宽145 kHz, 相位裕量50°。选用高性能的HITTITE公司的单刀双掷开关HMC232LP4和单刀单掷开关HMC231G7, 开关速度为ns级, 隔离度在S波段均大于45 dB。

滤波放大模块用来滤除下变频信号及交调信号, 再经放大器放大输出最终信号。滤波放大模块选用十三所的微波集成模块。

用TEK RSA6114A实时频谱仪通过任意两点间抽样和所有频点循环输出测得输出信号, 选择其中一频点, 其杂散抑制、相位噪声如图5～图7所示。

4 结 语

设计了一种基于乒乓环和混频技术实现的低相噪快速跳频源。测试结果表明, 基于该方案的C波段频率源具有输出相噪好, 输出杂散低以及跳频时间短的优点, 能够稳定输出射频信号, 除跳频通信外还可广泛运用于各种电子对抗系统中。

参考文献

[1]梅文华, 王淑波, 邱永红.跳频通信[M].北京:国防工业出版社, 2005.

[2]李兴文, 刘光祜.高纯度捷变频频率源研制[J].现代电子技术, 2005, 28 (20) :20-21.

[3]周骞, 刘光祜.C波段低相位噪声调谐跳频源的研制[D].成都:电子科技大学, 2006.

[4]张琳莉, 孙丹.一种Lx频段跳频源的实现[J].电讯技术, 2005 (3) :128-131.

[5]刘畅, 樊勇.L波段多点频锁相频率合成器[D].成都:电子科技大学, 2003.

[6]赵一鸣, 王玉田, 李署坚.基于ADF4217L锁相式本振[J].电子测量技术, 2004 (6) :41-42.

[7]张厥盛, 郑继禹, 万心平.锁相技术[M].西安:西安电子科技大学出版社, 2003.

[8]远坂俊昭.锁相环 (PLL) 电路设计与应用[M].北京:科学出版社, 2006.

[9]高玉良, 李延辉, 俞志强.现代频率合成与控制技术[M].北京:航空工业出版社, 2002.

快速跳频 篇3

1 快速频率合成器特点及指标要求

短波差分快速跳频系统跳频速度达5000跳/秒,跳频带宽达2.56MHz,数据传输速率最高可达19.2Kb/s,对杂散、相位噪声等指标要求高,因此,系统对频率合成器相应提出较高的要求。本文设计的频率合成器的指标要求如下:

·频率范围:1.6MHz～80MHz

·频率转换时间≤10μs

·频率间隔:10Hz

·相位噪声:≤-100dBc/Hz@lkHz

·杂散抑制:≤-60dB

从上述指标可以看出本频率合成器具有频率覆盖范围相对较宽、频率转换速度快、频谱纯度高的特点,因此设计上具有较高的难度。

2 频率合成方案

为了满足快速频率转换的要求,设计采用了DDS+DSP频率合成方案。通过设计良好的频率基准源和窄带跟踪式滤波器,提高频谱纯度,以达到差分跳频系统对频率合成器的要求。频率合成器的设计框图如图2所示。DDS选用ADI公司生产的高性能AD9951芯片,DSP选用TI公司的TMS320C6418。

2.1 AD9951波形发生单元

AD9951是ADI公司生产的高度集成化芯片,采用了先进的DDS技术,结合内部高速、高性能D/A转换器,形成可编程、可灵活使用的频率合成功能。AD9951的主要特点如下:400MHz内部时钟;集成化14位D/A输出;32位频率转换字;良好的动态性能,在160MHz输出时,具有大于80dB的SFDR;4～20倍可编程参考时钟倍乘器;串行I/O控制;工作电压1.8V,最大功耗仅为200mW。在设计时时钟频率选择为400MHz,则频率分辨率fmin=FTW/2n=400×106/232≈0.09Hz,因此满足步进为10Hz的指标要求。

AD9951采用二线控制方式,将片选CSB低电平有效,数据线采用双向SDIO,数据在时钟SCLK上升沿写入,首先存于输入缓冲器中,采用外部频率更新方式,频率更新信号FUD的上升沿有效。频率合成器加电第一次送数时,所有寄存器送相应数,以后改变频率时只送频率字寄存器04h,控制时序如图3所示。可见要传达32位的频率控制字需要传输8位指令信息和32位数据信息,需要40个时钟周期。

控制芯片选择TI公司生产的TMS320C6418。该芯片是32位的定点DSP,芯片内部集成了1.5Mbit的片内SRAM,具有丰富的外部接口;它使用了超长指令字结构(VLIW)体系结构,一个时钟周期可同时处理8条相互独立的指令,再加上流水线技术,大大提高了并行处理能力和运算能力。TMS320C6418参考时钟为50MHz,内部工作时钟经倍频后达400MHz。通过SPI总线控制对AD9951进行控制,采用20MHz的时钟传输频率,2μs即可完成频率控制字的更新。

2.2 AD9951时钟电路设计

DDS输出信号的质量取决于工作时钟信号的频谱质量,DDS输出信号的最高频率受到时钟频率的限制(最高输出频率小于时钟频率的40%),并且DDS输出信号频率越接近上限,性能指标越差。从提高频率合成器的性能指标来讲,应选择400MHz低相位噪声的时钟做AD9951的频率源,但市场上这种频率源不但价格昂贵,而且性能指标达不到要求。因此,在设计时选用了目前性能优良、时钟频率不太高的晶体作为参考频率的基准源,采用低相位噪声的鉴相器和窄带压控振荡器作为锁相环,用于产生1600MHz的时钟频率。由于只作为点频,因此在环路滤波器的参数选择上主要考虑如何使输出信号频谱特性最优。最后由分频器进行4分频或5分频,即输出400MHz或320MHz时钟信号,设计匹配网络将信号转换为差分输入,供AD9951作为时钟频率,能够有效减少共模干扰。由于DDS杂散分布具有一定的规律性,通过不同的参考时钟将这种规律性破坏,能够有效抑制某些频段的杂散电平信号。

2.3 滤波器设计

由于DDS采用数字化技术,最终合成信号是经D/A转换后得到的,其频谱含有丰富的高次频谱分量,必须将它们滤除,才能得到频谱纯净的正弦波输出,因此对滤波器的要求很高。在设计滤波器时,由于发射信号为短波波段的1.6MHz～30MHz,频率较低,因此频谱质量较好,在设计时只采用了七阶椭圆滤波器,截止频率为80MHz,后端通过隔离放大后输出。收频率输出信号进行了上变频,其频率为50MHz,因此实际输出频率达51.6MHz～80MHz,频率相对较高,因此在七阶椭圆滤波器的后端再接一个数字式跳频调谐滤波器,该滤波器由数量较多的二进制电容、电感组成,通过电子开关连接所需电容、电感构成滤波网络,通过DSP对其进行控制。调谐频率与输出频率保持一致,过滤带非常窄,因此能够达到比较理想的滤波效果。收、发频率通过七阶椭圆滤波后端的电子开关进行选择,并由DSP进行控制。收发进行隔离,防止信号相互干扰。

3 电磁兼容性设计

由于该频率合成器是用于快速跳频系统,电台的数据传输速度最高可达19.2Kb/s,对杂散和噪声的抑制要求高,由于是高速数模混合电路,所以在设计时应对电磁兼容性进行充分考虑。PCB板设计为4层板。其中第2层为地平面,并将地平面在AD9951芯片下面分为数字地和模拟地。第3层为电源平面,分成AVDD、DVDD、1.8 V、3.3 V四部分,分别为AD9951的模拟部分、数字部分电路供电。其余外围电路的电源单独通过稳压块提供。同时使用滤波器组件对全部频段进行电源滤波。PCB板的1、4、2层走信号线,走线尽可能短,防止在信号线上出现不必要的过孔以免损害信号电气特性完整性。信号线间距D与线宽W之间满足D≥3W以避免信号窜扰。按照传输线理论设计好带线和微带线,避免信号线连接处阻抗不匹配,防止反射。为了减少时钟泄漏对其他信号的干扰,在屏蔽盒内做出一个腔体把时钟源与系统的其他部分进行隔离。在PCB布线时,尽量让时钟线远离其他信号,同时在时钟线的两边加地线屏蔽。

4 测试结果

通过图4、图5可以看出,该频率合成器在76MHz处的杂散抑制和相位噪声分别达到了-65dB和-113dBc/Hz@1KHz,谐波分量达到-59.6dB,完全满足指标要求。频率转换时间通过采用安捷伦公司生产5372A调制域分析仪进行测量,实际频率转换时间仅为2μs。

在基于AD9951的差分快速跳频系统频率合成器的研制过程中,为了降低相位噪声、提高杂散抑制度和频率转换速度,在电磁兼容、电路布局以及PCB设计等方面进行了精心的考虑,达到了较为理想的性能指标。

摘要：选用内部时钟为400MHz的高性能直接数字合成频率源DDS芯片AD9951作为核心器件设计频率合成器，采用DDS+DSP的设计方案。利用锁相环ADF4113为AD9951提供参考时钟。阐述了AD9951芯片的主要性能及其在快速频率合成器设计中的应用方法。

关键词：AD9951芯片,直接数字合成频率源,频率控制字

参考文献

[1]费元春，苏广川，米红，等．宽带雷达信号产生技术．北京：国防工业出版社，2002．

[2]谢仁宏，是湘全．基于DDS的低相噪频率综合源设计．现代雷达，2003，25(12)：41-43．

[3]夏永祥，郭德淳，余军，等．基于AD9858的快速捷变频频率合成器的设计．现代雷达，2005，27(7)．

跳频通信 篇4

1、定义。

跳频通信即频率跳变的扩展频谱通信, 它利用伪随机码序列来离散地控制射频载波振荡器的输出频率, 使发射信号的频率随伪随机码的变化而跳变。作为扩频通信的一种方式, 跳频通信技术最突出的优点是抗干扰性强, 因此将其应用于超短波无线通信中, 非常适合用于军事领域。如果跳频速率达到每秒5000跳, 则目前的跟踪式干扰机便失去效力。战术电台在与敌人距离较近时, 很容易遭敌侦察、窃听和干扰。而战术电台中的跳频通信则以其优越的通信抗干扰性能, 成为了目前最主要的通信抗干扰手段之一, 其装备也成为电子对抗的主要作战目标之一。

2、特点。

(1) 保密性强。跳频载波的快速跳变, 使得敌方难以截获信息。即使被截获了部分载波频率, 但由于跳频图案的伪随机性, 敌方难以预测跳频系统下一跳要跳到哪一个频点上, 所以当跳频速率足够高、跳变的足够快时, 敌方就很难跟踪, 从而提高了保密性。 (2) 抗多路径能力好。跳频之所以能抗多径, 是因为假设到达接收机的信号有两条路径, 一条为直射波, 一条为反射波, 两者有一定的时延差, 在折射波到达接收机时, 如果接收机的频率已跳到别的频率上了, 则它就不会受到后到的折射波的干扰了, 因此就达到抗多径的效果。 (3) 抗干扰能力强。跳频通信系统能够抗宽带阻塞式干扰、跟踪式干扰。当然这些抗干扰能力是有一定条件限制的, 如只有在频点数目足够多和跳频范围足够宽时才能抗频带阻塞式干扰, 只有在跳频速率足够快时才能抗跟踪式干扰。我们的通信系统, 是通过信道来传递信息, 但信道在传递信息的同时也会引入一些噪声和干扰, 因此我们采用的通信技术必须具有抗干扰的能力, 而跳频通信就具有较强的抗干扰能力。

二、抗干扰分类

1、抗电子干扰。

就一个跳频周期而言, 只要此种干扰的频率处于跳频带宽范隙, 频率跳变的本地载波与干扰混频后, 得到的和频或差频落入中频窄带滤波器的通带范围内。如果出现这种情况, 而且一个信码码元仅用一个载频传输, 干扰功率又大于或等于有用信号功率, 就可能造成错误的判断, 引起误码。如果在N个跳频频率点所覆盖的整个跳频频段存在M个功率不小于有用信号的窄带干扰, 由预期误码率将为:Pe=M/N, 为了降低误码率可以增加冗余度, 这样即使在一个载频上被干扰, 也不足以导致对一个信码码元的错误判断。2、抗多径干扰。抗多径干扰一般有两种方法, 一种是排除干扰, 就是把有用的信号分离出来, 然后排除其它路径的干扰信号, 主要采用的是分集技术的基本思路。另外一种方法是“变害为利”, 是把不同路径的不同延迟的信号在接收端从时间上对齐相加, 合成较强的有用信号, 这是采用梳状滤波器的基本思路。这两种方法都是比较容易实现的。

三、跳频技术的运用现状

超短波跳频通信技术具有比较强的抗干扰能力, 是特别适合于军事领域的通信手段。它符合了现代信息战争中电子对抗的需求, 因此在现代军事通信中成为重要的通信手段。在海湾战争中, 多国部队就大量的使用了采用跳频通信技术的通信设备。目前, 超短波电台跳频系统基本跳速是500跳/秒每秒数千跳的电台也已经问世, 预计未来十年, 跳频电台的发展可以达到每秒几万甚至几十万, 上百万跳。同步时间越短, 信息被敌方发现、截获和测向的概率越低, 通信的保密性、隐蔽性也就越好。

1、网系运用能力弱。

在信息化军事领域中, 通过多次大规模的演练积累了一些跳频通信抗干扰的经验, 并逐步完善了使用、管理的相关方法和程序, 同类跳频装备的组网问题基本解决, 但是网系运用水平还是不高。2、跳频知识薄弱。一是由于外在条件的影响, 随着新军事变革的不断推进, 战争形态也有机械化转变成了信息化。由于我们长期处在和平时期, 并没有太多信息化作战的经验, 对通信电子战的复杂性、残酷性缺乏认识, 不能够深刻理解战时人为干扰的环境和威胁, 对跳频通信抗干扰优越性和必要性体会也不深刻, 甚至有些人会觉得抗干扰可有可无;二是在技术上, 我们有些地方所配备的设备的跳频通信装备性能、质量不稳定, 还有部分设计原因, 实际使用效果与实验效果有很大的距离, 严重影响了大家使用通信抗干扰装备的积极性;三是在使用和管理上, 通信抗干扰装备组织运用程序复杂、装备操作烦琐, 缺乏跳频参数管理手段的支持和通信抗干扰战术运用人才的指导, 影响了对跳频通信装备的学习和掌握, 甚至对跳频装备产生了抵触情绪, 这些因素又制约了跳频通信装备的推广应用。

四、结束语