频率设计

频率设计（精选12篇）

频率设计 篇1

1系统方案

采用STC12C5206AD单片机, 它是宏晶科技生产的单时钟/机器周期 (1T) 的单片机, 是高速/低功耗/超强抗干扰的新一代8051单片机, 指令代码完全兼容传统8051, 但速度快8-12倍且用户应用程序空间较大。ISP (在系统可编程) /IAP (在应用可编程) , 无需专用编程器, 无需专用仿真器, 使用方便, 其DIP封装请见图1。放大部分采用TI公司的OPA690, OPA690是一款具有禁用功能的宽带电压反馈运算放大器, 具有灵活的输送范围:单电源:+5V到+12V供电, 双电源:±2.5V到±5V供电。其输出电压摆幅:±4.0V, 转换速率可达1800v/μs, 对单位增益稳定有很大作用, 其结构请见图2。线性电压比较器采用美信公司的MAX913, 其具有10ns的超快速电平翻转特性, 可采用单5V或±5V双电源供电, 具有稳定的线性区且无最小输入线号摆率的要求, 其DIP封装请见图3。液晶部分采用1602LCD显示屏作为测量数据的显示部分。

2系统理论分析与计算

设计思路为信号经放大器其放大后, 进入MAX913进行整形, 然后送入单片机做脉冲计数, 从而计算出原始信号频率。OPA690典型电路请见图4。根据题目要求, 系统的触发要求采用上升沿触发, 且触发的电平可调。根据此要求, 我们采用比较电平可调的MAX913整形电路。通过在-5V-+5V范围内设定基准比较电平, 当输入信号超过该电平时, 输出全为高;当输入信号低于该电平时, 输出全为低。该法可以较好的满足题目设计的要求。信号经过整形之后, 送入单片机的外部记数引脚, 通过引脚使能来计得外部信号数量, 通过开始闸门时间来进行计算所捕获的信号的频率, 即为原始信号的频率, 计数流程请见图4。

3算法的分析

本系统采用外部技术的算法来测得输入信号的频率。闸门开始后, 开始对输入信号计数, 闸门关闭后通过计得的高电平的次数与闸门时间和系统晶振来算得信号频率。

其关系为:

M= (t0*65536) + (TH0*256) +TL0;单片机内计数值

N= (t1*65536) + (TH1*256) +TL1;单片机外计数值

测得频率为:

4信号频率测试数据与分析

4.1信号频率测试数据分析

4.2信号占空比测试数据与分析

4.3信号幅度测试数据与分析

摘要：本数字频率计系统为由STC12C5206单片机最小系统、线性电压比较器、放大部分、液晶显示部分组成的测频系统。正弦信号经放大器放大后通过电压比较器整形为矩形波, 单片机在闸门时间内通过外部计数后与内部时钟作对比从而求得外部信号频率。

关键词：数字频率计,STC12,测频,外部计数

参考文献

[1]王守中.51单片机开发入门与典型事例[M].北京:人民邮电出版社, 2007

[2]李硕, 赵彤帆, 李根全, 宋海珍.Matlab软件在单摆自由振动中的应用[J].实验室研究与探索, 2013, 11:65-68.

[3]王述彦, 师宇, 冯忠绪.基于模糊PID控制器的控制方法研究[J].机械科学与技术, 2011, 01:166-172.

频率设计 篇2

流程一复习导入

1.什么是频率?怎样计算频率? 2.创设情景。

国家在明年将继续实施山川秀美工程,各地将大力开展植树造林活动.为此林业部要考查幼树在一定条件下的移植成活率,应采用什么具体做法?(学生回答,师点评板书课题)流程二学生自学

1.出示自学指导,引导学生自学.(1)阅读教材相关内容,填表１

(2)思考:在实验时为了使实验结果更接近现实情况,需要注意些什么问题? 2.同桌交流,对照结果 3.学生发表见解,相互评判

频率设计 篇3

关键词：静止无功补偿； 系统频率偏差；行业标准

引言

随着科技的发展，SVC仍然处在发展完善当中，在实际工程中不断遇到各种问题。在巴西的500kV输电工程中，就遇到了系统频率偏差限值选定和调整的问题。本文立足工程实际，对此问题进行分析研究，并提出解决方案，并对相关标准提出增补建议。

1.研究背景

1.1 SVC概述

SVC作为并联可控无功功率补偿装置，通过改变其容性和感性等效阻抗来调节输出，维持或控制电力系统的电压、无功功率等参数 [1]。

國际大电网会议将SVC分为7种：机械投切电容器型（MSC）、机械投切电抗器型（MSR）、自饱和电抗器型（SR）、晶闸管控制电抗器型（TCR）、晶闸管投切电容器型（TSC）、晶闸管投切电抗器型（TSR）、自换相或电网换相器型（SCC/LCC）[1]。

1.2 SVC在500kV长距离输电工程中应用情况

在500kV长距离输电工程当中，SVC通常被安排在中继变电站/开关站，起到支撑500kV母线电压、提高输电线路的有功功率传输能力、提高系统的暂态稳定极限等作用。500kV长距离输电工程中的SVC典型设计包括如下五个部分：变压器、TCR支路、TSC支路、滤波支路、控制系统。

1.3 SVC设计参数选择依据

（1）国内依据中华人民共和国电力行业标准DL/T 1010.3—2006《高压静止无功补偿装置》，该标准共分为5个部分：系统设计、晶闸管阀的试验、控制系统、现场试验、密闭式水冷却装置。该标准参考IEEE相关标准[1]、并结合国内工程经验编写而成。

3.2滤波器偏调的方案

原始设备订货要求滤波电抗器在0～+5%连续可调。同时变压器制造过程有裕度，其出厂试验报告中阻抗变化实际范围为14.6%～15%。

考虑这两个因素，通过抽头将5 次滤波器偏调至299.4HZ，即可保证5 次滤波器退出运行后，5 次谐波畸变率最大为0.492%，在0.6%范围内。

3.3修改滤波器配置的方案

以上两种方案，均是在不改变现有系统硬件设计的基础上，通过调整控制策略限制个别工况，或者吃设备裕度来满足系统频率偏差限值增大后的5次谐波超标问题。

根据校核计算，原有5 次滤波器需要将容量增大4Mvar。实现方式有两种：一是新增一组4Mvar 5 次滤波器；二是更换现有滤波器。但进过仿真计算，发现新增一组4Mvar 5次滤波器等于增加了一条5 次谐波电流通道，大量的5 次谐波电流涌入小容量的5 次滤波支路会造成严重过流，此方案不可行。故最终采用第二个方案，采用新的滤波器支路替换了原有支路，虽然产生一定经济损失，但从根本上解决了谐波畸变率超标问题。

4.SVC系统频率偏差限值选择的探究

系统频率偏差限值是SVC系统设计的关键参数之一。在系统频率偏差限值范围内，SVC必须保证满输出容量下长期正常运行。通过上面的工程范例，看到一旦在工程实施阶段调整该参数，将不得不更换滤波支路，造成经济损失，延长调试周期，甚至影响工程按期投运。

仔细研究DL/T 1010.3—2006《高压静止无功补偿装置》，发现其引用标准之一GB/T 15945-2008 《电能质量 电力系统频率偏差》当中规定了“我国标称频率为50HZ的电力系统频率偏差的允许值为±0.2Hz；当系统容量较小时，偏差值可以放宽到±0.5Hz；用户冲击负荷引起的系统频率变动一般不得超过±0.2Hz”。 考虑DL/T 1010.3—2006当中声明“下列文件中的条款通过本标准的引用而成为本标准的条款”，因而该行标当中频率偏差限值应当遵守国标GB/T 15945-2008中的规定。

通过以上论证，本文认为我国500kV电力系统入网的SVC系统频率偏差限值应规定为±0.2Hz。并建议将此参数明确写进DL/T 1010.3—2006《高压静止无功补偿装置》。

5.结论

综上，系统频率偏差限值变化对SVC设计的影响主要体现在滤波支路。较为稳妥的解决方案是提高滤波容量。出现此类问题，深层次的原因是现有行业标准DL/T 1010.3—2006对此缺乏专项说明。建议明确规定我国500kV电力系统入网的SVC系统频率偏差的限值为±0.2Hz。

参考文献：

[1] DL/T 1010.3—2006.高压静止无功补偿装置[S]北京：中国电力出版社 ，2007.

[2] IEEE std 1031-2000.IEEE Guide for the functional specification of transmission static var compensators[S]IEEE， 2000.

[3] IEC PAS 62001.Guide to the specification and design evaluation of a.c. filters for HVDC systems. First edition[S]IEC 2004.

[4] GB/T 15945-2008.电能质量 电力系统频率偏差[S]北京：中国标准出版社， 2008.

作者简介：

马耀家（1982-），男，工程师，从事电力工程设计及建设管理工作

宽带频率源研究与设计 篇4

关键词：宽带频率源,相位噪声,环路带宽

频率源是现代通信系统、雷达系统必不可少的关键部件。而宽带频率源是雷达导引头中的关键组成部件,其主要作用是产生宽带本振信号或导引头自检信号,它的性能指标直接影响到整个雷达系统的性能。宽带频率信号产生技术是现代雷达设计中的一项关键技术,相对于单个频点信号产生来讲,为实现大带宽内良好的相位噪声性能和跳频时间等指标,具有更大的难度,需要综合考虑各个方面的因素[1]。

针对某系统频率源的指标要求,文中确定了宽带频率源的实现方案,即采用锁相频率合成技术来产生宽带频率源。文中介绍了宽带频率源的总体方案,并从系统稳定性出发,分析了锁相环路中两个重要参数环路带宽和相位裕度的选取原则;从相位噪声的来源进行分析,阐述了晶振相位噪声、VCO相位噪声、鉴相器相位噪声对输出信号相位噪声产生的影响,并确定了它们的相噪指标的选取原则;对环路滤波器的设计以及对系统性能产生的影响进行仿真、分析,给出了测试结果。

1 设计分析

某系统频率源的主要技术指标要求为:频率3.5～5.5 GHz;步进10 MHz;相位噪声-70 dBc/Hz@1 kHz,-80 dBc/Hz@10 kHz。

在比较不同的频率合成技术的优缺点,并考虑宽带频率源的主要技术指标可实现性的基础上,选用锁相式频率合成技术来实现宽带频率源的设计。

宽带频率源的原理框图如图1所示。利用高频率稳定度和低相位噪声的晶振作为参考信号,压控振荡器(VCO)反馈回的频率信号进入数字鉴相器分频,并与晶振参考信号的分频输出进行鉴相,数字鉴相器输出鉴相电流信号,该信号经过环路滤波器后作为压控振荡器VCO的调谐电压输入,控制压控振荡器输出相应的频率信号,该频率信号经过锁相环路的闭环控制后,频率锁定,然后经过滤波电路、放大电路,得到最终的频率输出。

在图1中,输出频率fout与晶振频率fosc的关系为:$f{}_{\text{o}\text{u}\text{t}}=\frac{f{}_{\text{o}\text{s}\text{c}}}{R}*{\rm N}$,通过MCU程序控制改变锁相环路的分频比N以及R,从而得到跳频输出信号。

鉴相器选用ADI公司的数字鉴相器ADF4106。该芯片内部集成了鉴相器、预分频器和分频器,其是一款电荷泵锁相环路芯片。它的RF 端输入最高频率可以达到 6 GHz,它具有3线串口,可设置分频器的分频数值。

晶振选用中心频率为50 MHz的高稳定性低相噪晶振;压控振荡器VCO选用HE716C,频率范围3～6 GHz;环路滤波器采用有源比例积分滤波器。

以下通过对系统环路的稳定性、相位噪声分析、以及选择合适的环路滤波器参数,确定主要器件的关键指标的选取原则以及它们对系统性能产生的影响,从而获得最佳的系统性能指标。

1.1 环路稳定性分析

研究系统稳定性与环路参数之间的关系是分析 PLL 性能的主要任务之一。判断系统稳定性的方法有多种,常用的一种是伯德准则。伯德准则是利用系统开环对数频率特性直接判断闭环稳定性的方法。一个反馈系统,如果其开环增益超过 1,同时开环相移超过180°,闭环后就可使系统起振,这个系统是不稳定的。

因此,伯德准则判断系统稳定的条件是

$\{\begin{array}{l}{\rm H}{}_0(\text{j}\Omega )=1\\ \text{ϕ}(\Omega )＞-180°\end{array}$

(1)

其中,H0(jΩ)为系统的开环传递函数。

锁相环的环路带宽和相位裕度的选择直接关系到环路的稳定性。环路带宽的定义为当闭环传递函数的幅度增益为1时的频率,即

$\left|{\rm H}(\text{j}\omega {}_c)\right|=1$ (2)

相位裕度定义为在开环传递函数模值等于1时的相位加上180°。相位裕度选择的越小,系统越不稳定;相位裕度选择越大,系统越稳定。

在选择环路带宽时有3个需要考虑的因素:(1)最大的环路带宽可以获得最快的频率转换速度。(2)优化的环路带宽能够取得更好的相位噪声性能。(3)最小的环路带宽可以取得最大的对寄生频率分量的抑制。

在要求的技术指标条件下,应统筹考虑环路带宽、相位裕度,以期满足频率转换速度、相位噪声、对寄生频率分量的抑制等技术指标的要求。

1.2 相位噪声分析

在环路带宽内,锁相环的噪声主要由输入信号源、鉴相器、分频器R、分频器N的噪声决定[4]。而在环路带宽以外,锁相环的噪声主要由VCO的噪声决定[2]。环路对带内噪声呈现低通特性,为了有效的滤除低通型噪声,需要环路的带宽取的越窄(ωc)越好;但环路对VCO噪声呈高通特性,要滤除高通型噪声,则要求环路带宽越宽越好。显然,从要求输出相位噪声最小的角度出发,存在着环路带宽和最佳参数的选择问题。

利用数字锁相环路倍频时,理论上是参考源经锁相环路倍频N/R倍,相位噪声恶化应为20 lg(N/R),工程上应考虑分频器R为数字计数分频器,数字电路对相位噪声将会带来额外的恶化,从而抵消了分频对相位噪声的优化,因此计算参考源晶振相位噪声恶化的公式如下[3]

L=20 lg(fo/(fosc/R))=20 lg(fo/fpd)=20 lgN (3)

式(3)中,fo为输出频率;fpd为鉴相频率;N为环路分频比;R为参考源预分频比;fosc为参考源晶振的频率。

系统要求满足跳频步进为10 MHz,因此环路的鉴相频率应选择为10 MHz的整数分频,在系统中选择鉴相频率为2.5 MHz。对于要求频率源输出5.5 GHz时,参考源晶振相位噪声恶化为20 lg(5 500/2.5)=67 dB。

系统要求宽带频率源的输出信号相位噪声满足-70 dBc/Hz@1 kHz,-80 dBc/Hz@10 kHz。为满足该指标,选用的参考源晶振的相位噪声至少应满足≤-70-67=-137 dBc/Hz@1kHz,≤-80-67=-147 dBc/Hz@10 kHz。

另外,锁相环路中的鉴相器有一定的基底噪声,对于鉴相器产生的噪声,环路带宽内相位噪声的估算公式如式(4)所示[4]

Lfloor+10 lgfpd+20 lg(fo/fpd)=Lfloor+10 lgfpd+20 lgN (4)

式(4)中,为1 Hz带宽内的鉴相器的基底噪声;fo为输出频率;fpd为鉴相频率;N为环路分频比。

在该系统中所用的鉴相器ADF4106的基底噪声为-216 dBc/Hz,按照上述的公式计算,对于要求频率源输出5.5 GHz时,理论上带内最差相位噪声为

-216+20 lg(5 500/2.5)+10 lg(2 500 000)=-88 dBc/Hz (5)

因此,选用该鉴相器,在环路带宽内是可以满足对输出信号相位噪声的要求。

VCO的噪声也会影响环路带宽内尤其是带宽附近的噪声,特别在VCO的噪声性能较差的时候。这是由于VCO的噪声传递函数在环路带内是递增的,而VCO的噪声在带外是递减的,这样二者相乘使得 VCO 对带内的相位噪声贡献不能够被很快的抑制,因此会叠加到带内的噪声上,一定程度上恶化带内噪声。

若要对环路带宽外和环路带宽内的噪声都得到相对合理的抑制,环路带宽应选择在参考源晶振经N2倍增后的噪声功率谱与压控振荡器VCO的噪声功率谱的交叉点比较合适。

在系统中选用的参考源晶振相噪指标为:≤-85 dBc/Hz@10 Hz,≤-115 dBc/Hz@100 Hz,≤-140 dBc/Hz@1 kHz,≤-148 dBc/Hz@10 kHz;VCO的相位噪声指标为:≤-75 dBc/Hz@10 kHz,≤-106 dBc/Hz@100 kHz,≤-125 dBc/Hz@1 MHz,≤-130 dBc/Hz@10 MHz。通过绘制晶振的经N2倍增后的噪声功率谱和VCO的噪声功率谱的曲线,可知环路带宽选择在100 kHz附近时,带宽内的相位噪声性能比较理想。

1.3 环路滤波器的选择

环路滤波器的设计是锁相环设计中的重要环节。一方面它能够滤除鉴相器产生的高频成分以及输出波纹,还有抑制带外噪声,取出平均分量去控制VCO 的输出信号频率等功能;另一方面它也是锁相环的一个重要参数调节电路,决定了锁相环的杂散抑制、相位噪声、环路稳定性、锁定时间以及捷变时间等重要的环路参数[5]。

常见的环路滤波器有:无源环路滤波器和有源环路滤波器。无源环路滤波器输出电压不能超过集成鉴相器电源电压,只能驱动工作电压在集成鉴相器电源电压以下的 VCO。在系统中所选用的VCO的最大调谐电压要求+15 V,因此必须选用有源环路滤波器。

有源滤波器由运算放大器、电阻和电容组成,形式较多,在系统中选用图2所示的环路滤波器。

对环路滤波器电阻、电容元件参数确定的方法是:先确定环路带宽和相位裕度;再建立锁相环路的开环传递函数;从而得到开环传递函数的零极点,结合环路带宽和相位裕度,可以近似计算出环路滤波器的电阻、电容元件参数。也可以利用仿真软件ADIsimPLL设置相应的参数,计算出环路滤波器的电阻、电容元件参数。

2 仿真与测试结果

利用ADI公司的ADIsimPLL软件分别建立参考源晶振的模型,VCO模型,环路滤波器选择有源环路滤波器,建立锁相环的仿真模型[6]。在鉴相频率为2.5 MHz,3.5～5.5 GHz每10 MHz跳频步进,环路带宽设置为100 kHz,相位裕度为45°的条件下利用软件计算并取相近值,得到R1=100 Ω,R2=1 kΩ,R3=1 kΩ,C1=C2=560 pF,C3=220 pF,C4=4.7 nF。

分别输出3.5 GHz和5.5 GHz时的开环伯德图、锁定时间、相位噪声特性和泄漏杂散的仿真结果如图3,图4所示。

从图3和图4的仿真结果可以看出,输出3.5 GHz时,锁定时间约为15 μs,相位噪声为:-88 dBc/Hz@10 kHz,泄漏杂散抑制:-83 dBc;输出5.5 GHz时,锁定时间约为40 μs,相位噪声为:-87 dBc/Hz@10 kHz,泄漏杂散抑制:-89 dBc。

图5是输出频率为3.5 GHz时的实际测试的相位噪声特性。

输出频率在3.5 GHz时,相位噪声为:-74 dBc/Hz@1 kHz,-87 dBc/Hz@10 kHz。图6是输出频率为5.5 GHz时的实际测试的相位噪声特性。

输出频率在5.5 GHz时,相位噪声为:-71 dBc/Hz@1 kHz,-83 dBc/Hz@10 kHz。从仿真分析和测试结果来看,实际测试的相位噪声性能与仿真结果比较接近,并达到了系统指标要求。

3 结束语

为实现宽带频率源整个跳频带宽内的良好的相位噪声等性能指标,需要对关键器件的指标和系统参数统筹考虑。首先介绍了整体方案;然后从系统稳定性、相位噪声和环路滤波器设计几个方面论述了器件的选型、关键指标的设计原则和依据;进行了理论计算、仿真分析和测试结果分析。从测试结果来看,是符合系统指标要求的。为实现大带宽内具有良好的相位噪声等性能的宽带频率源的设计提供了依据。

参考文献

[1]王兵,频率合成技术发展浅析[J].电子信息对抗技术,2009,5(3):74-77.

[2]李仲秋,曾全胜.锁相环相位噪声与环路带宽的关系分析[J].现代电子技术,2009,29(1):132-134.

[3]徐毅,仇洪冰,刘争红.基于相位噪声分析的微波跳频频率合成器设计[J].计算机工程与科学,2009,31(6):150-152.

[4]周建,张玉兴.Ku波段低相噪频率源的研制[J].现代电子技术,2003,23(22):85-87.

[5]张涛,陈良.电荷泵锁相环路滤波器参数设计与分析[J].通信与信息技术,2008,9(2):87-90.

简易数字显示频率计的设计 篇5

摘 要：本文应用NE555构成时钟电路，7809构成稳压电源电路，CD4017构成控制电路，CD40110和数码管组成计数锁存译码显示电路，实现可测量1HZ-99HZ这个频段的数字频率计数器。

关键词：脉冲；频率；计数；控制 1 引 言

在电子技术中，频率是最基本的参数之一，并且与许多电参量的测量方案、测量结果都有十分密切的关系，因此频率的测量显得很重要。测量频率的方法有很多,其中电子计数器测量频率具有精度高、使用方便、测量迅速，以及便于实现测量过程自动化等优点，是频率测量的重要手段之一。2 电子计数器测频方法

电子计数器测频有两种方式：一是直接测频法，即在一定闸门时间内测量被测信号的脉冲个数；二是间接测频法，如周期测频法。数字频率计是用数字显示被测信号频率的仪器，被测信号可以是正弦波，方波或其它周期性变化的信号。如配以适当的传感器，可以对多种物理量进行测试，比如机械振动的频率、转速、声音的频率以及产品的计件等等。因此，数字频率计是一种应用很广泛的仪器。3 简易数字频率计电路组成框图

本设计主要运用数字电路的知识，由NE555构成时钟电路，7809构成稳压电源电路，CD4017构成控制电路，CD40110和数码管组成计数锁存译码显示电路。从单元电路的功能进行划分，该频率计由四大模块组成，分别是电源电路、时钟电路（闸门）、计数译码显示电路、控制电路（被测信号输入电路、锁存及清零）。电路结构如图1所示。

图1 简易数字频率计电路组成框图 单元模块电路设计 4.1电源电路

在电子电路中，通常都需要电压稳定的直流电源供电。小功率的稳压电源的组成如图2所示，它由电源变压器、整流电路、滤波电路和稳压电路四部分组成。

图2 电源电路

220V市电经220V/12V变压器T降压，二极管桥式整流电路整流，1000uF电容滤波后送人7809的输入端（1脚）。7809的第二脚接地，第三脚输出稳压的直流电压，C7、C8是为了进一步改变输出电压的纹波。红色发光管LED指示电源的工作状态，R9为LED的限流电阻，取值为5.1K。4.2 时钟电路

电路如图3所示，由NE555构成的多谐振电路，3脚输出振荡脉冲，其中LED为黄色发光二极管，R1为5.1K，R2为1K，R3为10K，C1,C5为100UF,C4为0.01UF，C2为1000PF,RPE选取10K。

图3 时钟电路

4.3计数、显示电路

电路中，CD40110是集十进制加减计数、译码、锁存、驱动于一体的集成电路。CPU为加法输入端，当有脉冲输入时，计数器做加法计数；CPD为减法输入端，当有脉冲输入时，计数器做减法计数。QCO为进位输出端，计数器做加法时，每计满10数后其输出一个脉冲；QBO为借位输出端，计数器做减法时，每计满10数后其输出一个脉冲。该频率计电路使用CPU输入端，在第10个脉冲信号输入时，QCO输出的进位脉冲作为计数脉冲送到高位计数器的CPU输入端。5脚R端为计数器的清零端，当此脚加上高电平信号时，计数器的输出状态为零，并使相应的数码管显示0。4.4 被测信号输入电路

NE555等构成频率为1Hz的振荡信号，由其3脚输出经非门反相后，作为控制信号加到CD4017的CP输入端，产生时序控制信号，从而实现1s内的脉冲计数（即频率检测）、数值保持及自动清零。从图4中可以看出，当非门输出端输出第一个高电平脉冲时，这个脉冲使得CD4017的Q1输出端由低电平变为高电平；在CD4017的CP输入端输入的第二个脉冲信号到来之前，Q1将一直保持高电平状态。

在Q1输出高电平时,由CD4011组成的“与”门控制电路打开，从USB与非门的另一端输入的被测脉冲信号就可以通过“与”门控制电路，进入到CD40110的CPu输入端，进行脉冲计数。通过调节电位器调整NE555的振荡频率，使得Q1输出高电平的持续时间为1s，那么在1s内的计数累计的计数脉冲个数，即为被测信号的频率。4.5频率显示电路

当USA与非门输出第二个脉冲信号时，CD4017的Q1输出端由高电平变为低电平，Q2输出端由低电平变为高电平。Q1输出端的低电平使“与”门控制电路关闭，此时由F2的另一脚输入的被测信号就不能通过，计数器不工作。因此，当第二个脉冲出现时，数显计数器停止计数。在第三个脉冲到来之前，Q2输入端保持高电平，此高电平持续时间（1s）即为数值保持时间，可在1s内读取被测信号的频率显示值。4.6计数及显示清零电路

当第三个脉冲来到时，Q2端变为低电平，Q3端输出高电平，但是由于Q3端与CD4017清零端Cr相连接，这个高电平信号使CD4017清零，Q1,Q2,Q3端全变为低电平。CD4017的Q3输出端出现的瞬时高电平信号通过二极管加到CD40110的清零端R，使计数器及数显清零，以便下次重新计数。

图4 频率计整机电路原理图 结论

从电路的工作原理可以以看出，本电路介绍的频率计的检测周期为3s，每检测一次，计数器累计时间1s，数据保持1s，清零后又保持1s，然后又开始计数、保持、清零的循环。如果感到数值保持时间过短，读数取值不方便时，可将CD4017的Q3输出端与Cr断开，使Q4与Cr清零端相连，这样数据保持时间就变为2s。

本简易数字显示频率计的设计目的是为了数字电路教学使用，使学生能够灵活使用各类常见集成电路，掌握较复杂电路的设计步骤，在频率测量上难免有很多缺陷。

参考文献

频率设计 篇6

摘要：介绍了一种应用于小数分频频率合成器的ΣΔ 调制器的设计，该调制器采用三阶级联的MASH111结构，并利用流水线技术，提高了调制器的工作频率.电路设计采用Verilog HDL硬件描述语言实现，基于QuartusⅡ工具进行测试验证，结果表明，调制器最高工作频率为240.56 MHz.最终采用SMIC 0.18 μm CMOS工艺，完成了电路版图设计.芯片面积为34 148.5 μm2，芯片总功耗为1.284 mW，与传统设计相比，面积降低了31.23%，功耗降低了46.14%.

关键词：调制器；频率合成器； MASH111；流水线技术；CMOS

频率合成器是无线通信射频前端的一个关键模块，其作用是为收发机射频前端产生频率源，进行频率变换和信道选择＼[1＼].随着无线通信、数字电视、物联网等现代高科技技术的广泛应用和不断发展，对频率源的频率稳定度、频谱纯度和输出频率的精度要求越来越高，因此对频率合成器的性能要求也越来越高＼[2＼].

在频率合成器中，分频器是一个非常重要的模块，它是频率合成器能提供多个高精度频率信号并同时实现高频低功耗工作的关键和前提＼[3＼].因此，对频率合成器中分频器的研究、设计与实现有重要的现实意义和工程应用价值.

传统的频率合成器中分频器为整数分频结构，为了能产生相邻且频率间隔较小的信道频率，要求参考频率较小，分频系数较大，因此抗噪能力差＼[4＼].基于ΣΔ调制器技术的小数分频可以获得较高频率分辨率和极低的相位杂散，方便实现各种数字调制.

摘要：介绍了一种应用于小数分频频率合成器的ΣΔ 调制器的设计，该调制器采用三阶级联的MASH111结构，并利用流水线技术，提高了调制器的工作频率.电路设计采用Verilog HDL硬件描述语言实现，基于QuartusⅡ工具进行测试验证，结果表明，调制器最高工作频率为240.56 MHz.最终采用SMIC 0.18 μm CMOS工艺，完成了电路版图设计.芯片面积为34 148.5 μm2，芯片总功耗为1.284 mW，与传统设计相比，面积降低了31.23%，功耗降低了46.14%.

关键词：调制器；频率合成器； MASH111；流水线技术；CMOS

频率合成器是无线通信射频前端的一个关键模块，其作用是为收发机射频前端产生频率源，进行频率变换和信道选择＼[1＼].随着无线通信、数字电视、物联网等现代高科技技术的广泛应用和不断发展，对频率源的频率稳定度、频谱纯度和输出频率的精度要求越来越高，因此对频率合成器的性能要求也越来越高＼[2＼].

在频率合成器中，分频器是一个非常重要的模块，它是频率合成器能提供多个高精度频率信号并同时实现高频低功耗工作的关键和前提＼[3＼].因此，对频率合成器中分频器的研究、设计与实现有重要的现实意义和工程应用价值.

传统的频率合成器中分频器为整数分频结构，为了能产生相邻且频率间隔较小的信道频率，要求参考频率较小，分频系数较大，因此抗噪能力差＼[4＼].基于ΣΔ调制器技术的小数分频可以获得较高频率分辨率和极低的相位杂散，方便实现各种数字调制.

摘要：介绍了一种应用于小数分频频率合成器的ΣΔ 调制器的设计，该调制器采用三阶级联的MASH111结构，并利用流水线技术，提高了调制器的工作频率.电路设计采用Verilog HDL硬件描述语言实现，基于QuartusⅡ工具进行测试验证，结果表明，调制器最高工作频率为240.56 MHz.最终采用SMIC 0.18 μm CMOS工艺，完成了电路版图设计.芯片面积为34 148.5 μm2，芯片总功耗为1.284 mW，与传统设计相比，面积降低了31.23%，功耗降低了46.14%.

关键词：调制器；频率合成器； MASH111；流水线技术；CMOS

频率合成器是无线通信射频前端的一个关键模块，其作用是为收发机射频前端产生频率源，进行频率变换和信道选择＼[1＼].随着无线通信、数字电视、物联网等现代高科技技术的广泛应用和不断发展，对频率源的频率稳定度、频谱纯度和输出频率的精度要求越来越高，因此对频率合成器的性能要求也越来越高＼[2＼].

在频率合成器中，分频器是一个非常重要的模块，它是频率合成器能提供多个高精度频率信号并同时实现高频低功耗工作的关键和前提＼[3＼].因此，对频率合成器中分频器的研究、设计与实现有重要的现实意义和工程应用价值.

超声电源频率自动跟踪系统设计 篇7

1 频率自动跟踪系统对功率超声电源设计的重要意义

超声换能器装配过程中焊接的质量、压紧压电陶瓷所用的支撑轴上弹簧的压紧程度等等都会影响到组装好后的超声换能器的参数,进而影响到其谐振频率。此外,即便是同一只超声换能器,随着管道内介质属性、介质温度和介质压强等工作环境的不同,都会在不同的状态下有不同的谐振频率。对于同一只超声换能器,随着工作时间的增加,出现压电陶瓷容量降低的情况,而这个情况也必然导致超声换能器谐振频率的变化。

综上所示,我们可以认为超声换能器的谐振频率变化是一个动态的过程,会随着外界工作环境变化而改变。要保证在超声换能器上得到最大功率输出,必须在功率超声设计之初就要考虑到频率自动跟踪系统的设计。

2 相位差测量与频率自动跟踪系统

超声换能器在工作过程中,容易受到管道内介质属性、介质温度和介质压强等工作环境变化的影响,而改变谐振频率,如何通过快速利用电压与电流的参数关系判定电路是否谐振,就是超声电源设计中的一个重要课题。在此基础上,利用测量电压与电流的相位差的性质与大小,可以作为功率超声电源调整电压驱动频率的依据,进而完成频率自动跟踪系统设计。

综上所示,本设计将完成两个部分的内容,第一是测量电压与电流的相位差,其二是依据此相位差信号,作为系统调整输出电压驱动信号的依据。

3 频率跟踪系统方案设计

我们利用边沿算法完成了相位差系统的测量,得到了相位差测量的两个变量D和Phase Data,其中,D=0表示系统滞后,电路呈现出电容特性,D=1电路呈现出电感特性;Phase Data是经过修订后得到的相位差值。图1为我们设计的频率自动跟踪系统框图。

在此系统中,U、I信号为采集自超声换能器的电压信号和电流信号,电压信号进入电压采集模块之前为方波信号,但是其幅度不满足我们设计要求,因此需要在电压采集模块中进行处理,电流信号为正弦信号,为满足后续信号处理需要,也需要转化为幅度满足设计要求的方波信号。

4 电压信号采集电路设计与电流信号采集电路设计

在功率超声电路中,电压信号的采集设计较为简单,通过LM7171组成电压跟随器加光耦6N137即可完成如图2所示。

经过此电路,来自于R2上的电压信号波形与整个负载回路的电压波形一致,此信号经过高速运放LM7171做一个电压跟随后,送入光耦,当此电压脉冲信号为高电平时,光耦输出端口得到的信号为低电平;电压脉冲信号为低电平时,光耦输出端口得到的信号为高电平。

电流信号的处理要复杂一些,与电压信号相比,电流信号处理的最大不同就在于电流信号取出的波形为正弦波形,经过电压跟随器后,首先经过的是高性能比较器TLV3502将正选拨转换为方波,再将此方波送入光耦6N137进行下一步的处理。这样设计的目的在于尽可能减少正弦转化到方波所利用的时间。与此同时,由于相位差的测量,在CPLD内部设计时有基于边沿处理和基于中心点处理两种算法,为便于算法切换,TLV3502的电压参考端,将接到STM32的DAC端口进行控制如图3所示。

STM32的DAC控制的依据在于经过峰值检波电路检测出的信号峰值如图4所示。

STM32的ADC采集峰值检波后的信号,得到信号峰值,再乘以一定系数送给DAC进而控制电流信号转换后的宽度。采用边沿处理算法,则将DAC取成0.2V,采用中心点算法则取系数为0.7,乘以A DC取得的之后,送入电流采样电路作为比较器电压基准。

5 边沿处理相位差算法设计

图5边沿处理的相位差测量算法,是在CPLD完成的,STM32发出控制信号Send和RST,并取走相位差数据D与Phase_Data。

在此算法中,Volatage、ample为来自于取样模块转换后的电压与电流信号,clk为50MHz的时钟信号。系统上电正常工作,将电压信号Volatage和电流信号anple送到CPLD中,CPLD中,在每一个电压信号Volatage的上升沿读取电流信号ample的值赋值给q(q_bar为取反),则:q=1时,表示的是电流超前的情况;q=0时,表示的是电流滞后的情况。至此,还需要解决第二个问题:超前滞后量的大小问题。为此,设计了一个计数器:Counternumber,其使能信号为CPLD输出信号endcount_out,来自于U、I异或取反。当endcount_out为低电平时,中间变量countnumber开始计数,为高电平时停止计数。同时,ARM将endcount_out配置为上升沿触发中断信号,一旦ARM中断被触发,则发送一个send脉冲信号给CPLD,在send的上升沿,将countnumber里的数据发送到data端口,CPLD将data里的数据发送给ARM单片机,这时,ARM单片机向CPLD2发送一个rst信号,当rst信号为低电平时,把中间变量countnumber里的数据清零,为下一次的工作做准备。

6 频率自动跟踪系统设计

频率自动跟踪,我们放在CPLD中进行处理。处理的思路就是调整产生方波的周期值,通过调整此周期值,可以实现频率的增减,完成频率自动跟踪的功能,具体流程如图6。

图6中,Cunter Design为产生方波的周期值,通过CPLD内部的计数器产生,每个Counter Disgen的“1”代表产生方波的周期为20ns的时间。通过测量相位差的变化,在得到控制信号HMI_Reset为1后,系统启动频率自动跟踪功能。

7 系统调试

按照上述控制逻辑,我们设计了一套超声电源的信号处理板。图7为信号处理板实物图,在这个信号处理板上,我们完成频率自动跟踪系统的设计,经过实际测试,结合落木源的IGBT驱动板,很好的完成了设计,达到了设计目的。

参考文献

[1]钱卫忠.超声波电机驱动源的频率跟踪.天津大学学报,2003,375-377.

[2]马立.功率超声电源的频率跟踪电路.苏州大学学报,2010,4,11-14.

微波环网架构设计和频率选取 篇8

1微波环网业务基本需求

随着城市发展和建设的不断加速, 光纤传输系统受到地面施工的影响越来越大, 因施工造成的光缆信号中断隐患严重威胁安全播出, 同时, 由于光缆网络共同管网路由的建设和使用单位很多, 可能会发生由于其他用户的割接或维护造成光缆中断。现阶段传输系统的主要信号通道是大芯数光缆, 熔接和修复时间长, 发生故障对安全播出威胁大。微波传输和光缆传输具有不同的特性, 可以克服光缆链路容易被地面施工中断的弱点, 同时微波网络是专用网, 可以不受其他单位的影响。鉴于此, 需要建立微波传输网络, 解决光缆传输系统可能的隐患, 同时在网络建设中增加了微波网络中的节点, 实现光缆传输和微波网络的互为备份。

微波系统具有电信骨干网络的所有技术特点, 可实现多业务接口, 方便组网, 并实现网络的冗余路由保护自愈功能, 保证在组网后出现单点故障时任意两点间的业务传输不中断。具有多种业务接口, 在传输广播电视业务的同时, 还可以提供各个站点间IP路由, 可实现设备监控和语音或视频通信。微波链路架设方便、成本低、 人为干扰少、维护费用低。数字微波传输作为骨干网传输手段之一, 是光纤传输网不可缺少的补充和保护手段。

根据《广播电视安全播出管理规定》的要求, 安全播出的年度运行指标应满足停播率≤ 5秒/ 百小时, 即可用度≥ 99.9986% ;同时, 应有至少两路不同路由或不同传输方式的信号源, 且能够实现不同信号源的自动、 手动切换和应急跳接。

现阶段天津广播电视台共计播出14套电视节目和12套广播节目, 发射和监测台站共计5处, 制作机构2处, 这些台站分布于全天津行政区划内。微波环网基本需求如下:微波通信容量, 包括IP和E1链路的通信容量, 应不小于150Mbit/s ;安全运行指标, 微波业务可用度应不低于99.99% ;网络拓扑为环型网, 可实现路由冗余; 设备网管应满足配置管理、故障管理、 性能管理、安全管理的功能需求。

新建的微波环网将作为天津广播电视台节目传输光缆的备用传输系统, 保障天津广播电视台的播出安全。在有效的载荷内完成天津广播电视台节目传输, 并依靠网络拓扑结构和相关以太网协议实现节目传输故障保护, 应对单点单次故障。

2微波环网的架构设计

目前, 节目传输网络以光纤传输为主, 重要的站点都采用冗余路由。关键的传输链路包括电视台 (梅江机房) - 天宇传输机房、广播电台- 天宇传输机房、天宇传输机房- 卫星地球站, 都采用多路传输路由 (光缆或电缆) 。天宇传输机房- 地球站还具有1路微波传输链路作为备份。

新建传输系统网络建立了光缆结合微波传输网的冗余传输网络作为全台节目传输、通信调度和信息传输的基础网络。整体保持了现有光纤传输路由不变, 建立连接天津电视台 (梅江机房) 、新闻中心 (天宇机房) 、天塔、 地球站各站点间的微波网络。

微波环网基本拓扑结构如图1所示, 设计考虑以下几方面。

(1) 技术需求

构建连接天津台四个骨干节点的微波多业务传输环形网, 提供高速的多业务传输能力。系统采用可自愈的环形拓扑结构, 同时具有较强的安全性, 有效率可达到99.99%。

为了适应多业务传输的需求系统采用IP传输构架, 可用于节目传输、语言和信息传输。传输带宽满足传输1套高清电视节目、标清电视节目11套、广播节目12套的要求, 同时可提供电视电话会议的传输带宽和低速率的IP通信带宽。考虑到未来的扩展需要, 系统容量确定为不小于150Mbit/s。

作为安全播出的保障平台, 系统需要保障电视台、广播电台、天宇传输机房、天塔、杨柳青地球站的传输路由安全;同时, 还需要保障电视台, 广播电台信号源的路由安全。为保障信号源的质量, 节目信号源的编码采用MPEG-2方式。

(2) 网络拓扑结构

为了保证系统的安全性, 我们考虑使用环形拓扑结构组网, 这样系统将具有自愈性, 每个站点都有2个信号接入路由, 可以提供信号路由的冗余。

(3) 系统的频率选取

较为理想的是采用8G波段的频率, 考虑到频率资源的紧张程度, 系统可以满足受环境因素影响更大的11G频段的链路, 可以在无法使用8G频率时保证系统正常开通。

(4) 节目传输业务接口

由于系统的业务带宽有限, 采用IP方式传输可以充分利用带宽, 其延时根据硬件配置和数据包帧长的不同而不同, 最大时延为1.0676ms (28MHz, 32QAM, 9216Bytes帧长) , 完全可适用于视频节目的传输。

(5) 其他业务

现有的通信系统是广播电视台程控电话结合公用电信网络。可以利用微波环网的IP通道建立集电话业务、 电视电话会议系统、多媒体通信于一体的通信指挥平台。

微波传输网络在全台的重要播出和发射站点, 提供了高品质的宽带IP接入链路, 可以充分利用这个传输带宽, 传送设备和信号监测信息, 同时可传递部分重点部位的监控图像, 有利于安全保障工作。

3微波环网的选频分析

微波环网选频是系统架构设计的关键, 既要结合天津市无线电管理委员会频率使用总体规划, 考虑现有系统频率使用情况, 又要通过实际链路测试, 选择通路干扰最小的频率。最终, 对环网几条核心通路进行理论计算后, 使用标准喇叭天线和FST30型号频谱分析仪进行了实测。原天宇至杨柳青有两条微波链路分别是传输卫视信号的8G波段3通道水平极化和传输广播信号的8G波段6通道垂直极化, 这两个频点可以继续使用。新建通路统一考虑现有情况, 重新规划设计, 包括电视台 (梅江) - 天宇链路波道、电视台 (梅江) - 天塔链路波道、中北镇-天宇链路波道、杨柳青- 中北镇链路波道等新路由。

3.1电视台 (梅江) - 天宇链路波道选用分析

通过对电视台 ( 梅江) - 天宇链路波道8G、11G垂直和水平极化频谱分析, 可得出以下结论。

(1) 电视台已设置8G-6波道 (低端水平极化) 用于梅江- 天塔的链路, 此链路与梅江- 天宇链路夹角很小, 则8G-5波道和7波道邻频不可用。

(2) 8G-4波道与8波道可用, 但现有梅江- 天塔6波道链路的干扰不易评估, 因此本链路不采用8G波道。

(3) 11G水平极化3波道、4波道可用, 链路可采用天宇L接收- 梅江H接收。

(4) 11G水平极化6波道、7波道、 8波道干扰较低, 可选用。链路可采用天宇H接收- 梅江L接收。

3.2中北镇- 天宇链路波道选用分析

通过对中北镇- 天宇8G垂直和水平极化频谱分析, 可得出以下结论。

(1) 建议采用8G垂直极化6波道 (目前此波道在传送广播) 。

(2) 本链路空中直线距离约10km, 使用11G长距离传输雨衰较大, 暂不考虑选用此波段。

3.3杨柳青- 中北镇链路波道选用分析

通过对杨柳青- 中北镇11G垂直和水平极化频谱分析, 可得出结论。

(1) 11G水平极化3~12波道可选用, 链路可采用杨柳青L接收- 中北镇H接收;11G水平极化1~4波道可选用, 链路可采用杨柳青H接收- 中北镇L接收。

(2) 11G垂直极化3~12波道可选用, 链路可采用杨柳青L接收- 中北镇H接收;11G垂直极化1~4波道可选用, 链路可采用杨柳青H接收- 中北镇L接收。

(3) 建议与梅江- 天宇链路采用不同的11G波道, 在发生波道干扰时可调换RAU使用。

3.4选频结果

综上实际测算, 形成了杨柳青站点、中北大厦站点、天宇大酒店站点、 天津电视台 (梅江) 站点、天津广播电视塔站点的选频结果。选频波道和带宽统计如表1所示。

4结束语

自校正频率输出模块的设计 篇9

针对目前煤矿井下瓦斯突出事故的频发的情况,本课题旨在实现一种新型井下瓦斯监控系统,可以在实时监测瓦斯等有毒有害气体的同时,与现有各相关系统密切协作,保证井下安全生产的顺利进行。根据井下已有监测系统的情况,为了与已有系统保持兼容性,本文根据国家相关标准,提出一种频率输出模块作为新型监控系统的子系统,完成与现有系统的通讯。

2 系统需求及总体方案设计

2.1 系统需求分析

根据国家相关的煤矿安全生产设备的标准,作为多种标准通信方式的一种,200Hz～1000Hz频率输出技术在现有设备中广泛存在。由于新型瓦斯监测系统的精度目标为1‰,则要求该频率输出模块也应该具备1‰的频率分辨率。为了可以同时与多个外部设备通讯,该模块应该具备多路频率输出通道,同时为了安全交互,有必要考虑引入可靠的隔离技术。

2.2 总体方案实现

系统与模块之间的通讯方式的选择:可供选择的方案包括并行和串行两类,其中并行接口因为占用较多的端口而应用比较少。对串行方案来说选择比较多,比如SPI,I2C,CAN和UART等等,在综合比较多种通信方式之后,模块选择采用相对成熟简单的通用异步串行通信(UART)技术实现与系统的交互。

波形发生可以采用的技术包括:基于DDS技术的集成电路作为波形发生器,这类技术的特点是可以输出任意波形,多见于实验室采用的各种信号发生器等设备。第二类直接采用“压频转换器”,根据输入电压产生方波输出。通过对性能成本等因素的综合比较,选择采用“电压—频率”转换。

在对实际电路进行调试的过程发现,由于电阻电容等基本元器件参数很难做到完全一致,导致整个VF电路参数的细微差别,而出现相同输入电压而频率输出的偏差。这样的情况下,产品的一致性就很难保证。为此,在模块内部引入了“反馈”机制,将输出的频率信号反馈回MCU的定时/计数单元,根据偏差调节DAC的给定值表的上下限两端点。在每次上电或是产品第一次开机的时,在程序控制下对每一路VF输出的频率下限和上限进行精确标定,将相关的“电压-频率”表保存在非易失存贮器内,这样就可以针对每一模块,甚至是各通道都形成相互差异化的“电压-频率映射关系”,从而保证在元件差异的情况下实现精确输出。

总体的方案如下图1所示:

3 硬件设计

3.1 主要元件选择

MCU:在该模块中,MCU的主要工作是通过串口完成与监控系统之间的通讯,实时获取浓度参数,并通过DAC,将该浓度值线性的转换为频率信号输出。考虑到可靠性和成本的因素,决定选用深圳宏晶科技推出的基于8051内核的STC5410系列单片机作为控制核心.。其主要特性如下:基于8051内核,代码完全兼容,单时钟周期,比传统8051快12倍工作电压从5.5v到3.4v;通过串口实现的ISP、IAP功能使得调试生产大大简化;包含内部时钟和复位电路,看门狗等外部设备;4路PWM输出和8路10位的ADC[2];压频转换器:LM331是美国NS公司生产的性能价格比较高的集成芯片,可用作精密频率电压转换器用。LM331采用了新的温度补偿能隙基准电路,在整个工作温度范围内和低到4.0V电源电压下都有极高的精度。同时它动态范围宽,可达100d B;线性度好,最大非线性失真小于0.01%,工作频率低到0.1Hz时尚有较好的线性;变换精度高,数字分辨率可达12位;外接电路简单,只需接入几个外部元件就可方便构成V/F或F/V等变换电路,并且容易保证转换精度[1]。

数模转换器:DAC7554是一款电压输出型数模转换器,单电压工作范围从2.7v到5.5v,内部的输出放大器可以驱动2000欧姆,200p F的负载,输出建立的时间仅为5u S,使用外部基准电压参考。可以很容易的与各种微处理器,微控制器通过SPI接口连接。DAC的输出可以同步或者顺序刷新[3]。

3.2 硬件设计

通过前期的实验验证,VFC电路在200～1000Hz范围内变化,则电压变化范围大致在0.2434v到1.2197v之间。通过简单计算可以知道,电压/频率比为0.00122V/Hz,也就是说,电压每变化0.00122v,则频率输出改变1Hz。而本模块的设计目标为频率分辨率为1/1000,就是要求频率可以0.8Hz变化,这就要求DAC输出的电压精度达到0.00096v。通过计算可知,10bit的DAC刚巧可以到达0.00122v,也就是1Hz分辨率,故在模块设计中采用了12位的DAC,实现0.000305v的电压分辨率和高于1/1000的频率分辨率。

单片机与数模转换器DAC7554的连接如下图2所示,采用SPI接口连接微控制器,外部电压基准经过分压获得1.25V参考电压。提供4路12位DAC输出。

对单片机的端口资源作出以下分配:P1.7,P1.6和P3.7作为通用IO端口,通过软件方式模拟SPI接口时序与DAC7554交互。完成DAC数据和命令的读写访问。P3.0和P3.1作为通用异步串行接口实现与系统的通讯,获取当前监测的相关浓度信息。P3.2,P3.3连接外部跳线作为多个模块的地址选择开关,为不同模块之间分配地址。其余端口输出控制多路开关CD4053和CD4051进行反馈通道的选择。

参考LM331的相关资料[1],设计如下图3所示的电路,实现高精度的压频变换。

该部分接受来自DAC输出的电压信号,通过由U5,U6构成的VFC电路产生线性对应的频率输出信号。其中特别注意的是RC11和CC8这两个元件,应当谨慎选择温度偏移系数较小的元件,以保证在温度变化较大情况下转换的线性精度。CC5为4700p F情况下,输出频率比较稳定,变化在0.1Hz范围内变动,改变该电容可导致频率输出极不稳定。调节CC8,改变了输出脉冲的高电平宽度,进而可以改变输出信号的频率。

图4所示的切换反馈环节,接受来自VFC的频率输出,通过CD4053分别切换到两路,其中一路通过CD4051返回到MCU,而另外一路则通过光电耦合隔离输出。整个切换的过程完全由MCU输出控制寻址完成通道选择。

3.3 调试验证

以下数据来自实际电路测试的结果

以上实验室结果表明,该方案在200～1000Hz范围内具有较好的线性程度,可以满足系统设计需要。

4 软件设计

本模块的软件任务可以分为三个部分:

1)初始化校正

在第一次上电运行之初,软件设定DAC各路输出频率下限200Hz和频率上限1000Hz的初始电压值作为给定值,通过软件切换各路反馈通道至MCU的定时/计数器端进行测量,形成偏差之后,可以采用递增递减的方法进行校正,也可以采用数字PID方法进行调节。完成之后将该路的频率上下限电压值保存,作为该路通道“电压频率转换”的基本参数。如此类推可以对其他通道进行测量校正。

2)定时校正

在对频率精度要求较高的场合,由于环境温度的影响,电路结构参数会发生细微的变化,为了补偿这种环境变化带来的精度下降,可以设定在一定时间间隔之后重复进行各通道的测量校正,及时的修正各通道的频率上下限电压值。

3)通讯及转换

这部分软件主要完成与系统的串口通信,接受来自监控系统的实时浓度信息,并根据校正获得两频率端点的信息,将浓度值进行线性的标度变换,成为对应的频率信号输出。

5 结束语

通过在模块内部引入“反馈控制”的思想,很好的解决了由于元件一致性差异和工作环境变化带来的频率精度问题。在实际测试过程中,该模块表现出了较好的频率精度,基本满足设计要求。

摘要：本文提出一种新型电压频率转换电路用于提高基于LM33压频电路的频率输出精度。在实际应用中,由于环境变化和元件参数的差异,频率输出的精度很难满足设计要求。所提出的方法通过输出反馈控制实现了精确的频率输出。并且作为某新型瓦斯监控系统的一部分,实现了200Hz～1000Hz,1‰精度的频率输出。

关键词：煤矿,频率输出,LM331

参考文献

[1]LM331datasheet[Z],Fairchild semiconductor corporation,2001.

[2]DAC7554datasheet[Z],Texas instruments corporation,2004.

简易数字频率计的设计 篇10

第一, 八位十进制数字显示;第二, 测显范围为1Hz~10MHz;第三, 量程分为四档, 分别为×1000、×100、×10、×1。

二、数字频率计的设计原理

数字频率计实际上就是一个脉冲计数器, 即在单位时间里 (如1秒) 所统计的脉冲个数的装置。频率数即为在1秒内通过与门的脉冲个数。

频率计工作时, 先要产生一个计数允许信号即闸门信号, 闸门信号的宽度为单位时间, 例如1 s。在闸门信号有效的时间内对被测信号计数, 即为信号频率。测量过程结束, 需要锁存计数值或留出一段时间显示测量值。下一次测量前, 应该对计数清零。

三、系统整机电路

系统整机电路如图1所示。

(一) 时钟振荡器。

本设计的时钟振荡器是由晶振和门电路组成的, 作用是产生一个标准时间信号, 电路中采用的是石英晶体振荡器, 它的固有频率为8MHz, 晶振与两个电容形成了一个谐振回路。该电路输出矩形脉冲信号, 加到分频电路进行处理的脉冲信号频率为8MHz。电路中, 输出端74LS04非门是对振荡器输出的信号进行隔离, 以减少电流间的相互影响。

(二) 分频电路。

本部分的电路是由74LS93和74LS390组成的, 74LS93为8分频器, 振荡器输出频率为8MHz的信号, 经过74LS93得到频率为1MHz的信号, 接着再通过三块74LS390芯片, 74LS390为双十进制计数器, 相当于含有两个十进制计数器, 前一个计数器的输出信号作为第二个计数器的输入信号, 将第二个计数器触发计数, 结果将1MHz频率逐步分频, 频率为103Hz、102Hz、10Hz, 1Hz, 从而进行量程×1000、×100、×10、×1的选择。74LS93和74LS390两块芯片为异步清零, 高电平有效, 使其无效, 因此都接地。

(三) 计数锁存与清“0”控制电路。

这部分电路主要是由两个74LS123单稳态触发器组成, 其主要作用是:U1是将1Hz脉冲变成窄脉冲, 将CL102计数器数据寄存显示, 其暂稳时间是由RC电路决定的;U2产生的窄脉冲是计数器的清零脉冲, U2相当于两个单稳态触发器, 前一个单稳态电路的输出信号作为第二个单稳态电路的输入信号, 从而起到延时的作用, 送数脉冲延时了100ns左右, 以保证寄存器的数据正确, 可完成×1、×10、×100、×1000等几种不同的量程。如测量量程不用开关, 则需增加显示器的数量, 从而达到满意的量程。小数点的控制, 可根据量程确定, 点亮的显示器的dp端接到+5v, 其它位的dp接到地上。如不需要显示小数点, 可全部接地。

(四) 计数、锁存、译码和显示电路。

这部分电路采用了八只CMOS电路CL102四合一显示, 完成计数、锁存、译码和显示的四个功能。整形电路将整形后的信号输入CL102芯片, 进行锁存计数。单稳态触发器U1给该芯片送计数锁存脉冲, 进行译码显示;U2发出计数清“0”脉冲, 对8位LED数码管进行清“0”。

(五) 电源电路。

本设计需要的是+5V的电源, 电路中先将市电降压到7.5V左右, 然后采用了桥式整流电路进行整流, 利用电容和7805稳压器的组合来实施滤波稳压, 输出+5v的电源。

四、芯片功能介绍

(一) 74LS390的简介。

双二-五-十进制加法计数器74390。每个集成块中有2组计数器, 每组计数器由两个计数器组成, 共有4个计数器。每组计数器内有1个一位二进制计数器和1个五进制计数器, 它们可以单独计数, 但清零时同时清零。A, B为时钟脉冲的输入, 下降沿触发。QA, QB、QC、QD为计数输出。如1位二进制计数器的输出QA接上五进制计数器的时钟脉冲的输入B, 则构成8421BCD码十进制的计数器。A为时钟脉冲的输入, QA、QB、QC、QD为输出, QD是最高位;五进制计数器的输出QD接上二进制计数器时钟脉冲输入A, 则构成5421BCD码十进制的计数器, B为时钟脉冲的输入, QB、QC、QD、QA为输出, QA是最高位。清零RD为异步清零, 高电平有效。

(二) 555定时器的简介。

1.555电路的工作原理。

555电路的内部电路含有两个电压比较器, 一个基本RS触发器, 一个放电开关管T, 比较器的参考电压由三只5KΩ的电阻器构成的分压器提供。他们分别使高电平比较器A1的同相输入端和低电平比较器A2的反相输入端的参考电平为。A1和A2的输出端控制RS触发器状态和放电管开关状态。

2.集成定时器的基本功能。

一是直接复位。当直接复位端接低电平, 则无论阈值端TH、低触发端及电路原态输出和状态如何, 定时器输出均为0, 此时放电开关管T允许饱和导通。二是置0。当端接高电平时, 只要TH端和端分别大于各自比较器的参考电压2UCC/3和UCC/3, 则定时器输出为0, 放电开关T允许饱和导通。三是置1。当端接高电平, 只要TH端和端分别低于各自比较器的参考电压2UCC/3和UCC/3, 则定时器输出为1, 放电开关T截止。四是保持原态。当端接高电平, 若TH端低于其参考电压2UCC/3, 且端高于参考电压UCC/3, 则定时器输出保持原态。

五、结语

本设计电路, 在元器件的选择上, 都进行了择优选用, 在技术上, 尽量向最新、最先进的技术靠拢。但也存在着一定的不足, 如频率计的计数速率还有着很大的提升空间, 这将是今后要继续努力的一个方向。

摘要：本设计主要选择以集成芯片作为核心器件, 设计了一个简易数字频率计, 以触发器和计数器为核心, 由信号输入、隔直, 触发、计数、数据处理和数据显示等功能模块组成。放大整形电路:对被测信号进行预处理;闸门电路:攫取单位时间内进入计数器的脉冲个数;时基信号:产生单位时间信号;计数器译码电路:计数译码集成在一块芯片上, 计单位时间内脉冲个数, 把十进制计数器计数结果译码输出驱动数码管;显示:把BCD码译码在数码管显示出来。设计中采用了模块化设计方法, 采用适当的放大和整形, 扩大了测量频率的范围。

关键词：数字频率计,计数功能,译码显示

参考文献

[1] .通用集成电路速查手册 (第二版) 济南:山东科学技术出版社, 2003

[2] .梁廷贵.计数器分频器锁存器寄存器驱动器分册[M].北京:科学技术文献出版社, 2005

[3] .毕满清.电子技术实验与课程设计[M].北京:机械工业出版社, 2005

频率设计 篇11

关键词：基因频率；计算；数学方法

“用数学方法讨论基因频率的变化”是人教版高中生物必修二第七章第二节《现代生物进化理论的主要内容》的“思考与讨论”，依据教材给出的条件设计的顺序和方式，通过教师引导学生从亲代的基因型频率，计算出子代的基因型频率和基因频率，概括出依据孟德尔遗传法则，一个种群的等位基因频率，在上下代是稳定不变的，也就是说种群是稳定不变的。在讨论过程中要得出此结论，计算出子一代的基因型频率是计算子一代基因频率的关键。笔者在教学中根据学生的理解总结出以下两种方法。

1.假设该昆虫种群非常大，所有的雌雄个体间都能自由交配并产生后代，没有迁入和迁出，自然选择对翅色这一相对性状没有作用，基因A和a都不产生突变。依据孟德尔的分离规律，可得到：

亲本基因型频率 AA（30%） Aa（60%） aa（10%）

↓ ↓

亲本所产生配子比率 A（30%） A（30%）、a（30%） a（10%）

在上述条件下该种群中A配子的比率为60%，a配子的比率为40%，在雌雄群体中也是这个比率，产生子一代受精作用时，雌雄配子的结合是随机的，故子一代的基因型频率应为：

■

子一代中基因型及频率AA=36%，Aa=24%+24%=48%，aa=16%，由此可以计算出子一代中的基因频率A=36%+48%×■=60%，a=48%×■+16%=40%。

2.在该种群中亲本基因型（频率）AA（30%），Aa（60%），aa（10%），如果没有基因的突变，若自由交配，则存在以下九种交配方式：

（1）AA（30%）■AA（9%）；

（2）aa（10%）■aa（1%）；

（3）Aa（60%）■AA（9%），Aa（18%），aa（9%）；

（4）AA（♂，30%）×aa（♀，10%）→Aa（3%）；

（5）AA（♀，30%）×aa（♂，10%）→Aa（3%）；

（6）AA（♂，30%）×Aa（♀，60%）→AA（9%），Aa（9%）；

（7）AA（♀，30%）×Aa（♂，60%）→AA（9%），Aa（9%）；

（8）aa（♂，10%）×Aa（♀，60%）→Aa（3%），aa（3%）；

（9）aa（♀，10%）×Aa（♂，60%）→Aa（3%），aa（3%）；

子一代基因型及频率为：

AA=9%+9%+9%+9%=36%；

Aa=18%+3%+3%+9%+9%+3%+3%=48%；

aa=1%+9%+3%+3%=16%；

基因频率的计算同一。

在实际教学中，本应按教材设计学生在充分理解孟德尔遗传定律及受精作用特点的前提下，用第一种方法就可作出计算，但有一部分学生在理解时把重点放在“自由交配”上，用了比较繁琐的第二种方法，但比较直观，教师也应予充分肯定。

参考文献：

郝建邦.“用数学方法讨论基因频率的变化”的一点改进.生物学教学，2010（06）.

作者简介：

周彦明，男，大学毕业，中学一级教师，现任陕西省城固一中高二生物备课组长，校骨干教师，学科带头人，陕西省生物竞赛优秀辅导教师，教育部“国培计划”（2010）——中小学骨干教师研修项目徐州师范大学小学语文暨高中生物子项目研修班一期学员。一直从事一线高中生物教学工作。先后發表《汉中地区109例先天性聋哑病患者的群体遗传学研究》《浅谈农村中小学信息技术与课程整合教学活动的做法与体会》等论文。

基于FPGA的频率计设计 篇12

关键词：锁相环,分频器,FPGA,QuartusⅡ

0 引言

频率计广泛应用于我国国民生产和工业控制中, 特别是现在航天航空行业也不例外。本系统采用可编程逻辑器件FPGA, 对各个模块的硬件进行搭接, 利用设计软件quartusⅡ进行仿真, 实现了简化频率计的功能。通过实验得知, 本系统性能稳定, 研发成本低, 与通过软件实现方式相比安全性较高。

1 频率计原理

1.1 锁相环原理

锁相环[1]是一种利用反馈控制原理实现的频率及相位的同步技术, 其作用是将电路输出的时钟与其外部的参考时钟保持同步。一个锁相环[1]电路通常由鉴相器, 低通滤波器, 压控振荡器, 反馈回路模块构成, 完成相位和频率比较, 输出一个信号, 对该信号进行高频滤波, 再根据输入电压将滤波后的信号输出一个周期信号, 最后通过反馈回路来调节频率, 使频率符合要求。结构图如图1所示。

1.2 分频器原理

分频器在数字领域中的得到了传承, 功能是根据分频系数N将频率为f的输入信号进行N分频后输出, 即输出频率为f/N。对一个数字系统而言, 时钟信号、选通信号、中断信号是很常用的, 这些信号往往是由电路中具有频率较高的基本频率源经过分频电路产生的。常见的分频器根据分频系数分为偶数型和奇数型;根据占空比可以将分频器分为方波型和非方波型。

2 主要模块设计

2.1 锁相环模块设计

FPGA中含有高性能的嵌入式模拟锁相环, 此锁相环PLL模块是通过Quartus II调出FPGA内部的PLL20来实现, 它的作用是将输入系统的20MHz的标准CLK变为4096Hz和5MHz的标准CLK, 分别作为计数器CNT模块的输入和被测信号所经过的D触发器的触发。

2.2 分频器模块设计

分频器模块也是控制模块, 在系统中起一定的作用。该模块的作用是对来自计数模块CNT 8Hz的输入信号进行八分频, 使使能信号CNT-EN的脉宽恰好为1s, 可以用作闸门信号。在计数完成后, 即计数使能信号ENB在1s的高电平后, 利用其反相值的上跳沿产生一个锁存信号LOCK控制锁存模块LOCK32进行锁存, 一段时间后, 产生一个清零信号的上跳沿对计数器CNT32B设置为0。分频模块如图2 (左) 所示。

2.3 计数模块设计

该模块的输入CLK是经过D触发器去除毛刺的时钟信号, 清零信号CLR和使能信号ENB分别是分频模块的输出CLR和CEN-EN, 分频模块TF-CRTRL控制计数器CNT32B是否工作, 当ENB高电平时允许计数, 低电平时停止计数, 并保持其所记的数。在停止计数期间, 首先需要一个锁存信号LOCK的上升沿将计数器在前1s的计数值锁存进锁存器CLR中, 锁存信号之后, 必须有一个CLR对CNT设置为0, 为下1s的计数做准备。计数模块如图2 (右) 所示。

3 仿真结果

3.1 整体电路

20MHz的标准时钟信号作为输入进入锁相环, 分别输出4096Hz和5MHz的标准时钟, 前者进入十进制计数器产生8Hz标准信号作为分频器的输入, 后者则作为被测信号为了消除毛刺所经过的D触发器的触发端, 分频器模块也是控制模块, 当有信号输入的时候, 分频器控制计数器使能端开始计数, 计数完毕前一段时间, 控制锁存器对被测信号频率进行锁存, 然后对计数器进行清零, 为下一次计数做准备。其整体原理图如图3所示。

3.2 综合编译

本系统利用Quartus II自带的仿真器, 采用ALTERA公司的EP3C5E144C8芯片。编译成功, 本次设计总共应用了116个逻辑单元, 大约占总逻辑单元个数的2%, 使用引脚34个, 约占总引脚的36%。从仿真结果可以看出, 该设计实现设定要求, 符合设计需要。

4 结论

本文根据频率计设计的原理, 利用ALTERA公司的Quartus II9.0软件编译仿真, 设计频率计。通过实验得知, 本系统性能稳定, 研发成本低, 与通过软件实现方式相比安全性较高。

参考文献

[1]庞浩等.一种新型的全数字锁相环[J].中国电机工程学报, 2003.23 (2) :37-42