频率合成（精选8篇）
频率合成 篇1
※原文刊登在《QST》杂志2007年第10月刊
图 1 使用面包板搭建的频率合成器
在电子工作室里,最方便的仪器之一可能就是信号发生器了。借助一个稳定并且准确的信号发生器,你可以测试电台是否工作正常,为面包板电路提供信号,确认示波器、频率计等测试仪器工作正常,测试其他信号发生器,甚至可以校准旧的电台或其他仪器的模拟表头。
你有没有怀疑过模拟表头指示的频率是否准确?这篇文章可以解除你的疑问,同时这还是一个很好的周末小制作。如果你不喜欢自己动手制作,也可以从这篇文章中了解到锁相环、频率合成、接收机校准相关知识,并且了解到如何使用电脑、声卡和一些廉价的元器件制作属于自己的单边带 /CW接收机。
这个制作最初的想法起源于我的Clemens SG-83B,在1960年前后为美军生产的晶体管RF信号源。在使用它测试我的Drake R4B接收机时,我发现它们两个的模拟表头读数有明显差别,因此我需要一个准确的RF信号发生器作为参考。最后测试结果在此我先留做一个悬念,但你一定能够猜到和频率合成器有关。
在这篇文章中,我会介绍一种全新的RF频率合成器的制作思路,即使用电脑声卡作为RF频率合成器的一部分。虽然还存在一些问题,但是这种频率合成器制作简单,成本很低,能够在若干频率范围内产生频率可变的信号,分辨率能够达到1Hz,并且稳定性和精度还不错。在下文中我会讨论这种频率合成器存在的问题,包括信号抖动,频率漂移和其他一些问题,并介绍作为信号源的使用方法及如何使用这种方法校准接收机。此外,在ARRL网站上介绍了一个小制作,采用软件实现的单边带 /CW接收机,其中用到了这种频率合成器。对于多数无线电和电子爱好者来说,这些应该足够具有吸引力了。
你所需要的是一台运行Windows的电脑和一块低本底噪声声卡。我测试过200MHz主频的Pentium Pro,500MHz主频的Pentium III,和1.1GHz主频的AMD Athlon的电脑主机,使用Sound Blaster(SB)Live !—Value Edition声卡,Windows 98SE和Windows XP操作系统,它们都能保证频率合成器正常工作。当然,由于软硬件条件差别,并不能保证在你的电脑上没有问题。
如果你有一台运行Windows的电脑和一块低本底噪声的16位声卡,不妨尝试一下这个频率合成器。你需要做的就是按照本文制作一个简单的电路,连接到电脑声卡,然后运行程序。整个电路部分成本约5美元,其中用到的元件市面上很容易买到。你可以和我一样使用面包板搭建电路,或者自己设计印刷电路板和外壳。频率合成的原理可以参考文末的“频率合成器基础”。
频率合成器电路图
图1是我制作的频率合成器。整个频率合成器只需要很少元件,为方便起见,我用面包板搭建整个电路。图1中面包板左边是频率合成器部分电路,右边是单边带 /CW接收机电路。如果想长期使用,最好能制作印刷电路板和外壳。良好的印刷电路板和外壳设计同时也能提高频率合成器的射频性能。
因为频率合成器需要放在电脑旁边,我用屏蔽线将声卡线路输出信号引出,用鳄鱼夹连接到频率合成器电路。声卡通常为3.5mm双声道插座,所以你需要制作一根转接线将声卡输出信号引出,或者购买现成的转接线。这种连接线在电子商店或音像店有售。
频率合成器电路图如图2所示。电路非常简单,只需要一个音频变压器,三个芯片,和一些电容电阻。合成器只需要连接一路声卡线路输出(左声道或右声道均可),为简单起见,图中声卡输出部分只表示出一路,实际上是从声卡双声道线路输出插座中分离出一路连接至频率合成器。
声卡输出首先连接至600Ω转20kΩ音频变压器T1(可从Mouser Electronics购买,元件编号是42TL017)。变压器有两个主要功能,首先可以抑制共模干扰,抑制比可达100d B。共模干扰同时干扰输入的两端,常见的干扰信号为60Hz工频干扰。使用其他方式,如仪表运放等难以抑制音频频率范围的共模干扰,并且成本会很高。变压器的另一个主要功能是提供电压增益。通常线路输出电平在1.5V左右,变压器可以在几乎不引入过零失真的情况下提供约5.8倍的电压增益。
图2 频率合成器与声卡连接示意图及频率合成器电路图
然后通过施密特触发器芯片74HC14将正弦信号转换为方波。你可能会有疑问,既然要将信号变为方波,为什么之前还要无失真的放大信号?因为后面的锁相环电路需要准确的过零点,将正弦波转换成方波可以很方便的检测过零点,方便后续处理。在我尝试过的所有过零检测方式中,这种方式上升时间最快,可以提供准确的过零点。
锁相环核心部分是IC2,Texas Instrument生产的74HC4046A芯片(不要和CD4046搞混,CD4046是第一代芯片,最大工作频率稍低)。需要注意,其他厂商也生产这个型号的芯片,在这些芯片中TI生产的芯片测试结果最好。如果你用其他厂商生产的芯片,可能要根据实际情况调整滤波器元件参数,频率锁定范围可能会有变化。IC2内部VCO(压控振荡器)最高输出频率约20MHz,但由于声卡输出频率的限制,在这个项目中用到的最高工作频率约9.2MHz。VCO频率范围由R1和C1确定,改变C1容量可以改变VCO频率范围。R2,R3和C2用来拓宽相位锁定范围,减小相位抖动。C2需要使用低漏电型电容。
在74HC4046A的VCO输出和比较器输入之间连接74HC4040 12位异步计数器作为分频器。如果有需要,只需将比较器输入连接至不同的计数器的输出引脚,即可通过改变分频比来改变VCO输出频率范围。这里我将计数器的512分频输出连接至比较器输入引脚。
射频输出通过VCO经由电阻分压输出,以减少VCO输出负载,并限制射频输出电平。因为VCO输出信号为方波,其中会包含奇数次谐波成分,某些应用中需要滤除这些谐波成分,某些应用中,如使用频率合成器校准接收机,不需要滤除高次谐波,并且可以利用谐波拓展输出频率范围。这部分内容我会在后文介绍。
频率合成器可以在4.5V ~ 6V供电电压下工作,可以使用交流电源转换器或4节AA或AAA电池为频率合成器供电。
上文提到可以通过改变C1容量或计数器分频比来改变输出频率范围。表1是C1容量和分频比对应的合成器输出频率范围,其中参数经过测试,可以使计数器最大输出抖动小于20ns。改变元件参数可能会导致计数器输出信号抖动发生变化,实际测试表明大于512的分频比会增大输出信号抖动。
理解信号抖动,精度和漂移
抖动在某些情况下会严重降低频率合成器的性能,下面我简单介绍抖动是怎样产生的及抖动的影响。在频率合成器系统中有两个抖动来源,一个是声卡中的采样时钟及相关电路,另一个是PLL本身。
抖动和振荡器相位噪声类似,可以认为是相位噪声的另一种表现。抖动本质上是信号相位的异常改变。如果你想了解更多信息,可以参考ARRL手册中关于相位噪声的部分。在接收机中,本振时钟抖动的结果之一是导致噪声电平升高,增加弱信号接收难度。在声卡中,抖动是由采样时钟和相关电路的随机误差引起的,其结果是产生的正弦波相位随机性超前或延后。我使用TDS360数字示波器在74HC14输出端测试了声卡输出信号的相邻周期抖动,在2000Hz频率上抖动约20ns,在16000Hz频率上降低至小于5ns,在以上频率范围之外抖动增大至50ns。对于音频来说,这并不算什么问题,但对于射频来说这是一个值得注意的问题。不幸的是,输入信号的抖动会被PLL当作频率改变,并试图跟踪这种改变。设想,对于5MHz的信号,其周期为200ns,10ns抖动相当于5% 信号周期。
PLL本身也会引入一些抖动。PLL芯片74HC4046A内部具有一个数字鉴相器,其中包括四个存储单元和一些逻辑门。这种电路的优点是频率锁定后不会引入相位偏移,并且可以免受电源噪声影响。芯片的PC2端只在需要提供控制信号时才会输出脉冲,其他时间都处于高阻状态。输入音频信号控制存储单元置位,VCO输出信号控制存储单元复位,当锁相环锁定后,在PC2引脚上输出的控制脉冲宽度等于输入音频信号上升沿和振荡器信号上升沿的时间差,控制脉冲通过平滑滤波器连接至VCO控制端,这种控制脉冲信号通常称为频率牵引信号。由此可见,当输出频率锁定至设定频率后,控制引脚输出脉冲宽度很小,绝大多数时间控制引脚处于高阻状态,因此可以很大程度上避免电源噪声影响。
74HC4046A的问题在于其鉴相器有约2纳秒的死区时间,在这段时间内鉴相器不响应输入信号。当输入信号频率改变后,至少需要2纳秒鉴相器才会做出响应,导致输出频率抖动。
声卡输出信号抖动和锁相环自身抖动随机组合,导致输出频率抖动。在锁相环VCO输出端可以测得和声卡输出信号量值大小类似的抖动。由于计数器分频作用,声卡输出信号对频率合成器输出信号的影响会呈现周期性变化,同时VCO的相邻周期抖动影响会大大减弱。
对频率合成器输出信号抖动的容忍程度在一定程度上取决于合成器的用途。如果我们需要准确的射频信号,不太关注相位稳定度,那么只需保持锁相环处于频率锁定状态即可,使用零拍频的方法可以很容易的将合成器和接收机频率调节一致(取决于我们分辨零频点的准确度)。如果我们把频率合成器作为接收机本振,那么随着信号抖动增加,噪声电平会明显升高。我曾把这个频率合成器用作一台自制单边带接收机(在我的网站上有介绍)的可变频率振荡器,效果还不错。噪声电平确实有所升高,但比我预想的要小,并且我可以轻松地抄收40米和80米波段的CW和单边带信号。这可能和这两个波段原本噪声电平就比较大也有一定关系,相比于原有噪声电平,振荡器增加的噪声电平就显得不是那么明显。
这台频率合成器的频率准确性出乎我的意料。电脑开机预热20分钟后,将声卡设置为每秒48000采样速率,频率合成器设置输出频率为5000k Hz,使用HP 5314A频率计测得的VCO输出频率为4999.976k Hz,表明声卡采样时钟在500万个采样周期内比标准时间少了24个周期。为了补偿声卡频率偏差,我在电脑的正弦波发生器软件中将原始频率乘以1.0000048,这次频率计读数正好是5000.000k Hz。通过软件补偿频率偏移的方法,在频率合成器整个频率范围内能够达到1Hz频率精度。
在电脑刚启动时,声卡采样时钟在500万个采样周期内比标准时间多了12个周期。启动5分钟后,这一偏差降低到6个周期,在10分钟后基本稳定,偏差约1~2个周期。晶振会有频率漂移问题,但由此引起的频率偏移在这种应用中问题不大,无需担心。经过足够时间预热之后,频率漂移会趋于稳定,可以通过软件校准补偿。
声卡设置
声卡需要使用低输出失真、低噪声全双工声卡。SoundBlaster Live—Value Edition以较低的价格很好的满足以上要求。限于条件,我没办法一一测试满足要求的声卡型号,因此只使用这一款声卡进行测试。图2中,A1是声卡线路输出放大器,增益在Windows软件中音量控制面板中控制。线路输出信号电平通过播放部分中的WAVE和SPKR滑块调节,因此只需拖动滑块即可控制输出电平。在我的电脑和设备上,将SPKR滑块调节至最大,WAVE滑块调节至90% 位置比较合适。除了WAVE和SPKR之外的其他项都要设为静音,包括LINE OUT,并将平衡器高音滑块设置到50% 位置。检查控制面板中的声音设置,确保环绕音效、混响或其他音效没有打开。
早期的Sound Blaster声卡,如SB16,AWE32不适合用于这个制作,因为它们的本底噪声较大。需要注意的是,其他兼容SB16的声卡可能也会有这个问题,我的建议是不要使用它们。在ARRL网站上有关于声卡的讨论可供参考。
频率合成器软件使用
频率合成器软件可以从ARRL网站下载,压缩包大小只有26k B。将其解压到任一文件夹即可运行。软件在Windows 98和XP上测试通过。如果运行时软件提示“RequiredDLL file MSVBVM60.DLL was not found.”表明系统中缺少Visual Basic运行库,可以从Microsoft网站或其他软件下载网站免费下载,28.8kbps网速下载大约需要6分钟。下载得到Visual Basic 6.0 SP5: Run-Time RedistributionPack(VBRun60sp5.exe)自解压文件并安装。如果运行时软件提示“Component‘COMDLG32.OXC’or oneof its dependencies is not correctly registered: a file ismissing or invalid.”,你需要从Microsoft或其他网站下载缺少的文件,并安装到系统中。其他问题可以参考频率合成器软件附带的详细说明。
如果你只是想尝试频率合成器软件,尽管尝试。软件不会修改注册表或留下其他痕迹。如果你不再需要这个软件,只需要删掉软件所在的目录即可。
频率合成器软件运行界面如图3所示。界面右侧用来控制合成器输出频率。在频率显示框中选中一位或几位数字,然后可以在键盘上输入需要的频率。左边可以存储常用的8个频率。软件下方状态栏显示当前分频比和音频频率。如果设置的频率超过了声卡可以输出的频率,在状态栏中会提示错误信息。
要使用频率合成器,首先将合成器连接至声卡输出,并打开合成器电源。按照前文声卡设置部分检查音量控制面板,确保各项设置正常。
打开频率合成器软件,将分频比设置为和实际电路一致,并按照表1确认电路中C1容量和所需的输出频率范围一致。然后点击软件界面START按钮,这时频率合成器应该开始工作。你可以选中频率输入框中的频率,然后输入需要的频率,或者使用UP和DOWN按钮调节频率。
为提高频率合成器输出精度,可以使用频率计进行校准。将频率计探头串联一个4.7kΩ电阻,连接至74HC4046A第4个引脚,然后读数。电阻可以防止加在VCO的负载过大,导致测量结果不准确。首先将软件的校准系数设置为1.0000,然后根据前文描述,用设置输出频率和频率计读数计算出实际校准系数,写进软件并保存。现在实际输出频率应该和频率计读数相同。校准只需进行一次,结果会保存在FSinit文件里以供以后使用。
使用频率合成器校准接收机方法同样简单。首先将接收机设置为单边带或CW模式,将射频线一端连接至合成器输出,另一端放在接收机天线附近,将合成器频率调节到需要的频率,注意软件分频比设置和实际电路一致,然后将接收机拍频调节至零拍,读出刻度对应频率即可。
利用输出方波信号的奇次谐波,可以使合成器输出更高的频率。例如,将合成器频率设置为5120k Hz,在15360k Hz会得到较强的三次谐波,在25600k Hz处会得到较弱的五次谐波。利用谐波可以将合成器频率扩展至短波频段。
在本文开篇我提到使用Clemens信号源校准DrakeR4B接收机时,两者频率读数有明显偏差。我换用频率合成器再次校准Drake接收机,这次接收机表头读数和合成器频率显示几乎完全一致。对于老式电子管电台,这样的结果已经让我很满意了。下一步工作是使用频率合成器校准Clemens信号源,在下面一部分我会介绍如何操作。
使用频率合成器校准信号源
频率计是最简单的测试信号源的方法,但如果信号源输出电平太低,或需要特别的触发设置,频率计不能满足要求,可以尝试下文描述的方法检测信号源。借助射频混频器和频率合成器,我们可以用零拍频法测试信号源频率准确性。在下面的例子中,我用到了SA602双平衡混频芯片。这是一颗很容易买到的芯片,具有高混频增益,所需的本振和射频信号电平很低,价格大约3美元,可以从Digi Key之类的代理商处买到。混频器的输出频率为两个输入频率的和和差,如果将频率合成器和信号源作为两个输入信号,就可以通过测量输出信号频率得知输入信号频率差。简易电路图如图4所示。
使用时需要将信号源输出电平调节至200m V左右,以防止信号太大损坏混频器。如果输入电平不方便调节,可以用电阻分压方式降低电平。SA602平衡输出信号通过差分放大器(LM358或LM2904)转换成音频频率范围内的信号,C8和C9将输出信号中的“和”信号滤除,留下处于音频频率范围内的“差”信号,可以通过监听拍频声音判断“差”信号的频率。
我在实际测试时发现如果将音频放大器和混频电路装在同一块面包板上会产生啸叫,所以我在面包板之外接了一个放大倍数为20倍的音频放大器避免这个问题。当声音频率为零时(零拍)表明信号源和频率合成器频率一样。同时我发现先设置合成器频率,然后调节信号源频率至设定的频率会容易一些,因为信号源频率容易漂移,而频率合成器不会。
结语
我用自制的频率合成器测试过我的几个信号源、几台模拟式短波接收机和两台数字式短波接收机,结果还不错,频率合成器的频率读数相当准确。我的Clemens信号源输出的正弦波波形很不错,但频率会发生漂移,其他几台模拟式信号源也有类似情况。相比之下,即便考虑到信号抖动,这台频率合成器精度和漂移都很不错。
我没有测试笔记本电脑或主板集成声卡的情况。如果你进行过测试,请务必告诉我结果。我不打算将合成器直接用于发射信号,因为这需要增加复杂的滤波器电路。
我正在尝试将频率合成器扩展为单边带 /CW接收机。在拖延了几年之后,我决定加快速度。如果你成功了,请务必告诉我。对于这类自制接收机,其性能无法与市售接收机媲美,但其制作过程带来的乐趣是市售接收机远无法提供的,将业余无线电与电脑结合为这个项目增添了更多乐趣。我相信你也一定能乐在其中。
频率合成器基础
频率合成器并不是一项新技术,事实上在几乎所有较新的无线电设备上都有用到。常见的一种方式,有时也称为间接方式,是使用锁相环(PLL)产生所需频率。
简单的锁相环频率合成器原理图如图A所示。其中的主要元件是74HC4046A锁相环芯片。芯片内部集成了压控振荡器 (VCO)和三个相位比较器(图中未全部表示出来),在这个制作中只用到其中一个相位比较器,相位比较器2(PC2)。电阻R1和电容C1决定了压控振荡器的频率范围,第9个引脚控制VCO频率。接在3脚和4脚之间的分频器(这个制作中使用的是74HC4040 12位异步计数器)将频率降低后送至相位比较器一个输入端,相位比较器另一个输入端接收从声卡输出的信号。相位比较器输出信号经由电阻R2、R3和电容C2组成的滤波器滤波后送至VCO输入脚。
锁相环工作原理如下:声卡输出信号作为参考信号,在分频器输出频率低于声卡输出频率时,相位比较器PC2输出较高的电压,驱动VCO输出较高频率;当分频器输出频率高于声卡输出频率时,PC2输出较低电压,使VCO输出频率降低,直到分频器输出频率等于声卡输出频率, 两者相位差为一定值。在环路稳定之后,锁相环会通过环路滤波器控制VCO,保持输出信号和参考信号相位差恒定。由于VCO输出频率经过分频器后进入相位比较器,所以在锁定后VCO输出频率等于声卡输出信号频率乘以分频器倍数,以此实现倍频。
许多频率合成器参考频率输入保持为一定值,通过改变分频比改变输出频率。例如,选择分频器分频比为4可以得到4倍于参考频率的输出频率。本文介绍的频率合成器使用了另一种方法,即通过改变参考信号频率来改变输出信号频率。因为参考信号频率可以通过软件调节,所以可以方便的改变输出信号频率。这种方法需要锁相环频率锁定范围足够大。在本文的频率合成器设计中,锁相环的频率锁定比可以达到4:1,即最高频率是最低频率的4倍, 使用表1的频率范围1中的元件参数, 输出频率范围从2.4MHz到9.2MHz, 足以覆盖短波报时信号(3.33MHz)、 美国时间和频率短波广播电台信号 (5MHz)和80米和40米业余频段, 包括8.42MHz附近的NMN和WLO电台等。
频率合成 篇2
摘要：TSA5526是Philips公司推出的通用数字频率合成器集成电路，该芯片具有外围电路简单、与单片机接口方便的特点，可解决频率合成器设计当中的难题。文中介绍了TSA5526的主要特点、引脚功能、工作原理及应用电路。
关键词：TSA5526;频率合成器;分频器;电荷泵
1 概述
频率合成技术是近代无线电技术发展中的一门新技术，也是现代通信系统中的关键技术之一，它通常利用一块晶体或少量晶体组成标准频率源，然后通过合成方法产生各种所需的频率信号。这些频率信号与标准频率源具有相同的频率稳定度和准确度。使用该技术构成的电路在通信设备中称为频率合成器。频率合成器的种类很多，目前普遍采用的.是数字式频率合成器。数字式频率合成器由晶体振荡器、固定分频器、鉴相器、滤波器和VCO等组成，晶体振荡器输出的频率信号经固定分频器后得到标准频率，而VCO输出的频率信号经可变分频器分频后得到实际频率信号，两信号在鉴相器中经相位比较产生的环路锁定控制电压将通过滤波器加到VCO上，以对实际频率信号进行控制和校正，直到环路锁定。当所需信号频率较高时，该电路的设计、制作和调试难度较大，通常只能依靠专业厂家来完成，不仅成本高，而且生产周期长。TSA5526芯片是Philips公司推出的通用数字频率合成集成电路，它将晶体振荡器、固定分频器、鉴相器、滤波器等电路集成在一块芯片上，其主要特性参数如下：
●输入射频信号的频率为：64～1300MHz;
●输入射频信号的电平为：-28～3dBm;
●输出误差调整电压为：4.5～33V;
●具有锁定检测功能;
●内置可编程的15bit分频器;
●通过程序控制可在512、640和1024中选择基准信号分频比，在外接4MHz晶振时，则可获得3.90625kHz、6.25kHz和7.8125kHz的频率精度;
●可选择I2C总线和3总线进行数据传输;
●采用单电源供电，电源电压为4.5～5.5V。
2 引脚功能
TSA5526有SSOP16和SO16两种封装，引脚排列如图1所示，各引脚功能见表1所列。
表1 TSA5526的引脚功能
引 脚名 称功 能
应 用 说 明
1RF射频信号RF输入通常接本振输出2VEE
频率合成 篇3
关键词：数字频率合成技术,设计,DDS
0 引言
近年来, 数字集成电路得到了很快的发展, 一种新的频率合成技术在此基础上诞生了。目前, 直接数字式频率合成 (DDS) 技术更是得到了大家的普遍关注。相位累加器、波形存储器、数模转换器是该技术的组成部分, 它的正弦波产生是通过数控振荡器 (NCO) 来实现的, 并且所产生的正弦波的频率 (相位) 都是可调的[5]。
1 直接数字频率合成技术的基本原理
DDS中通过一个周期TC, 相位累加器 (PD) 存储N比特的频率相位值, PC累加一次是由频率控制字K (Frequency Control Words) 来控制的, 这也意味着PD中存储了一个信号波形的相位值。K通过与2N取模即相除运算, 存储的离散二进制代码数字形式的相位值, 通过正弦函数表ROM电路转化为了相应的离散二进制代码数字量化幅度值, 再经过数模转换器把数字量化的幅度值转变为一个呈现阶梯式的模拟信号。要得到一个平滑的模拟正弦信号输出, 最后通过低通滤波器平滑作用完成整个信号波形, 这就是DDS频率合成的基本原理。由原理分析可以看出, 当PD计数大于2N时, 累加器自动溢出最高位, 保留后面的N比特数字, 存入累加器中, 即相当于做模余运算, 每2N/K个时钟周期相位累加器就溢出一次[6]。直接数字频率合成的输出频率fo是由K和fc所确定的, 其关系式如下:
当K—I时, 输出频率为最小频率输出, 则DDS的最小频率分辨率可达:
此时, DDS相当于一个小的数字分频器。当N非常大时, 即相当于累加器长度也是非常大, 这样就能够得到所要频率分辨率。由于计算所得出的K值不一定为整数, 因此存在一定的误差, 这些都属于正常范围内的。
因为正弦查询表 (ROM) 模块的容量受到限制, PD是将转化为二进制数的高位来当做寻址地址, 并把这个寻址地址送入ROM中来得到波形幅度值。通过DDS中系统时钟对正弦信号进行采样, 把这些采样点储存到ROM中, 通过改变查询表来达到各种不同的波形输出效果。
2 DDS的基本结构
DDS的核心部分包括PD、ROM、数模转换器 (DAC) 和低通滤波器 (LEE) 这4部分。下面分别对它们进行简单介绍。
2.1 相位累加器 (PD)
PD主要包括频率字寄存器和相位寄存器, 是直接数字频率合成的组成部分。PD主要作用是实现相位的累加, 得到一个数, 并把这个数存储起来。
假定PD的值为∑n, 经过一个周期之后, 所存储的结果设为∑n+1, 两者之间的关系如下:
由式 (3) 可看出, ∑n是公差为K的等差数列, 得出以下结论:
其∑0为PD的最初值。
PD主要是有N比特加法器和N比特寄存器构成, 所谓的寄存器一般是由N个D触发器所组成的。
2.2 正弦查询表 (ROM)
ROM中所保存的数据是通过相位变换, 变换成相对应的二进制数值, 从而得到正弦幅值, 由此可知, ROM所实现的功能是在某个周期内, PD通过相位变换的二进制数值通过对其高m位进行寻址, 输出的结果是在这个周期内通过相位变换得到的二进制正弦幅值序列。ROM的存储量可用表达式2m·Mbit来表示, 其中m为PD的输出位数, M为正弦查询表的输出位数。假设m=12, M=8, 通过式2m·M计算可以得出ROM的存储量为32768bit。
如果需要在DDS芯片中集成大的正弦查询表存储量, m和M值变大可以使用容量压缩, 通过这种方法可以使DDS的杂散性有所提高, 但会使成本提高, 功耗增大和可靠性下降。
2.3 数模转换器 (DAC)
DAC的作用通过转换将二进制数字信号转换成模拟信号。由于在数模转换器中所输出的信号并非连续的信号, 是以绝对分辨率为最小单位, 因此数模转换器所输出的是阶梯模拟信号。
2.4 低通滤波器 (LPF)
低通率波器的作用是将数模转换器所产生的阶梯模拟信号转化为平滑的模拟信号。
3 DDS的工作特点
通过对DDS的工作原理以及基本结构介绍, 总结出DDS具有以下几个特点。
3.1 频率分辨率高
假设K=1, 并且fc为一特定值时, 直接数字频率合成的分辨率, 主要由PD中的N决定, 当N非常大时, 可以得出很高的频率分辨精度, 这些都属于理论上得出来的。输出频点多, 可达2N个频点, 相比较而言, 传统的频率合成方法是很难达到这么高的频率分辨精度。
3.2 频率变化速度快
根据DDS的原理, 可以了解到DDS不需要通过相位反馈来实现频率合成, 所以频率的建立以及切换相对来说很快, 切换速度可以用μs来表示, 在DDS中各个部分是相对独立的。在直接数字频率合成技术中, 合成的频率所需要的时间是由几个因素来决定的。如DDS中需要数控振荡器, 组成数控振荡器的一些工艺结构会影响频率合成时间;DAC变换过程中上升沿、下降沿以及信号处理过程中的时延会给DDS频率合成时间带来影响, 数字信号处理过程中的时延与时钟周期是息息相关的。
3.3 能实现各种数字调制
因为DDS中需要的信号频率、相位、幅度都是由数字信号部分所控制, 如调频部分可以由K控制, 如果在进行CHIRP调制时, 只用在K前再加一个累加器即可;调相时在PC输出端直接加上调制信号;调幅时直接在ROM表输出端对幅度进行控制, 因此可以通过预置内部PC的初始值来精确控制输出信号。同时, DDS还可以实现PSK (phase shift keying) 、FSK (Frequency-shift keying) 等高精度的数字调制和正交调制。
3.4 集成度高
直接频率合成中低通滤波器属于模拟信号部分, 其余部分都是属于数字信号部分, 从而使系统具有集成度高、功耗低、体积小、重量轻等特点。
3.5 其他工作特点
1) 可以产生任意波形。
2) 输出相位噪声低, 对参考频率源的相位噪声有改善作用。
3) 频率切换时相位连续。
4) 可以输出宽带正交信号。
4 结语
直接数字频率合成技术是利用相位累加器存储信号的相位信息, 其信息的存储要通过频率控制字K来控制相位的累加情况, 通过正弦查询表把相位信息转化为离散的数字量幅度信息, 经过数模转换器把离散的数字量信息变换成模拟正弦量, 最后低通滤波后输出所需的频率。采用DDS频率合成技术其优点是能得到高精度的频率和相位分辨率, 能获得快速频率转换时间和低相位噪声的频率信号, 这种技术均具有结构非常简单并且集成度很高的特点
参考文献
[1]孙文波, 薛明华, 刘林.一种基于DDS的快速跳频信号源系统设计[J].电子测量技术, 2007, 30 (9) :137-140.
[2]赵伟, 黄秀节, 雷国伟.基于DDS技术的随机频率信号发生器[J].电子测量技术, 2010, (1) :22-28.
[3]曹群, 颜德田.基于DDS的中功率低频信号源的设计[J].电子测量技术, 2005, (8) :35-38.
5．8GHz频率合成器的设计 篇4
5.8 GHz频段是ISM (Industrial Scientific medical)频段之一,频率范围为5.725GHz至5.850GHz。该频段作为点对点或点对多点扩频通信系统、高速无线局域网、宽带无线接入系统、蓝牙技术设备及车辆无线自动识别系统等无线电台站的共用频段,有着广泛的运用。因而该频段高性能的频率合成器的设计不可或缺。
1. 频率合成器的设计
本文采用高性能锁相环频率合成器芯片PLL801-5820及微处理器STA2051,线性放大器STA-5063设计了一个5.8GHz频段内的频率合成系统。
1.1 系统结构设计
系统框图如图一所示。
CPU使用3个IO口分别与PLL的DATA,CLOCK,ENABLE相连,用以向PLL输入控制字,配置PLL的工作属性;PLL产生的5.8G射频信号经由放大器线性放大,然后由SMA头输出。
1.2 CPU设计
由于PLL801内部有3个控制字需要写入,故整个系统需要CPU协同工作。本系统中CPU使用STA2051,设计为最小系统,选择3个IO口作为通用输出口,分别向PLL801输出时钟信号,串行控制字和使能信号。该最小系统使用有源晶振,其产生的频率既作为CPU的振荡器频率源,又作为PLL801的参考频率源。
1.3 PLL模块设计
PLL801是一款高性能,高集成度的锁相频率合成芯片。内部结构如图二所示。鉴相器、环路滤波器、压控振荡器、预分频器和AB计数器都集成在内,外围电路简单,使用方便。
该芯片频率范围为5.790GHz至5.850GHz,步进200KHz,建立时间(1kHz以内)1至4ms,输出功率-6至0dBm,输出相噪(1kHz)—48至—54dBc/Hz,输出阻抗500hm。
PLL801共有3个控制字需要写入,分别是功能控制字、R计数器控制字和AB计数器控制字,每个控制字均有21bit组成。R,B,A由以下式(1),(2),(3)计算得出:
根据芯片型号不同P=32或P=8。
所以,当PLL的参考频率为10MHz,输出频率为5.8GHz,通道宽度500K,P=32时,由(1)～(4)式可以求出R=40,N=11600,B=362,A=16。
R由14位2进制表示:MSB 00000000101000 LSB
B由13位2进制表示:MSB 0000101101010 LSB
A由5位2进制表示:MSB 10000 LSB
所以,三个控制字分别应为:
功能控制字0000 0000 0001 0100 1001 1;
R计数器控制字0000 0000 0000 0101 0000 0;
AB计数器控制字1000 0101 1010 1010 0000 1。
在写入控制字时的时序分析如图三所示。
所以在设计中,写控制字时,先将ENABLE信号由高拉低,然后按照功能控制字、R计数器控制字、AB计数器控制字的顺序依次写入。写的过程中,先写高有效位(MSB),并且时钟的上升沿位于数据中央。写完数据后,ENABLE信号由低拉高。
1.4 放大器模块的设计
由于PLL801输出功率只有-6至0dBm,本系统中使用线性放大器STA-5063对其放大。STA-5063是专为WLAN802.11a和5.8GHz ISM频段所设计的驱动放大器。工作频段为3.3GHz到6.2GHz,在5.8GHz处,增益约为14dB,常温下噪声系数9dB左右。
射频信号经放大器放大后由SMA高频头输出测试。
1.5 阻抗匹配设计
PLL801合成5.8G射频信号,经过STA-5063放大后再由高频头输出。因为5.8G已属于微波频段,因此在印制版图设计的时候需要考虑分布参数,为了使信号在传输中无反射,需要阻抗匹配。将印制板电路视为微带电路模型,由微带传输线理论知:
根据以上经验公式,在厚度h=0.8mm,相对介电常数ε=4.6的印制板上,5.8GHz要求500hm特性阻抗匹配,可计算出传输线线宽为w=1.5mm。所以PLL801的输出端到STA-5063输入端以及STA-5063输出端到SMA接头之间的印制线线宽均设计为1.5mm。同时,应考虑到印制线弯曲对特性阻抗的影响,在设计版图时要求这两段印制线尽量走直,不弯折。
1.6 程序设计
按照5.8GHz频率进行设计,则PLL的初始化程序如下:
2. 实现及总结
该频率合成系统可以产生5.8G频段内的点频,也可以通过CPU的控制实现工作频段内的扫频。其产生的频率可作为信号源用于该频段的无线通信系统。实际制作出的电路测试频谱如图五所示。
摘要：介绍了5．8GHz频段及其应用领域。使用高性能的锁相频率合成芯片PLL801，微处理器STA2051，线性放大器STA-5063设计了一个5．8GHz频段的频率合成系统。分别介绍了PLL801和STA-5063的主要技术指标；阐述了该系统总体及各个部分的设计方案，并且针对射频信号的分布特性，对射频部分印制线做了阻抗匹配分析和设计。对实际设计出来的电路进行无线测试，结果显示该频率合成系统能够按照设计产生5．8GHz的信号。
参考文献
[1]廖承恩．微波技术基础[M]．西安：西安电子科技大学出版社，1994
[2]市川裕一，青木胜．高频电路设计与制作[M]．卓圣鹏，译北京：科学出版社，2006
频率合成 篇5
直接数字频率合成(Di r ect Di gi t al Fr equency Synt hes i s,即DDS)是将先进的数字信号处理理论与方法引入信号合成领域，实现了合成信号的频率转换速度与频率准确度之间的统一。与传统的合成技术相比，该技术具有频率分辨率高、频率变换速度快、相位可连续变化等特点，被广泛使用于电信与电子仪器领域，是无线通信系统实现设备全数字化的一个关键技术。
DDS技术的关键就是相幅转换部分，传统的方法主要是ROM查表法。还有一种DDS，它不需要使用ROM来存储波形量化值，而是使用CORDI C(Coor di nat e Rot at i on Di gi t al Comput i ng)算法(又称为坐标旋转数字计算方法)代替ROM查找表算法，直接计算出正弦值和余弦值。本文对这两种算法进行编程、仿真研究，并进行比较。
1 基于查表法的DDS
1.1 DDS原理与组成
要直接合成一个正弦波，首先应将正弦函数进行数字量化，然后以相位为地址，以幅值为量化数据，依次存入波形存储器。DDS使用了相位累加技术来控制波形存储器的地址，在每一个基准时钟周期中，都把一个相位增量加到相位累加器的当前结果上。相位累加器的输出即为波形存储器的地址，通过改变相位增量，即可以改变DDS的输出频率值，所以基准时钟频率的稳定度也就是输出频率的稳定度。相位累加器输出的地址，由波形存储器取出波形量化数据，经过数模转换器得到相应的阶梯正弦波，最后再使用低通滤波器对其进行平滑，得到所需频率的平滑连续的正弦波。
DDS基本原理组成框图如图一所示。它主要由标准参考时钟、相位累加器、相位寄存器、波形存储器、D/A数模转换器、低通滤波器等部分构成。
相位累加器以频率控制字FM为步长进行累加运算，产生所需的频率控制数据。相位寄存器在时钟的控制下把累加的结果作为数据存储器(ROM)的地址，对ROM进行寻址。同时把累加运算的结果反馈给相位累加器，以便进行下一次累加运算。ROM中存储二进制码表示所需合成信号的相位/幅度值，相位寄存器每寻址一次ROM，就输出一个相对应的信号相位/幅度值。由于信号相位/幅度值用二进制码表示，如果需要输出模拟波形，需送入D/A转换器进行数/模转换，最后经低通滤波器进行平滑处理，就可以得到平滑的信号波形。
波形存储器所储存的幅度值与所需信号有关。用相位累加器输出的数据作为波形存储器的取样地址，进行波形的相位/幅度转换，即可在给定的时间上确定输出波形的抽样幅值。N位的寻址ROM相当于把0°到360°的正弦信号离散成具有2N个样值的序列，若波形ROM有D位二进制数值固化在ROM中，按照地址的不同可以输出相应相位的正弦信号的幅值。
DDS的输出频率fout是系统工作频率fcl k、相位累加器比特数N及频率控制字FM三者的一个函数，其数学关系为：
它的频率分辨率，即频率的变化间隔为：
1.2 程序设计及仿真结果
由于相位累加器的输出为32位，如果把相位累加器输出的所有位数全部用来查询ROM，那ROM的容量就会非常大，如此巨大的ROM表容量在实际工作中将难以实现。因此，设计使用相位地址的高18位来寻址，并舍去低位的相位截断方法。只是这种方法会引入一定的噪声，但可以节省大量资源。依据DDS基本原理，利用查表法在Quar t us I I中进行编程，其结构框图如图二所示。
若系统工作频率fcl k为100MHz，将初始相位设为00000000H，频率控制字设为10000000H，在Quar t us I I软件中对设计进行功能仿真，仿真结果如图三所示。
此时，
输出信号的最低频率为频率分辨率，而输出信号的最高频率由采样定理决定，理论上可以达到时钟频率的一半，即fcl k/2。但由于工作频率越接近fcl k/2，阶梯波形中所包含的无用频率分量越大，而低通滤波器的特性又不是理想的，输出信号的频谱纯度很难达到所要求的指标。为此，最大输出频率都低于fcl k/2，一般认为输出频率的上限为时钟频率的40%。
2 基于CORDIC算法的DDS
2.1 CORDI C算法原理
CORDI C是用于计算广义矢量旋转的一种迭代方法。由J.D.Vol der于1959年提出的，主要用于三角函数、双曲函数、指数和对数的运算。该算法使得矢量的旋转和定向运算不需要三角函数表及乘法、开方、反三角函数等复杂的运算，仅需要进行加减和移位即可。1971年，Wal t her提出了统一的CORDI C算法，引入了表工作模式的参数m将CORDI C实现的三种迭代模式统一于一个表达式中，即m=1为圆周模式，m=0为线性模式，m=-1为双曲模式。
DDS中产生正、余弦信号时，主要采用圆周模式。其具体原理如下：初始向量(Xi,Yi)依据一定的角度序列顺时针或者逆时针旋转，逐渐逼近目标向量(Xi+1,Yi+1)。假设旋转N次，每次的旋转角度为θi,则第i次的旋转公式表示为：
最通常的微转角选择方法为t an(δi)=2-i，即θi=ar chan2-i，提出cosθi后，得:
δi决定了旋转方向，δi=+1表示按顺时针方向旋转，δi=-1表示按逆时针方向旋转，同时引入角度变量Zi,δi的数值由Zi的符号位决定，经简化为：
在所有级旋转之后需执行一次模校正运算，即乘以模校
正因子，得到最终的计算结果。
2.2 仿真结果
依据CORDIC算法基本原理，用Verilog硬件语言进行编程，并在ModelSim软件中进行仿真，仿真结果如图四所示。
3 结束语
基于查表法的DDS可以通过改变相位控制字和频率控制字，方便快捷地产生任意波形且运算速度非常快，但其为节省资源一般采用相位截断方法，易引起杂散。CORDIC算法节省硬件资源且易于VLSI硬件实现，容易引入流水线设计方法，有效改善截断引起的杂散，在提高运算速度、数据吞吐量方面具有其独特的优势。但其运算速度不如基于查表法快。
摘要：直接数字频率合成(DDS)是现代频率合成的主要技术,它具有频率分辨率高、频率转换快、相位连续变化等优点。设计中基于DDS的原理和特点,采用查表法和CORDIC算法进行编程,在QuartusII和ModelSim软件中完成了设计与仿真。可以输出常见波形,并且可以调节波形的频率和相位,并比较两种算法的优缺点。
关键词：直接频率合成(DDS),现场可编程门阵列(FPGA),查表法,CORDIC
参考文献
[1]田耘,徐文波,张延伟.无线通信FPGA设计[M].北京:电子工业出版社,2007.
[2]宋丹.CORDIC算法在DDS中的应用[D].成都:电子科技大学,2007.
[3]陈永泰,潘志浪.基于FPGA的DDS信号源设计[J].电子元器件应用,2007,9(9):45-47.
一种高精度直接数字频率合成方法 篇6
关键词：直接数字频率合成,GNSS秒脉冲,电阻网络,快速修正
0引言
船载中高频 (MF/HF) 组合电台设备中需要同时产生多路高精度本振信号, 传统的模拟压控振荡器 (Voltage Control Oscillator, VCO) 本振方式存在频率固定和生产调试复杂度高等问题, 采用货架DDS芯片直接产生则需要多个DDS芯片, 成本较高, 且以上2种方式都需要一个高稳定度的晶振才能满足苛刻的频率容限要求。为了兼顾成本、频率产生灵活性和高稳定度, 在电台设计中利用FPGA多余的资源, 实现基于FPGA的DDS专用模块, 并利用中高频组合电台自带的GNSS导航定位模块输出的高精度秒脉冲信号, 对DDS模块的步进相位进行修正, 并利用电阻网络实现D/A数模转换, 产生出频率稳定度优于1 Hz的本振信号。
下面简要介绍基于FPGA的直接数字频率合成器设计方法, 重点阐述GNSS秒脉冲信号对DDS模块的修正方法, 以及修正后的数字信号如何经过倒T型电阻网络转换成模拟信号输出, 最后给出设计实现结果。
1基于FPGA的直接数字频率合成器
直接数字频率合成器是通过相位累加方式直接合成所需波形的一种新的频率合成技术[1]。不同于传统锁相环结构需要经过环路滤波进行频率调整和锁定过程, DDS方式具有建立时间快、转换时间快、频率精度高和频带宽等特点[2,3]。因此, 直接数字频率合成技术在移动通信、高清电视 (HDTV) 和无线WI-FI等领域如中得到广泛的应用。一个典型的DDS结构如图1所示。
由图1可以看到, DDS由控制器、频率控制字、相位累加器、正弦查找表、数模转换器和低通滤波器组成, 其中数模转换器和低通滤波器在FPGA外部实现。其工作原理如图2所示。
将正弦波的一个周期与图2极坐标上的单位圆对应起来, 圆周上点的角度对应正弦波的相位, 圆周上点在Y轴方向上的值是正弦波的幅度。按照奈奎斯特采样定律, 一个连续正弦波可以由一组间隔固定相位的离散点组成。所以, 按照某一个角度增量以逆时针方向周期性选择圆周上的对应点, 就能得到某个频率的正弦波。其角度增量的大小决定了正弦信号的频率, 初始相位决定了正弦信号的相位。在FPGA实现时, 相位累加器完成相位的累加, 每溢出一次代表正弦信号的一个周期, 每次的累加值即量化后的频率控制字, 累加器输出结果通过对应的正弦查找表得到正弦信号的幅度值。
用N比特表示相位, M比特表示幅度, W为N比特频率控制字的值, 则DDS输出的正弦信号频率fout为:
fout=W×fclk/2N
fclk为时钟频率, 最小频率精度为:
Δf=fclk/2N。 (2)
这里DDS模块设计中, 频率控制字量化精度N为32 bits, 工作时钟300 MHz, 最小频率精度0.07 Hz。M取12 bits, 正弦查找表采用1/4周期存储表。
2GNSS秒脉冲修正方法
国内外已有许多关于GNSS精确秒脉冲修正频率稳定度的研究[4,5], 主要利用GPS秒脉冲检测晶振频率准确度, 并通过D/A电路转换为电压量控制压控晶体振荡器, 微调晶体的频率, 这些方法只能输出固定频率, 调整速度慢。这里采用的方法是将GNSS秒脉冲信号和授时数据引入FPGA芯片, 通过对晶振频率计数实时计算并调整DDS频率控制字, 使得DDS的输出频率稳定在设定值上。将上述DDS模块加入GNSS秒脉冲修正后的框图如图3所示。
秒脉冲有效性检测模块通过GNSS的授时数据判定当前GNSS秒脉冲的有效性, 若数据有效, 则将有效标志输出至DDS频率控制字计算模块, 以判定此时DDS频率控制字计算有效。当秒脉冲上升沿检测模块检测到秒脉冲上升沿, 计数器对晶体频率开始计数, 检测到下一个秒脉冲上升沿后停止计数, 计数值即为晶体振荡器频率, 将其存入结果锁存器。计数器可以采用多次计数取移动平均值的方法减小测量误差。DDS频率控制字计算模块根据标称频率值和晶体振荡器频率计数值进行计算, 将修正后的DDS频率控制字输出至相位累加器, 从而修正DDS的输出频率。
由于DDS模块输入频率源为晶体振荡器, 所以其输出频率的误差与晶体振荡器的误差相关。计数器及结果锁存器在准确的GNSS秒脉冲信号周期下得到的晶体振荡器频率计数值, 可以用来对DDS输出频率的误差进行修正。假定期望DDS的输出标称频率为F0, 计数器及结果锁存器实际测得的晶振频率为Fc, DDS内部工作时钟为晶振时钟的N倍频, 则归一化的频率控制字为:
FTW=2π·F0/ (Fc·N) 。 (3)
式中, 2π表示一个周期。
设DDS相位累加器的位宽为M, 将2π以2M量化, 则实际的频率控制字为:
W=round (2M·F0/ (Fc·N) ) 。 (4)
式中, round表示取整数。
显然, 在接收到的GNSS授时数据有效的情况下, DDS输出频率每秒都能得到修正, 并且由于DDS芯片的工作特点, 其修正效果立即在DDS输出频率上得到体现, 从而获得了对期望的DDS输出标称频率开环直接修正速度快、精度高的有益效果。
3倒T型电阻网络D/A转换器
修正后的DDS输出的是一个M位二进制数, 需要经过数模转换生成可用的模拟频率信号。倒T型电阻网络是应用最多的一种D/A转换器。
n位倒T型电阻网络D/A转换器的原理图如图4所示。由图中可以看出, 解码网络电阻只有2种:即R和2R, 且构成倒T型, 故又称为R-2R倒T型电阻网络DAC, 其中S0～Sn-1为模拟开关。
模拟开关Si由输入数码Di控制, 当Di=1时Si接运算放大器反相端, 电流Ii流入求和电路;当Di=0时, Si则将电阻2R接地。根据运算放大器线性运用的“虚地”的概念可知, 无论模拟开关Si处于何种位置, 与Si相连的2R电阻均将接 “地” (地或虚地) 。依次类推, 这样, 流经2R电阻的电流与开关位置无关, 为确定值。分析R-2R电阻网络可以发现, 从每个节点向左看的二端网络等效电阻均为R, 流入每个2R电阻的电流从高位到低位按2的整数倍递减。设基准电压源电压为VREF, 则总电流为I=VREF/R, 则流过各开关支路 (从右到左) 的电流分别为I/2、I/4、… I/2n-1、I/2n。于是可得到各支路的总电流为:
输出电压为:
式 (6) 表明, 对于在图4电路中输入的每一个二进制数, 均能在其输出端得到与之成正比的模拟电压。倒T形电阻网络由于流过各支路的电流恒定不变, 故在开关状态变化时, 不需电流建立时间, 所以该电路转换速度快, 尖峰脉冲干扰较小, 是使用最广泛的一种D/A转换器。
4设计实现
在电台设计中实现了这里所描述的一个频率合成器。其中DDS采用Altera公司的CycloneIII系列的FPGA, 型号EP3C5, 编程语言为Verilog, 采用50 ppm的普通有源晶振。如上所述, 正弦查找表输出是12位二进制数, 综合考虑体积和精度, 选择高8位作为电阻网络的开关信号, 将对应FPGA输出IO接图4所示的电阻网络的D0～Dn, 这里n取8。产生1 MHz频率信号时的频谱分析图如图5所示。
如图5所示, 测得的中心频率点1的频率分辨率精确到0.001 Hz, 旁瓣与主瓣相差-74.44 dB, 完全可以满足10 Hz的频率稳定度要求。
5结束语
上述依据GNSS接收机模块的1PPS秒脉冲输出精度能达到ns量级这一特性, 将其用于直接数字频率合成器实时修正, 并利用倒π型电阻网络转换输出。验证系统实测结果表明, 该方法产生的频率精度高、频率设置灵活、转换速度快, 对于船载中高频电台这类频率较低的应用场合, 完全可以满足信号调制或解调对本振频率的需求。
参考文献
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锁相频率合成器的噪声优化设计 篇7
锁相环频率合成器使用1个或几个参考频率源,由锁相环将压控振荡器的频率锁定在某一谐波或组合频率上,由压控振荡器间接产生所需要的频率输出。锁相环路具有良好的窄带滤波特性,它具有系统结构简单、输出频率成分的频谱纯度高、易于得到大量离散频率、易于集成等主要优点。主要缺点则是频率转换时间较长。
相位噪声是锁相环频率合成器的设计过程中一个非常关键的因素,大的相位噪声将严重影响PLL的正常工作,比如会使环路的输出相位产生随机抖动,造成频率源输出频谱不纯、调制解调器输出信噪比下降、环路捕获性能降低、锁定状态的环路产生跳周现象,严重的甚至使其无法进入锁定状态。
1 环路噪声分析
锁相环路的噪声来源主要有2类:① 与信号一起进入环路的,如晶体振荡器本身产生的噪声以及输入噪声和谐波,称作环路外部的噪声;② 环路的部件产生的,如N分频器引起的噪声、鉴相器噪声(与鉴相频率有关)、运放噪声、锁相环的噪声基低和热噪声、电荷泵噪声、压控振荡器噪声以及环路滤波器中电阻引起的噪声等,称作环路内部的噪声,其中压控振荡器是内部噪声的主要来源。采取什么措施使锁相环路的相位噪声最小化, 是PLL电路设计中的关键问题。锁相环频率合成器原理如图1所示。下面将对主要的几类噪声进行分析,并提出使噪声最小化的优化设计方法。
1.1 环路外部的噪声
环路外部的噪声包括晶体振荡器的噪声,以及输入噪声和谐波。晶体振荡器会对锁相环路引入相当的噪声,因此在设计一个锁相环频率合成器的时候,应该选择噪声参数小的晶振及匹配的负载电路。晶体振荡器的噪声主要由闪烁噪声调频和调相产生的相位噪声和热噪声(即众所周知的Johnson噪声)调频和调相产生的相位噪声2部分[1]。热噪声引起的频率相对起伏为:
Δf/f=(2π/τ)(4KF/PQf0)1/2。 (1)
闪烁噪声调相引起的频率相对起伏为:
Δf/f=1/2(KT/2PQ
闪烁噪声调频引起的频率相对起伏为:
Δf/f=87/Q
式中,P为晶体的激励电平;Q为品质因数;K为波尔兹曼常数;T为绝对温度。由式(1)～(3)可以看出,振荡器噪声引起的频率相对起伏与品质因数Q值有关,Q值越高,噪声频率相对起伏越小,噪声就越低。
对于与信号一起进入环路的输入噪声和谐波,锁相环路对其起到了一个低通滤波的作用,对系统的噪声影响不大。
1.2 环路内部的噪声
环路内部的噪声是锁相环系统噪声的主要引入部分。环路噪声中压控振荡器VCO和环路滤波器的噪声的优化程度直接关系到整个系统的质量,而其中环路滤波器更是频率合成器能稳定输出低相位噪声、低杂散信号的关键部件。要想使系统噪声达到最优,必须设计最优的环路滤波器。
VCO谐振回路存在变容二极管,它具有与振荡器件一样的噪声。此外,VCO相位噪声还与压控调谐灵敏度成正比关系。VCO的相位噪声来源于以下4个部分:负载管的热噪声、电流沉噪声、输入端口的白噪声以及电源噪声和衬底噪声[2]。
锁相环路对压控振荡器的噪声起到了高通滤波作用,但对输入相位噪声呈现低通滤波特性,而对VCO相位噪声呈现高通滤波特性。这就给环路带宽的选择带来矛盾。环路带宽越大,对抑制VCO相位噪声越好,但对抑制输入相位噪声不利。环路带宽越小,对抑制输入相位噪声越好,但对抑制VCO相位噪声不利。在工程上,通过图解法来近似得到环路带宽的最佳值,以平衡上述的矛盾。图解法是将输入噪声和VCO噪声的归一化相位噪声功率谱密度曲线[3]做在同一对数坐标图上,2条曲线的交叉点对应的频率即为fn,在这种情况下,总的环路输出相位噪声最低。
对于N分频器引入的噪声,可以从公式PN=PNFM+20logN+10logFP看出,其中PN为频率合成器输出的相位噪声;FP为鉴相器的工作频率;PNFM(Phase Noise Figure of Merit)锁相环的噪声基底值,它是选择锁相环芯片的一个重要参考因素。由公式可见,N分频器会影响环路内的相位噪声,相位噪声随着N的变化,可以视为20logN放大作用。N越大,鉴相频率值越高,相位噪声就越大。为了获得更好的相位噪声,可以考虑选择小数分频的∑-Δ调制技术[4],它解决了单环数字频率合成器中高的鉴相频率和低的频率间隔之间的矛盾,同时对小数杂散引起的相位噪声的恶化也有较好的抑制。例如CX72300以及National公司的LMX2353就是采用这项技术的集成锁相环芯片[5]。
鉴相器是PLL的一个重要的噪声源。工作频率会影响PLL输出相位噪声,其影响可以用10log(FP)来描述。以一个数字三态鉴相器为例,在工作频率较高时,输出的相位噪声就更大。因此应将鉴相器的频率控制在适当的范围内。而环路滤波器在设计时应首先选择无源滤波器。这是因为有源滤波器有运算放大器,而运算放大器相当于引入了非线性的积分部件,所以引入的噪声远大于无源滤波器。
2 优化措施和仿真结果分析
针对上述对每种噪声进行的分析,在设计锁相频率合成器时应对环路内外的噪声,采取适当的措施进行优化,以使噪声达到最小。
2.1 环路外噪声的优化措施
晶振的选择上,应选择品质因数高的晶振。通常情况下,当输出频率在几十兆到一百兆赫兹之间时,可选择压控恒温晶振。输出频率超过100 MHz时,可选择压控声表面波振荡器。当到射频或微波频段时,可考虑采用介质振荡器以获得好的边带相位噪声。另外,在晶振的选择上,普通有源晶振温度稳定性较差,因此在精度要求比较高的设计中应优先考虑使用无源晶振。常用的晶振如表1所示。
对于振荡电路的噪声,在设计时应尽量采用小的封装电阻0603和0402等,以减小振荡电路中电阻的热噪声,尽可能地减小系统噪声。具体的参数选择可以使用matlab软件对负载电路进行仿真比较,设计合理的交、直流参数,以使在特别宽温度范围内使电路的温度—频率特性以及低温性能均较好。
2.2 环路内噪声的优化措施
在对压控振荡器VCO的噪声进行优化方面,负载电容是设计的关键。可以使用差分结构的LC振荡型VCO,对电源噪声和衬底噪声具有很高的抑制能力,可以得到振荡电路较高的Q值,大幅地减小相位噪声。若负载同时采用寄生电容比较小的NMOS负载,就能设计出高速且具有低相位噪声的VCO。此外,为了平衡环路带宽对改善噪声性能和使稳定裕度下降这一对矛盾,在设计环路时,应该根据输入噪声和VCO噪声的归一化相位噪声功率谱密度曲线选择适当的环路带宽。
在对分频数N的选择上,可以考虑选择小数分频,一方面可以解决鉴相频率和低的频率间隔之间的矛盾;另一方面对小数杂散引起的相位噪声的恶化也有较好的抑制。
对鉴相器的设计上,可在电源引脚处依次放置0.1 μF、0.01 μF、100 pF的电容,最大限度地滤除电源线上的干扰。大电容的等效串联电阻往往较大,而且对高频噪声的滤波效果较差,因此需要用小容值的电容来抑制高频噪声[6]。环路滤波器应该尽量采用无源滤波器。
2.3 仿真结果分析
使用PLL Design & Simulation仿真软件设计一个3阶的数字锁相环路,分别采用有源滤波器和无源滤波器,根据仿真结果比较其对鉴相器和VCO输出信号的影响。假设中心频率f0=100 kHz,鉴相器选择exor(异或门鉴相器),假设u1、u2为方波信号,系统直流供电电压为5 V,噪声信号的信噪比为20 dB,带宽宽度为50 kHz,2阶滤波器参数配置为:c1=10 nF,c2=1 000 pF,R1=51 kΩ,R2=5.1 kΩ。仿真得出鉴相器的输出电压信号Ud和滤波器的输出电压信号Uf。从仿真结果可以看出采用无源滤波器时,低通滤波器不仅很好地滤除了高频的跳变信号,而且大约300 us,环路即进入锁定状态,环路滤波器的输出电压基本变为直流电压,如图2所示。
当采用有源滤波器的时候,鉴相器和低通滤波器的输出信号阶跃比较严重,时间很长也进不了锁定状态,如图3所示。
由图3可见,有源滤波器因为采用了运算放大器而引入的噪声远大于无源滤波器,其产生的信号相位噪声性能差,而且环路锁定时间长,不易锁定。因此在设计中尽量选用无源滤波器。
3 结束语
本文对锁相频率合成器的噪声来源进行了分析,提出了在设计的过程中使噪声最小系统性能最优的一些措施,比如应该根据设计要求选择合适的元器件和方法,尽量减小相位噪声的可能性,应尽可能增大鉴相频率(N变小),缩小环路带宽(限制噪声),增大电荷泵电流(Kd),选用更低噪声的参考晶振,环路滤波器尽量采用无源滤波器等措施。另外,在电路板的制作过程中,应该尽量使布局布线合理,让电源远离PLL主干路,使之能够良好地退耦,以及本振源板加屏蔽壳以屏蔽外界串扰等措施,以使系统的噪声达到最小,做出一个高质量高纯度的频率源。
参考文献
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亚皮秒级抖动性能的频率合成器 篇8
Ma xim推出用于高速系统的带有9路相位对齐LVPECL输出的低抖动频率合成器MAX3671/MAX3673。这两款器件采用低噪声VCO和PLL架构, 从62.5MHz参考时钟输入产生高频 (312.5MHz) 、低抖动 (0.3p s RMS) 时钟信号。MAX3671通过3个四电平控制输入配置, 可同时产生两路不同的频率, 分别为以太网端口和MAC提供时钟;MAX3673产生CPRI/UMTS参考时钟输出 (122.88MHz、245.76MHz) 。该性能省去了昂贵的高频振荡器和扇出缓冲器, 节省了电路板空间, 降低了成本。MAX3671可理想用于企业交换机和路由器等以太网接口应用, MAX3673非常适合需要CPRI参考时钟的无线基站。
MAX3671/MAX3673工作在-40℃至+85℃扩展级温度范围, 采用3.3V±5%电源供电。器件提供56引脚TQFN无铅封装。