频率合成技术（精选8篇）
频率合成技术 篇1
摘要：简要介绍了数字频率合成技术的研究现状及发展状况, 阐述了直接数字频率合成技术的基本原理, DDS的基本结构, 对直接数字频率合成技术进行了分析, 得出了DDS的工作特点。
关键词：数字频率合成技术,设计,DDS
0 引言
近年来, 数字集成电路得到了很快的发展, 一种新的频率合成技术在此基础上诞生了。目前, 直接数字式频率合成 (DDS) 技术更是得到了大家的普遍关注。相位累加器、波形存储器、数模转换器是该技术的组成部分, 它的正弦波产生是通过数控振荡器 (NCO) 来实现的, 并且所产生的正弦波的频率 (相位) 都是可调的[5]。
1 直接数字频率合成技术的基本原理
DDS中通过一个周期TC, 相位累加器 (PD) 存储N比特的频率相位值, PC累加一次是由频率控制字K (Frequency Control Words) 来控制的, 这也意味着PD中存储了一个信号波形的相位值。K通过与2N取模即相除运算, 存储的离散二进制代码数字形式的相位值, 通过正弦函数表ROM电路转化为了相应的离散二进制代码数字量化幅度值, 再经过数模转换器把数字量化的幅度值转变为一个呈现阶梯式的模拟信号。要得到一个平滑的模拟正弦信号输出, 最后通过低通滤波器平滑作用完成整个信号波形, 这就是DDS频率合成的基本原理。由原理分析可以看出, 当PD计数大于2N时, 累加器自动溢出最高位, 保留后面的N比特数字, 存入累加器中, 即相当于做模余运算, 每2N/K个时钟周期相位累加器就溢出一次[6]。直接数字频率合成的输出频率fo是由K和fc所确定的, 其关系式如下:
当K—I时, 输出频率为最小频率输出, 则DDS的最小频率分辨率可达:
此时, DDS相当于一个小的数字分频器。当N非常大时, 即相当于累加器长度也是非常大, 这样就能够得到所要频率分辨率。由于计算所得出的K值不一定为整数, 因此存在一定的误差, 这些都属于正常范围内的。
因为正弦查询表 (ROM) 模块的容量受到限制, PD是将转化为二进制数的高位来当做寻址地址, 并把这个寻址地址送入ROM中来得到波形幅度值。通过DDS中系统时钟对正弦信号进行采样, 把这些采样点储存到ROM中, 通过改变查询表来达到各种不同的波形输出效果。
2 DDS的基本结构
DDS的核心部分包括PD、ROM、数模转换器 (DAC) 和低通滤波器 (LEE) 这4部分。下面分别对它们进行简单介绍。
2.1 相位累加器 (PD)
PD主要包括频率字寄存器和相位寄存器, 是直接数字频率合成的组成部分。PD主要作用是实现相位的累加, 得到一个数, 并把这个数存储起来。
假定PD的值为∑n, 经过一个周期之后, 所存储的结果设为∑n+1, 两者之间的关系如下:
由式 (3) 可看出, ∑n是公差为K的等差数列, 得出以下结论:
其∑0为PD的最初值。
PD主要是有N比特加法器和N比特寄存器构成, 所谓的寄存器一般是由N个D触发器所组成的。
2.2 正弦查询表 (ROM)
ROM中所保存的数据是通过相位变换, 变换成相对应的二进制数值, 从而得到正弦幅值, 由此可知, ROM所实现的功能是在某个周期内, PD通过相位变换的二进制数值通过对其高m位进行寻址, 输出的结果是在这个周期内通过相位变换得到的二进制正弦幅值序列。ROM的存储量可用表达式2m·Mbit来表示, 其中m为PD的输出位数, M为正弦查询表的输出位数。假设m=12, M=8, 通过式2m·M计算可以得出ROM的存储量为32768bit。
如果需要在DDS芯片中集成大的正弦查询表存储量, m和M值变大可以使用容量压缩, 通过这种方法可以使DDS的杂散性有所提高, 但会使成本提高, 功耗增大和可靠性下降。
2.3 数模转换器 (DAC)
DAC的作用通过转换将二进制数字信号转换成模拟信号。由于在数模转换器中所输出的信号并非连续的信号, 是以绝对分辨率为最小单位, 因此数模转换器所输出的是阶梯模拟信号。
2.4 低通滤波器 (LPF)
低通率波器的作用是将数模转换器所产生的阶梯模拟信号转化为平滑的模拟信号。
3 DDS的工作特点
通过对DDS的工作原理以及基本结构介绍, 总结出DDS具有以下几个特点。
3.1 频率分辨率高
假设K=1, 并且fc为一特定值时, 直接数字频率合成的分辨率, 主要由PD中的N决定, 当N非常大时, 可以得出很高的频率分辨精度, 这些都属于理论上得出来的。输出频点多, 可达2N个频点, 相比较而言, 传统的频率合成方法是很难达到这么高的频率分辨精度。
3.2 频率变化速度快
根据DDS的原理, 可以了解到DDS不需要通过相位反馈来实现频率合成, 所以频率的建立以及切换相对来说很快, 切换速度可以用μs来表示, 在DDS中各个部分是相对独立的。在直接数字频率合成技术中, 合成的频率所需要的时间是由几个因素来决定的。如DDS中需要数控振荡器, 组成数控振荡器的一些工艺结构会影响频率合成时间;DAC变换过程中上升沿、下降沿以及信号处理过程中的时延会给DDS频率合成时间带来影响, 数字信号处理过程中的时延与时钟周期是息息相关的。
3.3 能实现各种数字调制
因为DDS中需要的信号频率、相位、幅度都是由数字信号部分所控制, 如调频部分可以由K控制, 如果在进行CHIRP调制时, 只用在K前再加一个累加器即可;调相时在PC输出端直接加上调制信号;调幅时直接在ROM表输出端对幅度进行控制, 因此可以通过预置内部PC的初始值来精确控制输出信号。同时, DDS还可以实现PSK (phase shift keying) 、FSK (Frequency-shift keying) 等高精度的数字调制和正交调制。
3.4 集成度高
直接频率合成中低通滤波器属于模拟信号部分, 其余部分都是属于数字信号部分, 从而使系统具有集成度高、功耗低、体积小、重量轻等特点。
3.5 其他工作特点
1) 可以产生任意波形。
2) 输出相位噪声低, 对参考频率源的相位噪声有改善作用。
3) 频率切换时相位连续。
4) 可以输出宽带正交信号。
4 结语
直接数字频率合成技术是利用相位累加器存储信号的相位信息, 其信息的存储要通过频率控制字K来控制相位的累加情况, 通过正弦查询表把相位信息转化为离散的数字量幅度信息, 经过数模转换器把离散的数字量信息变换成模拟正弦量, 最后低通滤波后输出所需的频率。采用DDS频率合成技术其优点是能得到高精度的频率和相位分辨率, 能获得快速频率转换时间和低相位噪声的频率信号, 这种技术均具有结构非常简单并且集成度很高的特点
参考文献
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频率合成技术 篇2
摘要：TSA5526是Philips公司推出的通用数字频率合成器集成电路，该芯片具有外围电路简单、与单片机接口方便的特点，可解决频率合成器设计当中的难题。文中介绍了TSA5526的主要特点、引脚功能、工作原理及应用电路。
关键词：TSA5526;频率合成器;分频器;电荷泵
1 概述
频率合成技术是近代无线电技术发展中的一门新技术，也是现代通信系统中的关键技术之一，它通常利用一块晶体或少量晶体组成标准频率源，然后通过合成方法产生各种所需的频率信号。这些频率信号与标准频率源具有相同的频率稳定度和准确度。使用该技术构成的电路在通信设备中称为频率合成器。频率合成器的种类很多，目前普遍采用的.是数字式频率合成器。数字式频率合成器由晶体振荡器、固定分频器、鉴相器、滤波器和VCO等组成，晶体振荡器输出的频率信号经固定分频器后得到标准频率，而VCO输出的频率信号经可变分频器分频后得到实际频率信号，两信号在鉴相器中经相位比较产生的环路锁定控制电压将通过滤波器加到VCO上，以对实际频率信号进行控制和校正，直到环路锁定。当所需信号频率较高时，该电路的设计、制作和调试难度较大，通常只能依靠专业厂家来完成，不仅成本高，而且生产周期长。TSA5526芯片是Philips公司推出的通用数字频率合成集成电路，它将晶体振荡器、固定分频器、鉴相器、滤波器等电路集成在一块芯片上，其主要特性参数如下：
●输入射频信号的频率为：64～1300MHz;
●输入射频信号的电平为：-28～3dBm;
●输出误差调整电压为：4.5～33V;
●具有锁定检测功能;
●内置可编程的15bit分频器;
●通过程序控制可在512、640和1024中选择基准信号分频比，在外接4MHz晶振时，则可获得3.90625kHz、6.25kHz和7.8125kHz的频率精度;
●可选择I2C总线和3总线进行数据传输;
●采用单电源供电，电源电压为4.5～5.5V。
2 引脚功能
TSA5526有SSOP16和SO16两种封装，引脚排列如图1所示，各引脚功能见表1所列。
表1 TSA5526的引脚功能
引 脚名 称功 能
应 用 说 明
1RF射频信号RF输入通常接本振输出2VEE
频率合成技术 篇3
直接数字频率合成技术(direct digital frequency synthesize,DDS或DDFS)是第三代频率合成技术。它采用全数字技术,并从相位角度进行频率合成。DDS具有相对带宽宽,频率转换时间短,频率分辨率高,输出相位连续,可产生宽带正交信号以及其他多种调制信号,控制灵活方便,性价比高等特点[1]。本文采用多级流水线控制技术对DDS相位累加器进行了优化,利用存储对称波形方法对波形存储表进行了优化,并在开发环境下对其进行了功能仿真,选用现场可编程器件FPGA作为目标器件,得到可以重构的IP核,实现了复杂的调频功能。
1 DDS基本原理
目前,常用的直接数字频率合成器是波形存储DDS[2,3,4,5,6,7,8,9,10]。它不同于以前的频率合成概念,即不是从对频率进行加、减、乘、除运算的角度进行频率合成的,而是从相位的概念根据式(1)进行频率合成的。
式(1)中将2π的相位均匀量化M份,实际中,M=2N;fc为采样频率;K为常量,满足K/M,M<1/2。
2 相位累加器的优化设计
相位累加器用来实现线性数字信号的逐级累加,信号范围从0加到累加器的满偏值。在通常的电路设计中,累加器模块采用超前进位加法器,这种结构克服了串行进位引起的时间滞后,很大程度上提高了加法器的运算速度,但仍有不足。为了优化DDS系统的性能,提高频率转换速度,使用选择进位加法器和8级流水线方案对累加器进行优化,其结构如图1所示。把32位加法分为8级流水线,每一级用选择进位加法器来实现4位相加,进位信号通过Brent-Kung二元树结构提前计算。当通过Brent-Kung结构计算的进位信号到来时,即可选出4位数相加之和,故相比单独使用选择进位的加法器运算速度快。
3 波形存储表的优化设计
用相位累加器输出的数据作为波形存储器的取样地址进行波形的相位/幅值转换,即可在给定的时间上确定输出的波形抽样幅值。N位的寻址ROM相当于把0°~360°的正弦信号离散成具有2N个取样值的序列,若波形ROM有D位数据,则2N个取样值的幅值以D位二进制值固化在ROM中,按照地址的不同可以输出相应相位的正弦信号幅值。ROM容量不能做得很大,可以采用存储对称波形的方法压缩数据,从而等效地减小相位的截断位数。
在1/4周期表的基础上,利用正弦值-相位差的方法进一步压缩ROM表。不在ROM表中存储sin θ值,而存储(sin θ-2θ)/π值。由于在电路中,相位和幅度都采用归一化二进制码来表示,所以只需要用一个加法器将查表结果与相位相加,即可得到正常波形,电路结构如图2所示。可以求出max(sin θ-2θ/π)≈0.21sin θ,因此ROM表中所存储的波形幅度值大约节省了2位,在读出(sin θ-2θ)/π后,再加上2θ/π,即得sin θ。
4 仿真结果
根据式(1)可知,通过改变频率控制字K,就可以得到不同的输出频率,即实现了调频的功能。图3为调频功能仿真图,当频率控制字K=32′h000FFFFF时,理论输出频率为fo=24.4 kHz;当频率控制字变为K=32′h001FFFFF时,理论输出频率为fo=48.8 kHz;频率控制字变为K=32′h003FFFFF时,理论输出频率为fo=97.7 kHz;当频率控制字变为K=32′h007FFFFF时,理论输出频率为fo=195.3 kHz。从图4中可以清楚地观察到频率的变化过程。
对整个模块的驱动时钟来说,若时钟源器件的频率不符合实际需要,需要再设计一个倍(分)频器,将其倍频或分频。该功能可以使用外置锁相环(PLL)来实现。
5 结 语
本文对直接数字频率合成技术进行了系统研究,从成本和性能考虑对电路进行优化设计。仿真和实验结果证明:系统采用外置PLL,可改变系统参考时钟,达到提高输出频率,增加带宽的目的;系统相位累加器的加法器采用选择进位加法器和8级流水线的方案,实现了提高系统工作速度的目的;系统波形存储表中的数据采用存储对称波形数据的方案,间接地降低了相位累加器的截取位数,达到了降低杂散的目的。
参考文献
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频率合成技术 篇4
随着我国铁路客运专线、高速铁路建设步伐的加快, 研究开发以一体化、网络化、数字化为典型技术特征的新型列车信号控制系统成为必然趋势。通过研究DDS直接数字频率合成技术生成铁路专用2FSK (二进制频移键控) 调制信号的新方法, 论证了新型列车信号控制系统的信息发送单元数字化实现的可行性, 并完成了相应的软、硬件设计。实验和工程应用结果均表明, 该设计的精确度和稳定度完全可以满足铁路现场应用的要求。
我国铁路2FSK信号的理论分析和数学建模
当前我国铁路信号系统的主要信号制式包括3种, 不同系统信号特征的异同点如表1所示。
2FSK信号数学表达式为[1]:
其中S (t) 是2FSK信号的基本表达式, g (t) 是相位变化量子式, AS为2FSK信号时域幅度, f0为2FSK信号中心频率, f (t) 为低频调制信号, Kf为最大载频偏移量。
从公式 (1) 及 (2) 中可以总结出, 2FSK信号数学基本原理简单来说就是利用数字基带信号f (t) 引起的相位变化量g (t) 去调制载频信号f0, 控制上边频fh和下边频fl的切换, 实现数字基带信息的传输。根据对边频切换时机的不同, 2FSK调制又分为相位连续方式和相位不连续方式。
在这些不同信号制式中, 除了所采用的调制方式相同外, 它们还具有铁路信号所特有的共性:即低频调制信号f (t) 为方波方式, 依靠方波频率的变化, 实现列车不同速度等级的编码。由于铁路2FSK调制信号的通频带、低频调制信号有着极其严格的限定, 有别于民用通信领域常规信号。在认真分析我国铁路主要信号制式的典型参数特征的基础上, 利用MATLAB仿真软件在计算机上可以建立我国主要信号制式传输信号的数学模型[2], 其典型时域波形的仿真图形如图1所示。
通过公式 (1) 和 (2) , 可以抽取出我国铁路专用2FSK信号的典型参数特征, 即:数字基带信号f (t) 、上边频fh、下边频fl。
图1显示了三个典型参数之间的特定依存关系:即一个完整周期的数字基带信号f (t) 包含了持续时间分别为1/2周期的上边频fh和下边频fl信号, 并且两者在切换的瞬间保持了相位连续的特征, 如图中圆圈中所示。在MATLAB仿真环境下, 通过动态改变三者的特征值, 可以模拟实现我国铁路主要信号制式的全部信号模式。
D D S技术方案
基于对DDS技术深入研究, DDS技术应用在新型列车信号控制系统是完全可行的, 技术方案可以简要归纳如下:
¥对2FSK信号典型参数:上边频fh、下边频fl、调制低频方波f (t) 的精确生成;
¥在精度允许范围内实现低频调制方波对上、下边频信号的相位连续调制。
DDS的数学模型
根据傅立叶变换理论, 任何周期信号都可以分解为一系列正弦或余弦信号之和, 对于一个频率f固定的周期性模拟或数字信号而言, 无论其幅度如何变化, 在每一个时间周期内, 信号相位角按照固定角频率ω线性变化。如图2M A T L A B仿真波形所示。
在一个系统时钟周期内, 正弦信号相位的变化由下式决定:
假定时间间隔dt以系统时钟周期1/fclock (可以看作为采样周期) 来代替, 可得:
式中∆phase:采样时间间隔内信号相位的增量。
从公式 (4) 中显而易见, 控制∆phase的变化, 就可以控制不同的频率信号的输出。把0～2的连续相位量化为0～2N位数字相位, 则∆phase可以表示为:
式中N为DDS相位寄存器位数 (通常为24～32) ;M为DDS相位寄存器的步长。
根据公式 (5) 和公式 (4) , 推算出:
公式 (6) 表明在系统时钟 (DDS的参考频率源) 保持恒定的条件下, 通过改变预置的频率控制字 (相位累加器的步长M) , 就可以精确控制输出信号的频率变化。
DDS硬件架构
图3显示DDS硬件架构主要由相位累加器、正弦查找表、模数转换器以及低通平滑滤波器等部分构成[3]。
相位累加器在DDS功能实现上发挥着核心作用, 把0～2的连续相位转换为32位的数字相位 (假定相位累加器的位数N=32) , 在时钟脉冲的控制下, 输入到频率寄存器的控制字在相位累加器中定期累加转变成为输出信号的数字相位信息。
正弦查找表是一个存储了特定数据的只读存储器。正弦查找表中固化了对一个满周期标准正弦信号以系统时钟频率为采样频率, 采样点数为2N (N:相位累加器位数) 的波形取样值 (二进制编码) 。
DDS中的数模转换器用于把正弦查找表输出的正弦信号数字幅值转换为模拟幅值。
低通平滑滤波器可以滤除DDS系统时钟引入的高频干扰以及由于DDS内部相位累加器输出相位需要截断固有特性导致的加性相位噪声。
硬件设计
·主控CPU
选用A T M E L精简指令集A V R MEGA128芯片。主要完成与上位中央逻辑控制单元的双向高速安全串行数据通信, 实现列控信息的差错控制和数据帧打包成型;基于对列控数据软件判断处理, 以基带调制信号周期为间隔, 动态刷新DDS芯片控制寄存器, 直接实现正弦形式的铁路2FSK信号正/反向双路输出, 供给后级差分放大器使用。完成输出信号的状态回采、闭环检查, 以校核输出2FSK信号的关键参数指标是否达标。
·安全串行通信接口
通信接口主要由Philips SJA1000及外围电路构成。主要完成上位逻辑控制单元与主控CPU之间安全数据交换, 接口协议灵活。实际应用中采用了双重冗余的CAN总线方式, 确保数据交换安全可靠。
·看门狗复位电路
外置硬件看门狗选用MAX1232芯片。主要完成程序由于干扰“跑飞”进入死循环之后, 输出复位脉冲, 迫使CPU重新从程序原点恢复执行, 提高系统的抗干扰能力。
·D D S直接数字频率合成器
选用AD7008 DDS芯片及外围元件构成。DDS芯片被设置成FSK工作模式。在FSK模式下, 其输出信号频率是频率控制寄存器 (FCR) 0、1以及FSK控制输入引脚FSELECT状态的函数。当FSELECT引脚为低电平时, 输出边频f1 (FCR1控制) , 当FSELECT引脚为高电平时, 输出边频f2 (FCR2控制) , 只要严格遵循铁路2FSK信号基带调制信号与边频信号频率依存关系, 选择适当的边频频率, 并且利用基带调制信号控制FSELECT引脚电平状态即可实现。根据DDS的特点, 边频的切换是瞬时完成的 (ns级) , 并且新的输出频率相位累加起点是前一频率的相位累加终点, 因此可以保持频率切换点的边频相位连续性, 符合铁路2FSK信号的技术特点。关于频率控制寄存器设置数值, 可以根据公式 (6) 确定。
·差分放大
由INA118差分放大器及外围电路构成。主要完成DDS输出正/反向2FSK信号的处理, 抑制2FSK信号中的共模成分, 提高信号纯度。同时通过调整外置的电压增益电阻, 使输出2FSK信号的电平幅度达到相关技术要求。并确保外部增益电阻在断路故障或阻值增大条件下, 差分输出端信号幅值不增加, 成衰减趋势, 从而满足核心系统故障导向安全的功能需求。
·缓冲放大器
由BUF634芯片及外围电路构成。主要完成在保持输出2FSK信号电平恒定不变的条件下, 仅对信号的电流进行放大, 增强信号对后级电路的驱动能力。
·状态回采模块
由光耦、运放电路等构成。主要完成输出2FSK信号的再采集、隔离整形与输入, 实现信号的实时闭环检查, 提高系统的安全性。
软件设计
为了满足可靠性、安全性和实时性的要求, 系统软件采用了汇编语言编写源代码, 并且采取了一些措施提高软件的抗干扰能力, 例如:软件陷阱、指令冗余、关键数据的备份以及差错校验等, 系统软件流程示于图6。
测试结果及结论
实验室环境下内对该项成果进行了测试, 包括载频精度、低频精度、低通滤波器通频带以及边频的切换时延等指标。结果表明:信号精度和实时性完全可以满足现场要求, 相对误差均控制在10-5～10-6范围内。采用DDS技术的铁路专用2FSK信号发送模块, 可以实现使用同一硬件平台, 完成我国铁路包括UM71、ZPW2000A、国产移频等不同类型列控信息输出的功能。目前, 该项成果已在工程现场得到应用, 运行稳定。相对于其他方式的设计, 例如FPGA、PLL频率合成、虚拟仪表等, 该方案具有明显的优点:嵌入式设计、性能稳定、硬件紧凑、性价比高等。尤其是在研制过程中所采用的设计思路实现了通用化多变量控制的2FSK数字信号调制, 对于其他数据通信应用领域也具有一定的借鉴意义。
摘要：基于对我国铁路主要制式信号的典型参数特征的分析和研究, 通过MATLAB仿真软件建立我国主要制式信号的数学模型, 在重点解决边频精度、相位连续、差分放大等关键问题的前提下, 提出采用DDS直接数字频率合成技术生成我国铁路专用2FSK (二进制频移键控) 调制信号的新方法, 并给出相关的硬件、软件设计。
关键词：铁路信号,直接数字频率合成,频移键控
参考文献
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频率合成技术 篇5
在现代煤矿仪器仪表中,振荡频率源有着广泛的应用,很多矿用电子系统实现高性能指标的关键因素就是需要设计高稳定振荡频率源,甚至很多矿用电子设备和系统的功能都直接依赖于所使用的频率源的性能,比如矿用超声波料位仪、超声波流量计、超声波风速传感器等。由于煤矿井下空气湿度大,并含有少量腐蚀性气体,电子设备如果长期在这样的环境下使用,元器件的参数和性能必然会发生变化。传统的超声波振荡电路大多采用数字或模拟的自激振荡电路,振荡频率的调整一般都是通过改变电阻或电容值的大小来实现,一旦调整到最佳频率点,该电路的振荡频率就被固定下来。然而,电阻或电容值会随环境温度、湿度的变化而发生改变,导致电路的振荡频率也随之发生变化,从而影响设备性能指标,甚至需要定期校正或不能正常工作。另外,超声波振荡电路一般都有一个最佳频率工作点,传统的超声波振荡电路都是靠手工调整频率来寻找这个最佳工作频率点,这样严重影响了产品的生产效率,也要求生产人员必须具备较高的技术水平,造成生产瓶颈。要想保证振荡频率的精准度,同时能自动进行动态扫描完成寻找最佳工作点的工作,采用单片机控制直接数字合成芯片正好能实现这项功能。本文在介绍直接数字频率合成技术(DDS)基本工作原理的基础上,设计了一种超声波振荡电路,解决了矿用仪器仪表电路中超声波振荡电路频率漂移的问题。
1 DDS基本工作原理
DDS基本工作原理如图1所示。它主要是利用采样定理,通过查表来产生波形,由基准时钟源、相位累加器、相位/幅度变换器、DA转换器、低通滤波器等构成。基准时钟源是产生稳定波形(包括频率和相位波形)的前提,它直接用于DDS中各功能组件之间的同步[1]。简而言之,DDS就是对相位进行等间隔的采样。
相位累加器是实现DDS的核心部分,它由一个加法器和一个与加法器等宽的相位寄存器组成,如图2所示。加法器的2个输入量分别为外部频率控制字K和相位寄存器的反馈输出,在时钟脉冲沿到来时,加法器将上一个时钟周期内相位寄存器的值与频率控制字K进行累加,其累加和被相位寄存器采样并保持,当时钟脉冲沿到达时作为相位累加器在此刻时钟的输出,并反馈到加法器的一个输入端[2]。相位累加器输出的高位部分作为查询波形表的地址,从波形表中读出相应的幅度数据送到DA转换器转换成模拟信号。
当DDS电路工作时,在基准时钟源的控制下,相位累加器连续进行相位线性累加(每次累加的步进量为频率控制字K),当累加和超过相位累加器的宽度时就会产生取模溢出,从而完成一个周期性的翻转,这个周期就是DDS输出信号的频率周期。输出频率的计算公式为
式中:fout为输出频率;N为加法器的位宽度;K为外部输入的频率控制字;fc为基准时钟源频率。
当K=1时,输出频率达到最小值,因此输出频率的最小分辨率为fmin=fc/2N。可见,输出频率的最小分辨率与加法器的宽度以及输入的基准时钟源频率的大小有关。
2 DDS的特点
相对于直接模拟频率合成以及锁相环频率合成这两种传统的合成技术而言,DDS由于采用了数字处理技术,并且以固定的时钟脉冲为基础,因而能够避免许多传统技术的不足。DDS具有以下主要特点:
(1)输出波形频率具有极高的分辨率。
当输入基准时钟频率满足系统要求时,增加相位累加器的位宽可以使输出分辨率足够小。以AD9850芯片为例,假设输入基准频率为12 MHz,相位累加器和频率控制字的位宽为32 bit,即式(1)中的N=32,当K=1时,输出分辨率可以达到2.8 MHz。而传统的模拟锁相环频率合成技术通常只能够达到1 kHz左右的分辨率。
(2)输出频率变化时间短。
DDS是一个开环系统,不带反馈环节,DDS的频率控制字改变后,最多经过一个基准时钟源周期的等待时间,相位累加器就会按新的相位步进量进行累加,即可实现输出频率的改变,因此,输入基准时钟源的频率越高,则频率转换耗时就越短。目前DDS的频率转换时间可达到纳秒级,要比采用其它频率合成方法快2～3个数量级[3]。
(3)输出信号频率动态范围大。
因为DDS的输出信号不像模拟锁相环频率合成电路那样容易受电路稳定性的影响,理论上只要在满足抽样定理的前提下,输出频率可以达到输入基准时钟源频率的50%,但考虑到输入低通滤波器的特性以及电路设计的难度,达到基准时钟频率的40%是可行的[4]。
(4)输出波形灵活。
从DDS实现的基本原理可知,只要在DDS内部加上所需要的特定控制功能,即可在输出端获得相应波形,比如实现调频、调幅和调相等。另外,可在波形ROM中存放特定的波形数据,在输出端可获得相应的波形,甚至可输出多路波形不同的信号。理论上可产生任意波形信号。
3 超声波振荡电路的设计
与传统的振荡电路设计相比,采用DDS设计的振荡电路硬件更为简单,没有自激振荡,也没有稳频、稳幅电路等环节,只需要一个单片机(本文采用C8051F021),一片DDS芯片(本文采用AD9850)以及简单的无源滤波电路即可构成一个高稳定的振荡器。该振荡器由C8051F021向AD9850提供基准时钟源以及频率控制字,并对AD9850进行控制,由AD9850根据频率控制字自动产生特定频率的正弦波形。由于AD9850的输出波形是由DA转换器产生的,其中含有高频分量,所以在AD9850的输出端必须增加一定的滤波措施。一般情况下,超声波换能器是由脉冲方波驱动的,所以增加一级比较器(本文采用LM293)将正弦波转换成方波,然后接功率放大电路就可以直接驱动超声波发射器了。本电路简单可靠,不需要任何可调器件,输出信号的幅度、频率极为稳定,只要C8051F021的输出基准时钟稳定,振荡器的输出信号就不会随环境温度、湿度的变化而变化,频率调整由C8051F021控制,可以小于1 Hz的步距进行调整,并且可调范围广,其参数性能明显优于传统振荡器。
AD9850是AD公司推出的高性能DDS芯片,它采用3.3 V或5 V电源供电,最高输入基准时钟频率可达125 MHz,内含一个可编程的DDS核心、波形存储器、一个10 bit的高速DAC和一个高速比较器,相位累加器位宽为32 bit,控制接口形式既具有并行方式也具有串行方式,波形存储器中存放的是正弦波形数据。在5 V供电、输入基准时钟为125 MHz时,芯片功耗仅为380 mW。当芯片正常工作时,相位寄存器的输出作为正弦波形查找表地址,通过查询表把输入地址的相位信息映射成正弦波幅度信号,最后驱动DAC以输出正弦波形。由于AD9850属于高速的数模混合器件,要想获得良好的效果,PCB布局布线也需要引起足够的重视,推荐采用4层板设计以保证电源和地信号的完整性。如果采用数字信号与模拟信号分开的话,地信号应该在AD9850芯片底下连接,连接芯片电源,地的铜导线应尽量宽。为消除高频开关噪声,在每个电源引脚附件加退耦电容是必要的。C8051F021与AD9850之间的连接方式可根据需要而定,可分为串行连接根数据线和并行连接根数据线2种方式,本文采用串行连接方式,具体电路如图3所示。
CLKIN为参考频率源输入,由C8051F021的时钟通过分频输出得到。W CLK为串行时钟信号,D7(DIO)为串行数据输入输出端。FQ UD为输出刷新控制信号。C8051F021每次向AD9850送40 bit数据(5 B),其中包括32 bit频率控制字,3 bit状态控制字和5 bit相位控制字[5]。AD9850的输出为正弦波,一般需要进行滤波处理,输出信号幅度随负载电阻变化,负载电阻大小的选择是决定输出信号幅度和波形好坏的关键因素。如图3所示,通过电阻R46、R47和电容C17可得到输出波形的基准电压,将该基准电压与输出波形进行比较即可获得占空比为50%方波输出。
4 AD9850驱动程序的实现
AD9850驱动程序相对比较简单,只需要实现2个函数:第一个函数为初始化函数,第二个函数实现向AD9850写数据的功能。函数声明如下:
void AD9850 Init(void);
void Write AD9850(uchar*freq data);
根据AD9850的复位时序要求,W CLK和FQ UD需要分别有一个上升沿跳变的过程,要注意2个上升沿之间的延时间隔。另外,向AD9850送数据时要求低位先送,芯片在上升沿采样数据,在送出最后一位数据且保证数据线仍然有效的前提下,将W CLK设置为低电平,同时设置FQ UD向高电平跳变。如果需要改变输出频率,只需要改变32 bit的频率控制字即可,输出频率精度极高,而且稳定可靠,只要参考源频率稳定,输出频率就一定稳定。AD9850控制字写入程序流程如图4所示。
5 结语
采用芯片的振荡电路已成功应用于矿用风速传感器的设计中。该振荡电路运行稳定可靠,不会随温度、湿度的变化产生频率漂移;频率调整极为方便,在使用过程中不需要重新调校,对改善风速传感器的性能起到了关键作用。这种通过采用DDS芯片来设计高稳定振荡信号源的方法,对于提高产品性能、可靠性以及智能化程度具有重要意义,并且这种对频率信号源的改进方法也具有通用性,不仅是对超声波振荡电路的改进,而且也对其它需要高稳定频率信号源的仪器仪表的性能提高具有借鉴意义。
参考文献
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[4]石雄.直接数字频率合成技术的应用与研究[D].武汉:华中科技大学,2007.
直接数字式频率合成器设计 篇6
直接数字频率合成技术 (Direct Digital Frequency Synthesis, 即DDFS, 一般简称DDS) , 是从相位概念出发直接合成所需要波形的一种新的频率合成技术。一个直接数字频率合成器由相位累加器、加法器、波形存储ROM、D/A转换器和低通滤波器 (LPF) 构成。DDS是直接数字式频率合成器的英文缩写。一块DDS芯片中主要包括频率控制寄存器、高速相位累加器和正弦计算器三个部分。频率控制寄存器可以串行或并行的方式装载并寄存用户输入的频率控制码;而相位累加器根据频率控制码在每个时钟周期内进行相位累加, 得到一个相位值;正弦计算器则对该相位值计算数字化正弦波幅度 (芯片一般通过查表得到) 。DDS芯片输出的一般是数字化的正弦波, 因此还需经过高速D/A转换器和低通滤波器才能得到一个可用的模拟频率信号。DDS的原理框图如图1:
其中fc为时钟频率, K为频率控制字, N为相位累加器的字长, m为ROM地址线位数, n为ROM的数据线宽度 (一般也为D/A转换器的位数) , fo为输出频率, 输出频率fo由fc和K共同决定:fo=fc×K/2N。又因为DDS遵循奈奎斯特 (Nyquist) 取样定律:即最高的输出频率是时钟频率的一半, 即fo=fc/2。实际中DDS的最高输出频率由允许输出的杂散水平决定, 一般取值为fo≤40%fc。
FPGA构成DDS的核心部分, 用于接收送来的频率字与相位字, 同时给D/A转换器输出正弦波数据。D/A抽样产生的杂波可以用低通滤波器滤除 (图2) 。
具体工作过程如下:
每来一个时钟脉冲, N位加法器将频率控制数据X与累加寄存器输出的累加相位数据相加, 把相加后的结果送至累加寄存器的输入端。累加寄存器一方面将在上一时钟周期作用后所产生的新的相位数据反馈到加法器的输入端, 以使加法器在下一时钟的作用下继续与频率控制数据X相加;另一方面将这个值作为取样地址值送入幅度/相位转换电路 (即图1中的正弦查询表) , 幅度/相位转换电路根据这个地址值输出相应的波形数据。最后经数/模转换和低通滤波器将波形数据转换成所需要的模拟波形。相位累加器在基准时钟的作用下, 进行线性相位累加, 当相位累加器累加满量时就会产生一次溢出, 这样就完成了一个周期, 这个周期也就是DDS合成信号的一个频率周期。
(二) 硬件设计
DDS的具体硬件电路框图见图3:
硬件选择:
FPGA芯片:Cyclone EP1C6Q240 (串行主动配置器件:EPCS1/EPCS4/EPCS16)
10针JTAG接口 (下载配置到FPGA)
48MHZ有源晶振
STC811复位芯片/E2PROM的复位芯片+CAT1025SI-30D
电源:L7805CV, AS2830-3.3/SPX1117-3.3, AS2830-1.5/SPX1117-1.5
D/A转换器:TI公司125M/S单路10 bit器件THS5651A
运放:OP07/AD8038
ICL7666
1. EP1C6Q240外围电路
EP1C6Q240的外围电路包括复位电路、AS配置电路、JTAG配置电路.
(1) 复位电路:采用低电平复位
(2) AS配置电路 (图4)
(3) JTAG配置电路 (图5)
2. 电源部分
电源部分为整个系统提供稳定可靠的电源供应。在该系统中, 需三个电源, 一个是FPGA的IO端口和其它器件使用的3.3V电源, 一个是供FPGA核心使用的1.5V电源, 5V电源供复位电路等。该部分主要由低压降线性稳压器件组成。电源部分的作用是为整个系统提供稳定的直流电源。
(1) 5V电源电路。电路是由10V电源变到5V电源, 利用线形稳压芯片L7805稳压。此芯片一种最简单的电源转换芯片, 基本上不要外围元件。
(2) 3.3V电源电路。I/O电压是由5V电源变到3.3V的电源提供, I/O电压 (VCCIO) 通常要求的电压轨是3.3V、2.5V、1.8V或1.5V。I/O标准可以由FPGA中的I/O模块独立设置, 因此一个FPGA就有可能存在一个以上的I/O电压。I/O电流要求取决于所用的I/O数量和时钟速度。通常, I/O电流要求低, 范围在几百毫安到3A。
(3) 1.5V电源电路。内核电压是由3.3V电源变到1.5V的电源提供。内核电压轨通常设定成VCCINT, 为FPGA逻辑供电。要求的电流从几百毫安到几十安培, 具体大小取决于时钟频率和所用的门数。因为该负载是呈高度容性, 内核电压电流要求可能在开始的时候很高。FPGA内核对瞬态响应的要求很严格, 内核电源电压必须缓慢增加并且常常要求在固定的时间长度内上升到稳定的电压。
3. D/A部分 (图6)
选用THS5651这一款D/A器件的主要理由是:在20 MHz的无杂散动态范围 (SFDR) 为61 d Bc;Setup/Hold Time为1ns;Differential Scalable Current Outputs:2 m A~20 Ma;3 V and 5V CMOS-Compatible Digital Interface;Straight Binary or Twos Complement Input;Power Dissipation:175 m W at 5 V, Sleep Mode:25 m W at 5 V。
4. 运放和低通部分 (图7)
OP07CS这款运放的主要特点:Low VOS:75μV maximum;Low VOS drift:1.3μV/°C maximum;Ultrastable vs.time:1.5μV per month maximum;Low noise:0.6μV p-p maximum;Wide input voltage range:±14 V typical;Wide supply voltage range:3 V to 18 V;125°C temperature-tested dice。
(三) 总结
本设计采用现场可编程门阵列 (FPGA) 实现了一个直接数字频率合成器, 主要由累加器、加法器、寄存器、存储器组成。直接数字频率合成器具有变频范围广、频率步进小、幅度和频率精度高、调谐方便等优点。本系统允许频率调谐、相位调谐, 可以产生正弦、余弦信号。具有设计简单可靠、调谐方便等优点。不过频率步进较大、步长大时波形精度较差, 但这些不是系统设计的缺陷, 可以通过增加控制字位数、增大存储器容量来简单解决, 亦可以改变波形存储的方式, 例如对正弦从0到π进行采样甚至从0到π/2进行采样, 只要在寄存器输出后加上一个相位判断, 即可在同样的步进与波形精度下减小存储器的容量要求 (分别可减小1/2和1/4) , 换句话说, 在同样的存储器的容量下便可以减小频率步进与提高波形精度。
参考文献
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5．8GHz频率合成器的设计 篇7
5.8 GHz频段是ISM (Industrial Scientific medical)频段之一,频率范围为5.725GHz至5.850GHz。该频段作为点对点或点对多点扩频通信系统、高速无线局域网、宽带无线接入系统、蓝牙技术设备及车辆无线自动识别系统等无线电台站的共用频段,有着广泛的运用。因而该频段高性能的频率合成器的设计不可或缺。
1. 频率合成器的设计
本文采用高性能锁相环频率合成器芯片PLL801-5820及微处理器STA2051,线性放大器STA-5063设计了一个5.8GHz频段内的频率合成系统。
1.1 系统结构设计
系统框图如图一所示。
CPU使用3个IO口分别与PLL的DATA,CLOCK,ENABLE相连,用以向PLL输入控制字,配置PLL的工作属性;PLL产生的5.8G射频信号经由放大器线性放大,然后由SMA头输出。
1.2 CPU设计
由于PLL801内部有3个控制字需要写入,故整个系统需要CPU协同工作。本系统中CPU使用STA2051,设计为最小系统,选择3个IO口作为通用输出口,分别向PLL801输出时钟信号,串行控制字和使能信号。该最小系统使用有源晶振,其产生的频率既作为CPU的振荡器频率源,又作为PLL801的参考频率源。
1.3 PLL模块设计
PLL801是一款高性能,高集成度的锁相频率合成芯片。内部结构如图二所示。鉴相器、环路滤波器、压控振荡器、预分频器和AB计数器都集成在内,外围电路简单,使用方便。
该芯片频率范围为5.790GHz至5.850GHz,步进200KHz,建立时间(1kHz以内)1至4ms,输出功率-6至0dBm,输出相噪(1kHz)—48至—54dBc/Hz,输出阻抗500hm。
PLL801共有3个控制字需要写入,分别是功能控制字、R计数器控制字和AB计数器控制字,每个控制字均有21bit组成。R,B,A由以下式(1),(2),(3)计算得出:
根据芯片型号不同P=32或P=8。
所以,当PLL的参考频率为10MHz,输出频率为5.8GHz,通道宽度500K,P=32时,由(1)～(4)式可以求出R=40,N=11600,B=362,A=16。
R由14位2进制表示:MSB 00000000101000 LSB
B由13位2进制表示:MSB 0000101101010 LSB
A由5位2进制表示:MSB 10000 LSB
所以,三个控制字分别应为:
功能控制字0000 0000 0001 0100 1001 1;
R计数器控制字0000 0000 0000 0101 0000 0;
AB计数器控制字1000 0101 1010 1010 0000 1。
在写入控制字时的时序分析如图三所示。
所以在设计中,写控制字时,先将ENABLE信号由高拉低,然后按照功能控制字、R计数器控制字、AB计数器控制字的顺序依次写入。写的过程中,先写高有效位(MSB),并且时钟的上升沿位于数据中央。写完数据后,ENABLE信号由低拉高。
1.4 放大器模块的设计
由于PLL801输出功率只有-6至0dBm,本系统中使用线性放大器STA-5063对其放大。STA-5063是专为WLAN802.11a和5.8GHz ISM频段所设计的驱动放大器。工作频段为3.3GHz到6.2GHz,在5.8GHz处,增益约为14dB,常温下噪声系数9dB左右。
射频信号经放大器放大后由SMA高频头输出测试。
1.5 阻抗匹配设计
PLL801合成5.8G射频信号,经过STA-5063放大后再由高频头输出。因为5.8G已属于微波频段,因此在印制版图设计的时候需要考虑分布参数,为了使信号在传输中无反射,需要阻抗匹配。将印制板电路视为微带电路模型,由微带传输线理论知:
根据以上经验公式,在厚度h=0.8mm,相对介电常数ε=4.6的印制板上,5.8GHz要求500hm特性阻抗匹配,可计算出传输线线宽为w=1.5mm。所以PLL801的输出端到STA-5063输入端以及STA-5063输出端到SMA接头之间的印制线线宽均设计为1.5mm。同时,应考虑到印制线弯曲对特性阻抗的影响,在设计版图时要求这两段印制线尽量走直,不弯折。
1.6 程序设计
按照5.8GHz频率进行设计,则PLL的初始化程序如下:
2. 实现及总结
该频率合成系统可以产生5.8G频段内的点频,也可以通过CPU的控制实现工作频段内的扫频。其产生的频率可作为信号源用于该频段的无线通信系统。实际制作出的电路测试频谱如图五所示。
摘要：介绍了5．8GHz频段及其应用领域。使用高性能的锁相频率合成芯片PLL801，微处理器STA2051，线性放大器STA-5063设计了一个5．8GHz频段的频率合成系统。分别介绍了PLL801和STA-5063的主要技术指标；阐述了该系统总体及各个部分的设计方案，并且针对射频信号的分布特性，对射频部分印制线做了阻抗匹配分析和设计。对实际设计出来的电路进行无线测试，结果显示该频率合成系统能够按照设计产生5．8GHz的信号。
参考文献
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一种高精度直接数字频率合成方法 篇8
关键词：直接数字频率合成,GNSS秒脉冲,电阻网络,快速修正
0引言
船载中高频 (MF/HF) 组合电台设备中需要同时产生多路高精度本振信号, 传统的模拟压控振荡器 (Voltage Control Oscillator, VCO) 本振方式存在频率固定和生产调试复杂度高等问题, 采用货架DDS芯片直接产生则需要多个DDS芯片, 成本较高, 且以上2种方式都需要一个高稳定度的晶振才能满足苛刻的频率容限要求。为了兼顾成本、频率产生灵活性和高稳定度, 在电台设计中利用FPGA多余的资源, 实现基于FPGA的DDS专用模块, 并利用中高频组合电台自带的GNSS导航定位模块输出的高精度秒脉冲信号, 对DDS模块的步进相位进行修正, 并利用电阻网络实现D/A数模转换, 产生出频率稳定度优于1 Hz的本振信号。
下面简要介绍基于FPGA的直接数字频率合成器设计方法, 重点阐述GNSS秒脉冲信号对DDS模块的修正方法, 以及修正后的数字信号如何经过倒T型电阻网络转换成模拟信号输出, 最后给出设计实现结果。
1基于FPGA的直接数字频率合成器
直接数字频率合成器是通过相位累加方式直接合成所需波形的一种新的频率合成技术[1]。不同于传统锁相环结构需要经过环路滤波进行频率调整和锁定过程, DDS方式具有建立时间快、转换时间快、频率精度高和频带宽等特点[2,3]。因此, 直接数字频率合成技术在移动通信、高清电视 (HDTV) 和无线WI-FI等领域如中得到广泛的应用。一个典型的DDS结构如图1所示。
由图1可以看到, DDS由控制器、频率控制字、相位累加器、正弦查找表、数模转换器和低通滤波器组成, 其中数模转换器和低通滤波器在FPGA外部实现。其工作原理如图2所示。
将正弦波的一个周期与图2极坐标上的单位圆对应起来, 圆周上点的角度对应正弦波的相位, 圆周上点在Y轴方向上的值是正弦波的幅度。按照奈奎斯特采样定律, 一个连续正弦波可以由一组间隔固定相位的离散点组成。所以, 按照某一个角度增量以逆时针方向周期性选择圆周上的对应点, 就能得到某个频率的正弦波。其角度增量的大小决定了正弦信号的频率, 初始相位决定了正弦信号的相位。在FPGA实现时, 相位累加器完成相位的累加, 每溢出一次代表正弦信号的一个周期, 每次的累加值即量化后的频率控制字, 累加器输出结果通过对应的正弦查找表得到正弦信号的幅度值。
用N比特表示相位, M比特表示幅度, W为N比特频率控制字的值, 则DDS输出的正弦信号频率fout为:
fout=W×fclk/2N
fclk为时钟频率, 最小频率精度为:
Δf=fclk/2N。 (2)
这里DDS模块设计中, 频率控制字量化精度N为32 bits, 工作时钟300 MHz, 最小频率精度0.07 Hz。M取12 bits, 正弦查找表采用1/4周期存储表。
2GNSS秒脉冲修正方法
国内外已有许多关于GNSS精确秒脉冲修正频率稳定度的研究[4,5], 主要利用GPS秒脉冲检测晶振频率准确度, 并通过D/A电路转换为电压量控制压控晶体振荡器, 微调晶体的频率, 这些方法只能输出固定频率, 调整速度慢。这里采用的方法是将GNSS秒脉冲信号和授时数据引入FPGA芯片, 通过对晶振频率计数实时计算并调整DDS频率控制字, 使得DDS的输出频率稳定在设定值上。将上述DDS模块加入GNSS秒脉冲修正后的框图如图3所示。
秒脉冲有效性检测模块通过GNSS的授时数据判定当前GNSS秒脉冲的有效性, 若数据有效, 则将有效标志输出至DDS频率控制字计算模块, 以判定此时DDS频率控制字计算有效。当秒脉冲上升沿检测模块检测到秒脉冲上升沿, 计数器对晶体频率开始计数, 检测到下一个秒脉冲上升沿后停止计数, 计数值即为晶体振荡器频率, 将其存入结果锁存器。计数器可以采用多次计数取移动平均值的方法减小测量误差。DDS频率控制字计算模块根据标称频率值和晶体振荡器频率计数值进行计算, 将修正后的DDS频率控制字输出至相位累加器, 从而修正DDS的输出频率。
由于DDS模块输入频率源为晶体振荡器, 所以其输出频率的误差与晶体振荡器的误差相关。计数器及结果锁存器在准确的GNSS秒脉冲信号周期下得到的晶体振荡器频率计数值, 可以用来对DDS输出频率的误差进行修正。假定期望DDS的输出标称频率为F0, 计数器及结果锁存器实际测得的晶振频率为Fc, DDS内部工作时钟为晶振时钟的N倍频, 则归一化的频率控制字为:
FTW=2π·F0/ (Fc·N) 。 (3)
式中, 2π表示一个周期。
设DDS相位累加器的位宽为M, 将2π以2M量化, 则实际的频率控制字为:
W=round (2M·F0/ (Fc·N) ) 。 (4)
式中, round表示取整数。
显然, 在接收到的GNSS授时数据有效的情况下, DDS输出频率每秒都能得到修正, 并且由于DDS芯片的工作特点, 其修正效果立即在DDS输出频率上得到体现, 从而获得了对期望的DDS输出标称频率开环直接修正速度快、精度高的有益效果。
3倒T型电阻网络D/A转换器
修正后的DDS输出的是一个M位二进制数, 需要经过数模转换生成可用的模拟频率信号。倒T型电阻网络是应用最多的一种D/A转换器。
n位倒T型电阻网络D/A转换器的原理图如图4所示。由图中可以看出, 解码网络电阻只有2种:即R和2R, 且构成倒T型, 故又称为R-2R倒T型电阻网络DAC, 其中S0～Sn-1为模拟开关。
模拟开关Si由输入数码Di控制, 当Di=1时Si接运算放大器反相端, 电流Ii流入求和电路;当Di=0时, Si则将电阻2R接地。根据运算放大器线性运用的“虚地”的概念可知, 无论模拟开关Si处于何种位置, 与Si相连的2R电阻均将接 “地” (地或虚地) 。依次类推, 这样, 流经2R电阻的电流与开关位置无关, 为确定值。分析R-2R电阻网络可以发现, 从每个节点向左看的二端网络等效电阻均为R, 流入每个2R电阻的电流从高位到低位按2的整数倍递减。设基准电压源电压为VREF, 则总电流为I=VREF/R, 则流过各开关支路 (从右到左) 的电流分别为I/2、I/4、… I/2n-1、I/2n。于是可得到各支路的总电流为:
输出电压为:
式 (6) 表明, 对于在图4电路中输入的每一个二进制数, 均能在其输出端得到与之成正比的模拟电压。倒T形电阻网络由于流过各支路的电流恒定不变, 故在开关状态变化时, 不需电流建立时间, 所以该电路转换速度快, 尖峰脉冲干扰较小, 是使用最广泛的一种D/A转换器。
4设计实现
在电台设计中实现了这里所描述的一个频率合成器。其中DDS采用Altera公司的CycloneIII系列的FPGA, 型号EP3C5, 编程语言为Verilog, 采用50 ppm的普通有源晶振。如上所述, 正弦查找表输出是12位二进制数, 综合考虑体积和精度, 选择高8位作为电阻网络的开关信号, 将对应FPGA输出IO接图4所示的电阻网络的D0～Dn, 这里n取8。产生1 MHz频率信号时的频谱分析图如图5所示。
如图5所示, 测得的中心频率点1的频率分辨率精确到0.001 Hz, 旁瓣与主瓣相差-74.44 dB, 完全可以满足10 Hz的频率稳定度要求。
5结束语
上述依据GNSS接收机模块的1PPS秒脉冲输出精度能达到ns量级这一特性, 将其用于直接数字频率合成器实时修正, 并利用倒π型电阻网络转换输出。验证系统实测结果表明, 该方法产生的频率精度高、频率设置灵活、转换速度快, 对于船载中高频电台这类频率较低的应用场合, 完全可以满足信号调制或解调对本振频率的需求。
参考文献
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