雷达频率合成器（共7篇）
雷达频率合成器 篇1
本文著录格式:[1]张宏铭.基于AD9959的雷达频率合成器的设计[J].软件, 2014, 35 (4) :141-142, 149
0 引言
随着高新技术在军事装备中应用越来越广泛, 对装备研制的要求也越来越高, 特别是在雷达系统中, 频率合成技术是其中的关键技术之一, 它要求在一个很宽的频率范围内以快捷的速度, 提供大量的高精度、高分辨率、高稳定度的频率信号。本文提出用DDS+PLL相结合的方式设计频率合成器, 即具备DDS芯片频率分辨率高、频率转换时间快、输出相位噪声低等优良特性, 同时具备PLL芯片锁定频率高、带宽宽以及频谱质量好等优点, 解决了置频时间长、分辨率较低、输出频率低、杂散性能较差等缺点, 可以获得更高的频率分辨率、更快的信号建立时间、低相噪和宽输出频率范围等性能。设计中采用的DDS芯片为AD9959, PLL芯片为ADF4110[1]。
AD9959是美国ADI公司生产的一款高集成度频率合成器, 它能产生500MHz的模拟正弦波, 具有频率转换时间短、频率分辨率高、频率稳定度高、输出信号频率和相位可快速程控切换、芯片体积小、功耗低等优点, 因此可以很容易地对信号实现全数字式调制。
ADF4110是美国ADI公司生产的高性能锁相频率合成芯片, 主要由数字鉴相器、电荷泵、R分频器、A, B计数器及双模前置P/P+1分频器等组成, 可以用来在无线接收机和发射机的上变频和下变频部分实现本振[2]。
2 AD9959介绍
2.1 主要性能特点
4路带10位DAC的DDS通道, 最高取样频率为500MSPS;
大于65d B的通道隔离度;
32位频率分辨率;
14位相位失调分辨率;
10位输出幅度可缩放的分辨率;
具有增强数据吞吐量的串行I/O口 (SPI) ;
内置多器件同步功能;
内置时钟倍频锁相环 (4~20倍倍频) ;
可软件/硬件控制以降低功耗。
2.2 结构说明
AD9959内部集成了四个DDS核, 因此可对四个内部同步输出通道独立进行编程。通过一个公用系统时钟在芯片内部同步其独立的通道, AD9959可以对由于模拟处理 (例如滤波、放大) 或者PCB布线失配而产生的外部信号通道的不均衡进行有效的校正, 从而使系统工程师用相当少的时间和精力去处理这个通常很复杂的系统设计问题。AD9959的内部结构如图1所示。
它由时序与控制逻辑电路、模数转换器、数据寄存器、相位累加器、相位寄存器、多路选择器和SPI串行通信接口控制器等组成。图中CS为芯片的片选信号输入端, 高电平有效。SDIO_0~SDIO_3为双向引脚, 用于串行操作的数据输入和输出。SCLK为I/O串行操作时钟输入端, 在该端的上升沿写入数据, 下降沿读出数据。IOUT为输出引脚, 四个通道各有一个互补输出端, 使用时需接高拉电阻至电源。
3 SPI串行通信接口[3]
AD9959具有SPI串行通信接口, 极易实现与FPGA的通信。SPI通信是通过SDIO_0~SDIO_3、CS和SCLK等引脚实现的。为保证能正确传送数据到AD9959的数据寄存器, 要严格按照通信命令格式及时序的要求进行。读取寄存器命令格式见表1, 命令序列由8位二进制数组成, 第一位为读/写控制位, 为“1”则读取寄存器数据, 为“0”则向寄存器中写入数据;中间两位为无关位;最后五位为寄存器选择位, D0~D4分别对应寄存器A0~A4。图2说明了向AD9959写指令或数据的操作时序。
AD9959与FPGA的通讯周期分为两个阶段, 第一阶段为指令周期, 当SCLK为上升沿时, 将8位数据依次写入AD9959中;第二阶段为数据传送周期, 此时传送波形参数的控制字。其中CS低电平的时间必须为16个时钟的整数倍。
4 硬件电路设计
4.1 设计原理
设计原理如图3所示。采用FPGA来控制DDS的输出频率, 即控制锁相环的参考频率, 利用锁相环的倍频作用, 可以提高系统的输出频率, 从而实现系统的多频段输出[4]。
方案设计中充分考虑DDS和PLL的特点, PLL的带通特性可以很好的抑制DDS输出频谱中的杂散, DDS的高分辨率保证频率步进可以设置的足够小, 因此设计的信号合成器可以得到高的频率、较快的频率转换速度、较高的频率分辨率, 同时保证系统杂散和相位噪声性能[5]。
4.2 相位噪声计算[6]
在频率合成系统中, 凡是对特定频率的信号进行加、减、乘、除等四则运算时都要改变原始信号的相位噪声。相位噪声计算公式为:
其中, 锁相芯片ADF4110的相位噪声基数为-219d Bc/Hz, 设定频率合成器中心频率为9.4GHz, 改变控制字使fdds为47MHz, R=1。经过计算相位噪声为-97 d Bc/Hz, 噪声指标良好, 满足设计要求。
5 结束语
采用DDS激励PLL的频率合成技术, 克服了宽带系统中DDS输出频率较低和PLL频率分辨率低的缺点。通过合理设计环路低通滤波器、相位噪声等性能得到提高, 最终设计出了高性能频率合成器。
摘要：为实现雷达所需的高精度、高分辨率和高稳定度频率信号的要求, 针对高性能频率合成芯片AD9959的性能特点, 结合高性能锁相频率合成芯片ADF4110的优点, 设计一种基于DDS+FPGA+PLL的雷达频率合成器。介绍了AD9959的主要功能特点, 并对其内部结构进行说明, 设计了频率合成器的硬件组成原理, 利用SPI串行通信接口实现了与FPGA的通信控制, 最后通过对系统相位噪声的计算, 说明该设计达到了预期的目标。
关键词：AD9959,频率合成,I2C,PLL
参考文献
[1]任鹏.基于DDS和PLL技术的频率合成器设计与实现[D].国防科学技术大学硕士学位论文, 2009.
[2]张珂勇.基于ADF4111的锁相频率合成器设计.电子设计工程, 2012 (12) :81~83.ZHANG Ke-yong.A design of PLL frequency synthesizer based on ADF4111.Electronic Design Engineering, 2012 (12) :81~83.
[3]郑黄婷.基于FPGA的DDS波形信号发生器的设计.电子设计工程, 2012 (12) :153.ZHENG Huang-ting.Design of DDS signal generator based on FPGA.Electronic Design Engineering, 2012 (12) :153.
[4]姜威.实用电子系统设计基础[M].北京:北京理工大学出版社, 2008.
[5]张厥盛, 郑继禹.锁相技术[M].西安:西安电子科技大学出版社, 2003.
[6]陈凌云.C波段频率合成源的研制[D].南京:南京理工大学, 2005.
LFMCW雷达频率源设计 篇2
线性调频连续波 (LFMCW) 雷达系统的发射频率随着时间线性变化, 利用发射波信号和接收到的回波信号之间的频率差可以精确测定目标距离。频率源是雷达的关键组成部分, 用于产生雷达发射所需的特定频率、功率的波形。锁相环路合成 (PLL) 和直接数字合成 (DDS) 是频率合成的主要方法。PLL方法具有工作频率高、频带宽、频谱纯度高等优点, 但其频谱分辨率较低, 频率转换速度慢;DDS方法频率分辨率高、频率转换速度快、相位噪声低, 但其合成的频率比较低, 且频谱杂散比较大。本文采用DDS+PLL的方法, 将二者的优点结合起来, 可以得到X波段的线性调频信号, 其相位噪声低、频率转换速度快、线性度高, 可以作为测距雷达的发射信号。
1频率源系统方案
在某测距雷达研究项目中, 需要设计一款高性能的LFMCW频率合成器用于雷达的发射波形, 主要技术指标为:波形为三角波线性调频, 频率为9.5 GHz～10.5 GHz, 频率步进200 kHz, 调制周期20 ms, 相位噪声低于-90 dBc@10 kHz。
根据上述指标, 决定采用DDS输出作为PLL的激励信号的方案, 系统框图如图1所示。DDS芯片的参考时钟采用120 MHz的晶体振荡器, 由单片机控制DDS芯片产生频率为23.75 MHz～26.25 MHz的三角波线性调频信号, 之后接一低通滤波器将DDS的宽带杂散滤除, 经低通滤波之后的信号送给PLL, 经PLL的400次倍频作用后得到9.5 GHz～10.5 GHz的输出信号。
2硬件电路设计
2.1 主要器件的选择
DDS芯片选用ADI公司的AD9854, 这是一款性能优良、功能全面的DDS芯片。AD9854的参考时钟频率高达300 MHz, 具有48位可编程频率控制字, 频率分辨率可达1 uHz。AD9854共有5种工作模式, 分别为SINGLE TONE, FSK, RAMPED FSK, CHIRP和BPSK, 可以方便的通过控制寄存器来选择所用的工作模式。本方案所选择的是RAMPED FSK模式, 只要单片机设置好扫频的最高、最低频率, 扫频步进, 扫频时间等参数, AD9854即可产生三角形LFMCW信号。
PLL模块选择ADI公司的ADF4107, 它的最高工作频率为7 GHz, 因此VCO输出的信号不能直接送给它鉴相, 需要经过外部分频之后再送给ADF4107。ADF4107主要由鉴相鉴频器、可编程参考时钟分频器、双模预分频器、A、B分频计数器、高精度电荷泵等组成。可以通过对器件的编程设置它的分频比和鉴相频率。
VCO选择的是Hittite公司的HMC530, 这是一款采用MMIC工艺的低噪声VCO, 控制输出的频率范围为9.5 GHz～10.8 GHz, 满足本设计的需求, 输出端有2分频和4分频输出端口, 使用方便。
2.2 DDS输出端低通滤波器设计
DDS输出的信号有较多的杂散和高次谐波, 需要先进行低通滤波之后再送给PLL。常用低通滤波器的频率响应有3种:巴特沃斯型、切比雪夫型和椭圆型。巴特沃斯响应通带最平坦, 但过渡带较大;椭圆型通带内有纹波, 但过渡带最窄, 它主要用于需要滤除的频率离通带较近的情况;而切比雪夫型介于二者之间。
在本设计中, DDS输出的频率最大为26.25 MHz, 为了最大程度降低AD9854芯片的120 MHz参考时钟的干扰, 选择了具有窄过渡带特性的椭圆滤波器。根据系统指标要求, 选择通带为27 MHz左右, 阻带30 MHz。
使用传统设计方法需要进行繁琐的计算, 使用设计软件可以很方便的得到元器件的参数。在这里使用了ADS仿真软件中的滤波器设计向导, 设计了一7阶椭圆滤波器, 设计目标为通带频率为27MHz, 带内纹波小于1dB, 在30MHz处衰减大于50dB。由仿真得到的精确元件值在实际中很难实现, 选择与精确值最接近的实际可以得到的元件值后重新仿真, 可以看出滤波特性仍然满足要求。滤波器的拓扑结构和仿真结果分别如图2和图3所示。
2.3 PLL环路滤波器设计
环路滤波器是PLL的重要组成部分, 对锁相环的各项性能指标起着决定性作用, 合理的设置环路滤波器的带宽可以有效的抑制杂散和相位噪声。因为有源滤波器采用了放大器会引入噪声, 所以一般会优先选择无源滤波器, 但是如果VCO的控制电压超过了PLL的电荷泵电压, 则必须选用有源滤波器, 在对环路误差信号滤波的同时可以提供一定的增益, 从而达到VCO所需的控制电压要求。
本设计方案中, VCO的输出最大频率为10.5 GHz, 其对应的控制电压为8 V, 超过了ADF4107的输出电压, 因此选择有源环路滤波器, 在此选择二阶有源滤波器, 其结构如图4所示。
该结构中, 运放的作用是提供电压增益, 以提高VCO的控制电压达到所需频率的输出。R3、C3构成鉴相频率抑制滤波器。环路滤波器中各个元件参数值的选取使用ADI公司的PLL仿真软件ADIsimPLL得到。
3 PLL电路的仿真和结果分析
3.1 PLL仿真
由于ADIsimPLL不能仿真扫频激励信号, 在此选择中心频率10 GHz作为输出频率, 对应的鉴相频率为25 MHz。
环路滤波器的带宽选择也很重要, PLL输出的相位噪声分为两个部分, 环路带宽以内的相位噪声由参考信号的相噪和鉴相器自身的噪声特性决定, 环路滤波器以外的相位噪声由VCO的相位噪声水平决定, 它们共同构成了PLL的总的相位噪声。从过滤VCO的相位噪声考虑环路带宽应越宽越好, 从过滤参考信号和鉴相器自身相噪的角度考虑, 环路带宽应越窄越好。并且环路带宽和PLL锁定时间也有关, 带宽越宽锁定时间越短, 带宽越窄锁定时间越长。因此选择环路带宽时要多方面综合考虑, 一般选择鉴相频率的1/10或者1/20。考虑到系统对调制周期的要求, 锁相时间应越短越好, 所以这里选择鉴相频率的1/10即2.5 MHz。
在软件中设置锁相环的参数如下:
(a) 输出频率:10 GHz
(b) 鉴频鉴相频率:25 MHz
(c) 参考频率:25 MHz
(d) 电荷泵电压:5 V
(e) VCO压敏系数:Kv=140 MHz/V
(f) 环路带宽:2.5 MHz
(g) 相位裕度:45度
设置好参数后直接进行仿真即可得到锁相环电路和仿真结果的时域及频域图。锁相环电路图如图5所示。VCO输出后需经过二分频之后频率才满足ADF4107对于输入频率的要求, 选用的VCO芯片HMC530的输出有二分频输出端口, 可以直接使用此芯片获得二分频输出。
PLL锁定时间和相位噪声如图6和图7所示。
3.2 结果分析
锁相环整个系统的带内相位噪声由下式进行衡量:
PHtotal=PHsynth+20lgN+10lgfo
其中PHtotal为整个锁相环系统的相位噪声, PHsynth为锁相环芯片自身的相位噪声, N为PLL的分频次数。fo为鉴相频率。用此计算式计算本设计的锁相环带内相位噪声, 查看ADF4107器件资料可知-223 dBc/Hz, 分频次数N=400, fo=25 MHz。则有:
PHtotal (10 GHz) =-223+20lg400+10lg25×106
=-97.02 dBc/Hz
由仿真图7可以看出, 计算结果和仿真结果吻合。
由系统设计指标要求, 调制周期为20 ms, 则从9.5 GHz扫频到10.5 GHz需要10 ms, 频率步进为200 kHz, 则完成1 GHz扫频需要10 000次跳频, 则每次跳频时间为1 us。要使PLL能够跟踪DDS输出的LFMCW的频率变化, 则PLL的锁定时间应小于1 us, 由图6可见, 锁定时间约为600 ns, 完全满足要求。
4 PCB板设计注意事项
PCB板的布局和布线对整个系统的最终实现性能具有重要的影响, 因为本频率源设计中同时存在数字信号和模拟信号, 因此在设计PCB时数字和模拟部分应尽量分开走线, 数字地和模拟地应该分开, 并一点连接, 尽可能的避免数字和模拟信号之间的相互影响。供电线路应注意去耦设计, 以降低信号之间的串扰。由于最终输出的信号频率很高, 为避免和整个雷达系统其他部分之间相互辐射电磁能量而相互干扰, 还应加金属屏蔽板罩。
5结语
本文采用DDS+PLL的方案, 利用ADI公司的DDS芯片AD9854和PLL芯片ADF4107设计了X波段的LFMCW雷达的频率源, 利用ADS和ADIsimPLL仿真软件设计了低通滤波器和PLL电路, 省去了繁琐的计算过程, 提高了设计效率和设计的准确度, 从仿真结果看整个频率源系统的相位噪声、锁定时间都达到了很好的指标, 满足系统设计要求。
参考文献
[1]张厥盛, 郑继禹, 万心平.锁相技术[M].西安:西安电子科技大学出版社, 1994.
[2]徐兴福.ADS2008射频电路设计与仿真实例[M].北京:电子工业出版社, 2010.
直接数字式频率合成器设计 篇3
直接数字频率合成技术 (Direct Digital Frequency Synthesis, 即DDFS, 一般简称DDS) , 是从相位概念出发直接合成所需要波形的一种新的频率合成技术。一个直接数字频率合成器由相位累加器、加法器、波形存储ROM、D/A转换器和低通滤波器 (LPF) 构成。DDS是直接数字式频率合成器的英文缩写。一块DDS芯片中主要包括频率控制寄存器、高速相位累加器和正弦计算器三个部分。频率控制寄存器可以串行或并行的方式装载并寄存用户输入的频率控制码;而相位累加器根据频率控制码在每个时钟周期内进行相位累加, 得到一个相位值;正弦计算器则对该相位值计算数字化正弦波幅度 (芯片一般通过查表得到) 。DDS芯片输出的一般是数字化的正弦波, 因此还需经过高速D/A转换器和低通滤波器才能得到一个可用的模拟频率信号。DDS的原理框图如图1:
其中fc为时钟频率, K为频率控制字, N为相位累加器的字长, m为ROM地址线位数, n为ROM的数据线宽度 (一般也为D/A转换器的位数) , fo为输出频率, 输出频率fo由fc和K共同决定:fo=fc×K/2N。又因为DDS遵循奈奎斯特 (Nyquist) 取样定律:即最高的输出频率是时钟频率的一半, 即fo=fc/2。实际中DDS的最高输出频率由允许输出的杂散水平决定, 一般取值为fo≤40%fc。
FPGA构成DDS的核心部分, 用于接收送来的频率字与相位字, 同时给D/A转换器输出正弦波数据。D/A抽样产生的杂波可以用低通滤波器滤除 (图2) 。
具体工作过程如下:
每来一个时钟脉冲, N位加法器将频率控制数据X与累加寄存器输出的累加相位数据相加, 把相加后的结果送至累加寄存器的输入端。累加寄存器一方面将在上一时钟周期作用后所产生的新的相位数据反馈到加法器的输入端, 以使加法器在下一时钟的作用下继续与频率控制数据X相加;另一方面将这个值作为取样地址值送入幅度/相位转换电路 (即图1中的正弦查询表) , 幅度/相位转换电路根据这个地址值输出相应的波形数据。最后经数/模转换和低通滤波器将波形数据转换成所需要的模拟波形。相位累加器在基准时钟的作用下, 进行线性相位累加, 当相位累加器累加满量时就会产生一次溢出, 这样就完成了一个周期, 这个周期也就是DDS合成信号的一个频率周期。
(二) 硬件设计
DDS的具体硬件电路框图见图3:
硬件选择:
FPGA芯片:Cyclone EP1C6Q240 (串行主动配置器件:EPCS1/EPCS4/EPCS16)
10针JTAG接口 (下载配置到FPGA)
48MHZ有源晶振
STC811复位芯片/E2PROM的复位芯片+CAT1025SI-30D
电源:L7805CV, AS2830-3.3/SPX1117-3.3, AS2830-1.5/SPX1117-1.5
D/A转换器:TI公司125M/S单路10 bit器件THS5651A
运放:OP07/AD8038
ICL7666
1. EP1C6Q240外围电路
EP1C6Q240的外围电路包括复位电路、AS配置电路、JTAG配置电路.
(1) 复位电路:采用低电平复位
(2) AS配置电路 (图4)
(3) JTAG配置电路 (图5)
2. 电源部分
电源部分为整个系统提供稳定可靠的电源供应。在该系统中, 需三个电源, 一个是FPGA的IO端口和其它器件使用的3.3V电源, 一个是供FPGA核心使用的1.5V电源, 5V电源供复位电路等。该部分主要由低压降线性稳压器件组成。电源部分的作用是为整个系统提供稳定的直流电源。
(1) 5V电源电路。电路是由10V电源变到5V电源, 利用线形稳压芯片L7805稳压。此芯片一种最简单的电源转换芯片, 基本上不要外围元件。
(2) 3.3V电源电路。I/O电压是由5V电源变到3.3V的电源提供, I/O电压 (VCCIO) 通常要求的电压轨是3.3V、2.5V、1.8V或1.5V。I/O标准可以由FPGA中的I/O模块独立设置, 因此一个FPGA就有可能存在一个以上的I/O电压。I/O电流要求取决于所用的I/O数量和时钟速度。通常, I/O电流要求低, 范围在几百毫安到3A。
(3) 1.5V电源电路。内核电压是由3.3V电源变到1.5V的电源提供。内核电压轨通常设定成VCCINT, 为FPGA逻辑供电。要求的电流从几百毫安到几十安培, 具体大小取决于时钟频率和所用的门数。因为该负载是呈高度容性, 内核电压电流要求可能在开始的时候很高。FPGA内核对瞬态响应的要求很严格, 内核电源电压必须缓慢增加并且常常要求在固定的时间长度内上升到稳定的电压。
3. D/A部分 (图6)
选用THS5651这一款D/A器件的主要理由是:在20 MHz的无杂散动态范围 (SFDR) 为61 d Bc;Setup/Hold Time为1ns;Differential Scalable Current Outputs:2 m A~20 Ma;3 V and 5V CMOS-Compatible Digital Interface;Straight Binary or Twos Complement Input;Power Dissipation:175 m W at 5 V, Sleep Mode:25 m W at 5 V。
4. 运放和低通部分 (图7)
OP07CS这款运放的主要特点:Low VOS:75μV maximum;Low VOS drift:1.3μV/°C maximum;Ultrastable vs.time:1.5μV per month maximum;Low noise:0.6μV p-p maximum;Wide input voltage range:±14 V typical;Wide supply voltage range:3 V to 18 V;125°C temperature-tested dice。
(三) 总结
本设计采用现场可编程门阵列 (FPGA) 实现了一个直接数字频率合成器, 主要由累加器、加法器、寄存器、存储器组成。直接数字频率合成器具有变频范围广、频率步进小、幅度和频率精度高、调谐方便等优点。本系统允许频率调谐、相位调谐, 可以产生正弦、余弦信号。具有设计简单可靠、调谐方便等优点。不过频率步进较大、步长大时波形精度较差, 但这些不是系统设计的缺陷, 可以通过增加控制字位数、增大存储器容量来简单解决, 亦可以改变波形存储的方式, 例如对正弦从0到π进行采样甚至从0到π/2进行采样, 只要在寄存器输出后加上一个相位判断, 即可在同样的步进与波形精度下减小存储器的容量要求 (分别可减小1/2和1/4) , 换句话说, 在同样的存储器的容量下便可以减小频率步进与提高波形精度。
参考文献
[1]罗朝霞, 高书莉.CPLD/FPGA设计及应用[M].人民邮电出版社, 2007
[2]王诚, 吴继华, 等.Altera FPGA/CPLD设计[M].北京:人民邮电出版社, 2005:58-62.
[3]Altera Corporation.Cyclone Device Handbook.US:Altera Corporation, 2005:239-246.
[4]Altera Corporation.Serial Configuration Device Features.US:Altera Corporation, 2005:4-10.
5．8GHz频率合成器的设计 篇4
5.8 GHz频段是ISM (Industrial Scientific medical)频段之一,频率范围为5.725GHz至5.850GHz。该频段作为点对点或点对多点扩频通信系统、高速无线局域网、宽带无线接入系统、蓝牙技术设备及车辆无线自动识别系统等无线电台站的共用频段,有着广泛的运用。因而该频段高性能的频率合成器的设计不可或缺。
1. 频率合成器的设计
本文采用高性能锁相环频率合成器芯片PLL801-5820及微处理器STA2051,线性放大器STA-5063设计了一个5.8GHz频段内的频率合成系统。
1.1 系统结构设计
系统框图如图一所示。
CPU使用3个IO口分别与PLL的DATA,CLOCK,ENABLE相连,用以向PLL输入控制字,配置PLL的工作属性;PLL产生的5.8G射频信号经由放大器线性放大,然后由SMA头输出。
1.2 CPU设计
由于PLL801内部有3个控制字需要写入,故整个系统需要CPU协同工作。本系统中CPU使用STA2051,设计为最小系统,选择3个IO口作为通用输出口,分别向PLL801输出时钟信号,串行控制字和使能信号。该最小系统使用有源晶振,其产生的频率既作为CPU的振荡器频率源,又作为PLL801的参考频率源。
1.3 PLL模块设计
PLL801是一款高性能,高集成度的锁相频率合成芯片。内部结构如图二所示。鉴相器、环路滤波器、压控振荡器、预分频器和AB计数器都集成在内,外围电路简单,使用方便。
该芯片频率范围为5.790GHz至5.850GHz,步进200KHz,建立时间(1kHz以内)1至4ms,输出功率-6至0dBm,输出相噪(1kHz)—48至—54dBc/Hz,输出阻抗500hm。
PLL801共有3个控制字需要写入,分别是功能控制字、R计数器控制字和AB计数器控制字,每个控制字均有21bit组成。R,B,A由以下式(1),(2),(3)计算得出:
根据芯片型号不同P=32或P=8。
所以,当PLL的参考频率为10MHz,输出频率为5.8GHz,通道宽度500K,P=32时,由(1)～(4)式可以求出R=40,N=11600,B=362,A=16。
R由14位2进制表示:MSB 00000000101000 LSB
B由13位2进制表示:MSB 0000101101010 LSB
A由5位2进制表示:MSB 10000 LSB
所以,三个控制字分别应为:
功能控制字0000 0000 0001 0100 1001 1;
R计数器控制字0000 0000 0000 0101 0000 0;
AB计数器控制字1000 0101 1010 1010 0000 1。
在写入控制字时的时序分析如图三所示。
所以在设计中,写控制字时,先将ENABLE信号由高拉低,然后按照功能控制字、R计数器控制字、AB计数器控制字的顺序依次写入。写的过程中,先写高有效位(MSB),并且时钟的上升沿位于数据中央。写完数据后,ENABLE信号由低拉高。
1.4 放大器模块的设计
由于PLL801输出功率只有-6至0dBm,本系统中使用线性放大器STA-5063对其放大。STA-5063是专为WLAN802.11a和5.8GHz ISM频段所设计的驱动放大器。工作频段为3.3GHz到6.2GHz,在5.8GHz处,增益约为14dB,常温下噪声系数9dB左右。
射频信号经放大器放大后由SMA高频头输出测试。
1.5 阻抗匹配设计
PLL801合成5.8G射频信号,经过STA-5063放大后再由高频头输出。因为5.8G已属于微波频段,因此在印制版图设计的时候需要考虑分布参数,为了使信号在传输中无反射,需要阻抗匹配。将印制板电路视为微带电路模型,由微带传输线理论知:
根据以上经验公式,在厚度h=0.8mm,相对介电常数ε=4.6的印制板上,5.8GHz要求500hm特性阻抗匹配,可计算出传输线线宽为w=1.5mm。所以PLL801的输出端到STA-5063输入端以及STA-5063输出端到SMA接头之间的印制线线宽均设计为1.5mm。同时,应考虑到印制线弯曲对特性阻抗的影响,在设计版图时要求这两段印制线尽量走直,不弯折。
1.6 程序设计
按照5.8GHz频率进行设计,则PLL的初始化程序如下:
2. 实现及总结
该频率合成系统可以产生5.8G频段内的点频,也可以通过CPU的控制实现工作频段内的扫频。其产生的频率可作为信号源用于该频段的无线通信系统。实际制作出的电路测试频谱如图五所示。
摘要：介绍了5．8GHz频段及其应用领域。使用高性能的锁相频率合成芯片PLL801，微处理器STA2051，线性放大器STA-5063设计了一个5．8GHz频段的频率合成系统。分别介绍了PLL801和STA-5063的主要技术指标；阐述了该系统总体及各个部分的设计方案，并且针对射频信号的分布特性，对射频部分印制线做了阻抗匹配分析和设计。对实际设计出来的电路进行无线测试，结果显示该频率合成系统能够按照设计产生5．8GHz的信号。
参考文献
[1]廖承恩．微波技术基础[M]．西安：西安电子科技大学出版社，1994
[2]市川裕一，青木胜．高频电路设计与制作[M]．卓圣鹏，译北京：科学出版社，2006
雷达频率合成器 篇5
直接数字频率合成(Di r ect Di gi t al Fr equency Synt hes i s,即DDS)是将先进的数字信号处理理论与方法引入信号合成领域，实现了合成信号的频率转换速度与频率准确度之间的统一。与传统的合成技术相比，该技术具有频率分辨率高、频率变换速度快、相位可连续变化等特点，被广泛使用于电信与电子仪器领域，是无线通信系统实现设备全数字化的一个关键技术。
DDS技术的关键就是相幅转换部分，传统的方法主要是ROM查表法。还有一种DDS，它不需要使用ROM来存储波形量化值，而是使用CORDI C(Coor di nat e Rot at i on Di gi t al Comput i ng)算法(又称为坐标旋转数字计算方法)代替ROM查找表算法，直接计算出正弦值和余弦值。本文对这两种算法进行编程、仿真研究，并进行比较。
1 基于查表法的DDS
1.1 DDS原理与组成
要直接合成一个正弦波，首先应将正弦函数进行数字量化，然后以相位为地址，以幅值为量化数据，依次存入波形存储器。DDS使用了相位累加技术来控制波形存储器的地址，在每一个基准时钟周期中，都把一个相位增量加到相位累加器的当前结果上。相位累加器的输出即为波形存储器的地址，通过改变相位增量，即可以改变DDS的输出频率值，所以基准时钟频率的稳定度也就是输出频率的稳定度。相位累加器输出的地址，由波形存储器取出波形量化数据，经过数模转换器得到相应的阶梯正弦波，最后再使用低通滤波器对其进行平滑，得到所需频率的平滑连续的正弦波。
DDS基本原理组成框图如图一所示。它主要由标准参考时钟、相位累加器、相位寄存器、波形存储器、D/A数模转换器、低通滤波器等部分构成。
相位累加器以频率控制字FM为步长进行累加运算，产生所需的频率控制数据。相位寄存器在时钟的控制下把累加的结果作为数据存储器(ROM)的地址，对ROM进行寻址。同时把累加运算的结果反馈给相位累加器，以便进行下一次累加运算。ROM中存储二进制码表示所需合成信号的相位/幅度值，相位寄存器每寻址一次ROM，就输出一个相对应的信号相位/幅度值。由于信号相位/幅度值用二进制码表示，如果需要输出模拟波形，需送入D/A转换器进行数/模转换，最后经低通滤波器进行平滑处理，就可以得到平滑的信号波形。
波形存储器所储存的幅度值与所需信号有关。用相位累加器输出的数据作为波形存储器的取样地址，进行波形的相位/幅度转换，即可在给定的时间上确定输出波形的抽样幅值。N位的寻址ROM相当于把0°到360°的正弦信号离散成具有2N个样值的序列，若波形ROM有D位二进制数值固化在ROM中，按照地址的不同可以输出相应相位的正弦信号的幅值。
DDS的输出频率fout是系统工作频率fcl k、相位累加器比特数N及频率控制字FM三者的一个函数，其数学关系为：
它的频率分辨率，即频率的变化间隔为：
1.2 程序设计及仿真结果
由于相位累加器的输出为32位，如果把相位累加器输出的所有位数全部用来查询ROM，那ROM的容量就会非常大，如此巨大的ROM表容量在实际工作中将难以实现。因此，设计使用相位地址的高18位来寻址，并舍去低位的相位截断方法。只是这种方法会引入一定的噪声，但可以节省大量资源。依据DDS基本原理，利用查表法在Quar t us I I中进行编程，其结构框图如图二所示。
若系统工作频率fcl k为100MHz，将初始相位设为00000000H，频率控制字设为10000000H，在Quar t us I I软件中对设计进行功能仿真，仿真结果如图三所示。
此时，
输出信号的最低频率为频率分辨率，而输出信号的最高频率由采样定理决定，理论上可以达到时钟频率的一半，即fcl k/2。但由于工作频率越接近fcl k/2，阶梯波形中所包含的无用频率分量越大，而低通滤波器的特性又不是理想的，输出信号的频谱纯度很难达到所要求的指标。为此，最大输出频率都低于fcl k/2，一般认为输出频率的上限为时钟频率的40%。
2 基于CORDIC算法的DDS
2.1 CORDI C算法原理
CORDI C是用于计算广义矢量旋转的一种迭代方法。由J.D.Vol der于1959年提出的，主要用于三角函数、双曲函数、指数和对数的运算。该算法使得矢量的旋转和定向运算不需要三角函数表及乘法、开方、反三角函数等复杂的运算，仅需要进行加减和移位即可。1971年，Wal t her提出了统一的CORDI C算法，引入了表工作模式的参数m将CORDI C实现的三种迭代模式统一于一个表达式中，即m=1为圆周模式，m=0为线性模式，m=-1为双曲模式。
DDS中产生正、余弦信号时，主要采用圆周模式。其具体原理如下：初始向量(Xi,Yi)依据一定的角度序列顺时针或者逆时针旋转，逐渐逼近目标向量(Xi+1,Yi+1)。假设旋转N次，每次的旋转角度为θi,则第i次的旋转公式表示为：
最通常的微转角选择方法为t an(δi)=2-i，即θi=ar chan2-i，提出cosθi后，得:
δi决定了旋转方向，δi=+1表示按顺时针方向旋转，δi=-1表示按逆时针方向旋转，同时引入角度变量Zi,δi的数值由Zi的符号位决定，经简化为：
在所有级旋转之后需执行一次模校正运算，即乘以模校
正因子，得到最终的计算结果。
2.2 仿真结果
依据CORDIC算法基本原理，用Verilog硬件语言进行编程，并在ModelSim软件中进行仿真，仿真结果如图四所示。
3 结束语
基于查表法的DDS可以通过改变相位控制字和频率控制字，方便快捷地产生任意波形且运算速度非常快，但其为节省资源一般采用相位截断方法，易引起杂散。CORDIC算法节省硬件资源且易于VLSI硬件实现，容易引入流水线设计方法，有效改善截断引起的杂散，在提高运算速度、数据吞吐量方面具有其独特的优势。但其运算速度不如基于查表法快。
摘要：直接数字频率合成(DDS)是现代频率合成的主要技术,它具有频率分辨率高、频率转换快、相位连续变化等优点。设计中基于DDS的原理和特点,采用查表法和CORDIC算法进行编程,在QuartusII和ModelSim软件中完成了设计与仿真。可以输出常见波形,并且可以调节波形的频率和相位,并比较两种算法的优缺点。
关键词：直接频率合成(DDS),现场可编程门阵列(FPGA),查表法,CORDIC
参考文献
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雷达频率合成器 篇6
直接数字频率合成技术(direct digital frequency synthesize,DDS或DDFS)是第三代频率合成技术。它采用全数字技术,并从相位角度进行频率合成。DDS具有相对带宽宽,频率转换时间短,频率分辨率高,输出相位连续,可产生宽带正交信号以及其他多种调制信号,控制灵活方便,性价比高等特点[1]。本文采用多级流水线控制技术对DDS相位累加器进行了优化,利用存储对称波形方法对波形存储表进行了优化,并在开发环境下对其进行了功能仿真,选用现场可编程器件FPGA作为目标器件,得到可以重构的IP核,实现了复杂的调频功能。
1 DDS基本原理
目前,常用的直接数字频率合成器是波形存储DDS[2,3,4,5,6,7,8,9,10]。它不同于以前的频率合成概念,即不是从对频率进行加、减、乘、除运算的角度进行频率合成的,而是从相位的概念根据式(1)进行频率合成的。
式(1)中将2π的相位均匀量化M份,实际中,M=2N;fc为采样频率;K为常量,满足K/M,M<1/2。
2 相位累加器的优化设计
相位累加器用来实现线性数字信号的逐级累加,信号范围从0加到累加器的满偏值。在通常的电路设计中,累加器模块采用超前进位加法器,这种结构克服了串行进位引起的时间滞后,很大程度上提高了加法器的运算速度,但仍有不足。为了优化DDS系统的性能,提高频率转换速度,使用选择进位加法器和8级流水线方案对累加器进行优化,其结构如图1所示。把32位加法分为8级流水线,每一级用选择进位加法器来实现4位相加,进位信号通过Brent-Kung二元树结构提前计算。当通过Brent-Kung结构计算的进位信号到来时,即可选出4位数相加之和,故相比单独使用选择进位的加法器运算速度快。
3 波形存储表的优化设计
用相位累加器输出的数据作为波形存储器的取样地址进行波形的相位/幅值转换,即可在给定的时间上确定输出的波形抽样幅值。N位的寻址ROM相当于把0°~360°的正弦信号离散成具有2N个取样值的序列,若波形ROM有D位数据,则2N个取样值的幅值以D位二进制值固化在ROM中,按照地址的不同可以输出相应相位的正弦信号幅值。ROM容量不能做得很大,可以采用存储对称波形的方法压缩数据,从而等效地减小相位的截断位数。
在1/4周期表的基础上,利用正弦值-相位差的方法进一步压缩ROM表。不在ROM表中存储sin θ值,而存储(sin θ-2θ)/π值。由于在电路中,相位和幅度都采用归一化二进制码来表示,所以只需要用一个加法器将查表结果与相位相加,即可得到正常波形,电路结构如图2所示。可以求出max(sin θ-2θ/π)≈0.21sin θ,因此ROM表中所存储的波形幅度值大约节省了2位,在读出(sin θ-2θ)/π后,再加上2θ/π,即得sin θ。
4 仿真结果
根据式(1)可知,通过改变频率控制字K,就可以得到不同的输出频率,即实现了调频的功能。图3为调频功能仿真图,当频率控制字K=32′h000FFFFF时,理论输出频率为fo=24.4 kHz;当频率控制字变为K=32′h001FFFFF时,理论输出频率为fo=48.8 kHz;频率控制字变为K=32′h003FFFFF时,理论输出频率为fo=97.7 kHz;当频率控制字变为K=32′h007FFFFF时,理论输出频率为fo=195.3 kHz。从图4中可以清楚地观察到频率的变化过程。
对整个模块的驱动时钟来说,若时钟源器件的频率不符合实际需要,需要再设计一个倍(分)频器,将其倍频或分频。该功能可以使用外置锁相环(PLL)来实现。
5 结 语
本文对直接数字频率合成技术进行了系统研究,从成本和性能考虑对电路进行优化设计。仿真和实验结果证明:系统采用外置PLL,可改变系统参考时钟,达到提高输出频率,增加带宽的目的;系统相位累加器的加法器采用选择进位加法器和8级流水线的方案,实现了提高系统工作速度的目的;系统波形存储表中的数据采用存储对称波形数据的方案,间接地降低了相位累加器的截取位数,达到了降低杂散的目的。
参考文献
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短波段频率合成器的设计与调试 篇7
锁相环自20世纪30年代发明后,已经成为通信、雷达、仪器仪表、高速计算机及导航系统的不可或缺的关键部件[1]。 锁相环路是一种以消除频率误差为目的的相位误差反馈控制电路。随着现代电子技术的发展,具有高稳定性和高准确度的频率源的应用越来越广泛[2,3]。本系统基于锁相环实现短波段正弦信号的生成,其工作原理为,原始的正弦波输出信号由压控振荡器产生,经 LM504双模前置分频器进行预分频,再经 MC145152芯片的A和N计数器进一步分频,在芯片内部输出一个低频方波信号;参考信号采用Q值较高的晶体产生,然后输出到MC145152芯片的R计数器进行计数并进一步分频,也在芯片内部输出一个低频方波信号;两路低频方波信号同时送到MC145152芯片内部的数字鉴相器进行比相,输出一个反映相位误差值的双路差分电压信号到基于运放LM358的有源环路低通滤波器,经其滤波形成近似直流的信号,去控制压控振荡器的变容管反相偏置电压来调整振荡频率,以保持参与鉴相的两路信号相位同步,并使频率误差降低到零,从而实现无频差的频率跟踪和相位跟踪。
1 原理与方案
1.1 系统组成及原理
短波段频率合成器系统组成如图1所示。将分别来自压控振荡器和双模前置分频器的输出信号同时施加到A和N计数器进行计数分频。输入并行码DA0～DA5,DN0～DN9通过缓冲电路分别控制该两计数器的分频比,由于分频比N>A,因而A计数器先计满,输出脉冲C使双模控制逻辑MC从0变为1。N计数器继续计数直到计满,输出脉冲B将MC重置为0状态,并将两计数器同时复零,以等待下一循环[4,5]。
R,N计数器的输出A,B同时送到鉴相器进行比相和锁相状态检测。其中输出PD01和PD02分别反映信号A和B之间超前与滞后情况,两电压经低通滤波去控制VCO的振荡频率以改善锁相状态,直到环路处于锁定状态,即fR=fN,φR=φN,电压PD01,PD02维持在高电平,锁相状态检测输出LD=PD01。
1.2 设计方案
1.2.1 压控振荡器电路
本文采用变容管进行锁相环的频率控制,采用日本富士通公司的BB910变容二极管实现VCO电路,原理图如图2所示。
如果锁相环的VCO输出频率较高,一般在其输出端用前置分频器进行预分频,然后再输入到低频分频器中进一步分频,最后由鉴相器鉴相。本文采用日本富士通公司的B504L作为前置分频器芯片。
1.2.2 鉴相器电路
本文采用美国摩托罗拉公司的MC145152内置的数字型鉴相器。原理图如图3所示。
1.2.3 环路滤波器
本文采用美国摩托罗拉公司的LM358运算放大器,其采用单双电源供电,增益频带宽大约在1 MHz,直流电压增益高约在100 dB。原理图如图4所示。
2 EDA仿真
2.1 压控振荡器
基于Multisim的VCO的仿真结果如图5所示,观察发现波谷有些失真,这是由于工作点设置使其易于起振,从而使得正反馈强劲所致,将由后端的谐振滤波器纠正为无失真的正弦波。
2.2 鉴相器
相乘型鉴相器Multisim仿真结果如图6所示。分析得知,模拟鉴相器在0～90°鉴相器线性较好,鉴相输出波形良好,基本无失真。
2.3 环路滤波器
环路滤波器的Multisim幅频特性仿真结果如图7所示。分析得知,在-3 dB处频宽1 kHz,满足设计要求,带内波动相对平坦,环路低通特性比较陡峭,锁相环稳定性得到提高。
3 性能测试与分析
如果实验室没有配置频谱仪等高档仪表,使用数字存储示波器也能比较准确地测试锁相环频率合成器的性能,实际测量结果如图8所示。分析如下:
(1) 图8(a)测试结果显示,VCO自由振荡时频率在29 MHz左右,波形失真较大;
(2) 图8(b)测试结果显示,前置ECL分频器64分频后输出方波,下降延迟较大,这是ECL内部结电容所致,而后级分频采用上升沿有效,因而对系统性能无影响;
(3) 图8(c)测试结果显示,MC145152第28脚输出信号,向下的窄脉冲小于50 ns,说明瞬态相位偏差小,说明锁相环比较稳定;而上升沿的抖动即为相位噪声的反应,抖动范围小于20 ns,说明相位噪声比较理想;
(4) 图8(d)测试结果显示,环路锁定后,测量VCO输出信号,频率达到30 MHz,幅度到达1.7 Vpp,波形良好,无失真。
4 结 语
锁相环路是一种以消除频率误差为目的的相位误差反馈控制电路。随着现代电子技术的发展,具有高稳定性和准确度的频率源锁相环已经成为通信、雷达、仪器仪表、高速计算机及导航系统的不可或缺的关键部件。本系统基于锁相环实现短波段正弦信号的生成,实现了无频差的频率跟踪和相位跟踪,并用基本仪表测试了其性能,测试结果良好。本文从基本理论和工程实践的层面,分别介绍了上述频率合成器的设计流程和调试方法,对从事无线电设备工程设计和生产调试的技术人员,尤其对高等院校教学实验室的实验员掌握使用简陋仪表测试锁相环频率合成器的性能,具有一定的参考价值。
参考文献
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