DDS频率合成器（共6篇）
DDS频率合成器 篇1
摘要：相位舍位及量化噪声引起的杂散问题一直是数字频率合成器研究的重点。针对杂散问题,使用了修正频率控制字和相位抖动两种技术,再结合延迟叠加方法,很好地降低了幅度量化杂散和相位舍位杂散,提高了系统的信噪比。最终经由仿真验证了此方法能够有效抑制离散的杂散并且能够很好地改善由于相位抖动所引起的底部噪声过多的问题。
关键词：DDS频率合成器,相位抖动,修正频率控制字,延迟叠加
0 引 言
由于跳频技术在军事上的广泛应用,因此对于其核心直接数字式频率合成器的研究成为人们关注的热点。直接数字式频率合成器的基本原理是利用输入信号本身相位差的不同给出不同的电压幅度,最终滤波平滑输出需要的频率[1]。设计一个直接数字式频率合成器最大的问题就是杂散抑制。这是评价频率合成器设计是否优良的重要指标。
杂散主要由幅度量化杂散和相位舍位杂散构成。现在采用解决杂散的技术大致分为:修改频率控制字技术,相位抖动技术等。相位抖动技术[2]可以良好地改善由相位舍位所带来的杂散,但是它却增加了杂散的底部噪声。修改频率控制字[3]方法能够从整体上降低4 dB的杂散,但是它却将分散的杂散集中到某个频率上,致使这个频率上的噪声出现尖峰。这里首先利用修正频率控制字的方法让杂散从整体上降低约4 dB,然后用相位抖动技术改善相位舍位引起的杂散,最后还针对相位抖动技术带来的底部噪声的问题,使用延迟叠加技术将D/A转换的结果进行延迟叠加,从而改善杂散的底部噪声问题,良好地抑制了边频。最终利用Matlab仿真论证了这种综合方法的有效性,它既改善了由幅度量化引起的杂散,也改善了由相位舍位引起的杂散。
1 DDS频率合成器的基本原理
基本的DDS频率合成器由相位累加器、相位寄存器、正弦查找表、DAC、低通滤波器构成。加法寄存器把来自二进制寄存器的数字信号与累加器的数字相加,然后又用当前的值改变相位寄存器的值,从而使得累加器在每一个参考时钟脉冲输入时周期性溢出。当频率调谐字有新的变化时,二进制寄存器就在下一个参考时钟把新的相位增量提供给加法器。基本结构如图1所示。
因此可以得到:
undefined
当经过SINE查找表之后,它的表达式如式(2):φ(n)是寄存器的值undefined:
undefined
GCD就代表着最大的偏差值。接着可以直接推导出输入与输出的时频域关系,如式(3):
undefined
式(3)是将输入进行傅里叶变换后得到的理想DDS频率表达式,用f(ω)表示。
但通常DDS由于ROM的容量有限,因此通常累加器的输出会丢弃低位数据而只利用高位数据来寻址,进而产生了相位舍位误差。其杂散模型[4]为:
undefined
其中:undefined。y(ω)是输出序列的傅里叶变换值。从式(4)结果可以看到加入了相位舍位以后杂散出现在ω=kω1±nωc±ω0上。
2 改进结构
改进的方法首先是在累加器中增加一个触发器,这样做的好处是能够使得Fr经累加器后的叠加值一直保持为奇数。从杂散模型可以分析出只要(Fr,2j-k)互质,就可以减小整个频谱离散抖动的分布。经过验证表明,它的总体SNR减小了[5],可是这些减小的值会增加到一个频率上。于是增加了一个DAC的延时模块,以便平滑边频,这样就可以把原来增加到某个频率上的杂散减小,并能够帮助滤波器平滑波形。综合以上两种方法以后,实验表明整体由于幅度量化所产生的杂散现象就有了可观的改善。改进结构如图2所示。
可以看到改进后,累加器上的触发器在每个时钟到来时,将D触发器的值重新叠加回累加器的最低位上,如果前一个D触发器的值为“0”,那么在这个时候,经过D触发器的取反输出,此时触发器的值就变成“1”了,那么累加器在原来基础上最低位叠加一个“1”,当一个D触发器的值为“1”的时候同理。这样就造成了触发器输出的值在“0”,“1”间跳变,从而使得累加后的具体值变成了2*Fr+1,即φ(n)=2Fr+1,这样保证了频率调谐叠加后的数字为奇数,于是它与2j-k互质了。这样做的好处就是让(Δφ,2j-k)=1,原来计算所得:
SNR=(6.02k-3.992) dB
而现在当(Δφ,2j-k)=1时,(j-k)≫1→SNR=6.02k dB。
这样做的缺点是虽然减少了在一定频率上的杂散,但总体的SNR相对于原来有所减小,且将减小的杂散叠加到了某一频率上。
为了解决这个问题,针对相位舍位的影响,引入了相位抖动技术。因截断而产生的误差序列也是周期性的,故对于一定的输出频率,采样造成信号相位的离散化也具有周期性。因此就需要采用一种抖动技术来打破这种周期性。方法[1]是在每次相位累加器溢出前,将一个随机整数加到相位累加器中,使得累加器的溢出随机地提前,以破坏相位溢出的周期性。
另外针对幅度量化所产生的杂散,在滤波器前还使用了延迟叠加法,这样做可以抑制主频外的边频。主要是在DAC模块中增加了一个触发器,在每个时钟延保存前一个D/A转换的结果。从以下推导的结果可以看到,这样提高了SNR,那是由于它对于边带杂散的抑制。以下即为两次D/A转换后的正弦值的叠加[6],其中:
叠加前的信噪比:
undefined
叠加后的信噪比:
undefined
此处明显可以看到SNR提高了,其原因就是叠加模块抑制了主频外的边频。
3 实验结果分析
采用Matlab仿真,设置Fr=150,累加器位数为10,ROM的位数5位,首先在没有采用任何改进方法时候(如图3),可以看到杂散是离散分布的,分别是出现在ω=kω1±nωc±ω0上的,验证了式(4)的结果。而应用了修正控制字以后,就明显地看到,在(0,fc/2)内,s(n)的频谱由Γ=2k-1/(2k,Fr)根离散谱线组成,其中幅度不为0的谱线最多只有(2∧+1)根。∧=2j-k-1/(2j-k,Fr),k为累加器的位数。所以当采用了控制Fr以后,可以看到杂散分布减少。如图4所示。
然后,加入相位抖动技术,从仿真结果可以看到,它很好地削减了这个离散频谱处的噪声峰值,如图5所示,但是它加重了杂散的底噪声。加入延迟叠加模块后边频被很好地抑制,如图6所示。尤其是当频率在(0.7～1)*π(rad/sample)后的底噪声明显减小。但由于加入了时钟延迟的模块,使得整体的转换时间延迟半个fclk。
4 结 语
本文首先论述了直接式数字频率合成器的基本原理及其杂散产生原理,接着针对杂散问题结合了多种方法,在累加器后加入一个由同一时钟控制的触发器,由于触发器的值在“0”,“1”规律跳变,这样就使原来累加器的值由2Fr变成2Fr+1,从而保证了它与2j-k的互质,减小了在ω=kω1±nωc±ω0频率上的杂散,使得整个系统杂散减小了4 dB,但是它将分散的噪声叠加到了一个频率上。另外经过相位抖动以后,很好地抑制了由于相位舍位所引起的杂散,但是也增加了底部的噪声。所以,在此基础上还将DAC中增加了延时叠加模块,通过理论推导得知它改善了信噪比抑制了边带杂散,并在一定程度上抑制了由相位抖动所带来的底部噪声。最后经过Matlab仿真,验证了以上结论。但由于出现了半个时钟周期的延迟,并增加了触发器和寄存器的数目,所以使得输出信号的转化速率变慢,进而影响跳频速度,并增加了一定的功耗。这些是下一步工作需要改进的。
参考文献
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DDS频率合成器 篇2
关键词：数字频率合成技术,设计,DDS
0 引言
近年来, 数字集成电路得到了很快的发展, 一种新的频率合成技术在此基础上诞生了。目前, 直接数字式频率合成 (DDS) 技术更是得到了大家的普遍关注。相位累加器、波形存储器、数模转换器是该技术的组成部分, 它的正弦波产生是通过数控振荡器 (NCO) 来实现的, 并且所产生的正弦波的频率 (相位) 都是可调的[5]。
1 直接数字频率合成技术的基本原理
DDS中通过一个周期TC, 相位累加器 (PD) 存储N比特的频率相位值, PC累加一次是由频率控制字K (Frequency Control Words) 来控制的, 这也意味着PD中存储了一个信号波形的相位值。K通过与2N取模即相除运算, 存储的离散二进制代码数字形式的相位值, 通过正弦函数表ROM电路转化为了相应的离散二进制代码数字量化幅度值, 再经过数模转换器把数字量化的幅度值转变为一个呈现阶梯式的模拟信号。要得到一个平滑的模拟正弦信号输出, 最后通过低通滤波器平滑作用完成整个信号波形, 这就是DDS频率合成的基本原理。由原理分析可以看出, 当PD计数大于2N时, 累加器自动溢出最高位, 保留后面的N比特数字, 存入累加器中, 即相当于做模余运算, 每2N/K个时钟周期相位累加器就溢出一次[6]。直接数字频率合成的输出频率fo是由K和fc所确定的, 其关系式如下:
当K—I时, 输出频率为最小频率输出, 则DDS的最小频率分辨率可达:
此时, DDS相当于一个小的数字分频器。当N非常大时, 即相当于累加器长度也是非常大, 这样就能够得到所要频率分辨率。由于计算所得出的K值不一定为整数, 因此存在一定的误差, 这些都属于正常范围内的。
因为正弦查询表 (ROM) 模块的容量受到限制, PD是将转化为二进制数的高位来当做寻址地址, 并把这个寻址地址送入ROM中来得到波形幅度值。通过DDS中系统时钟对正弦信号进行采样, 把这些采样点储存到ROM中, 通过改变查询表来达到各种不同的波形输出效果。
2 DDS的基本结构
DDS的核心部分包括PD、ROM、数模转换器 (DAC) 和低通滤波器 (LEE) 这4部分。下面分别对它们进行简单介绍。
2.1 相位累加器 (PD)
PD主要包括频率字寄存器和相位寄存器, 是直接数字频率合成的组成部分。PD主要作用是实现相位的累加, 得到一个数, 并把这个数存储起来。
假定PD的值为∑n, 经过一个周期之后, 所存储的结果设为∑n+1, 两者之间的关系如下:
由式 (3) 可看出, ∑n是公差为K的等差数列, 得出以下结论:
其∑0为PD的最初值。
PD主要是有N比特加法器和N比特寄存器构成, 所谓的寄存器一般是由N个D触发器所组成的。
2.2 正弦查询表 (ROM)
ROM中所保存的数据是通过相位变换, 变换成相对应的二进制数值, 从而得到正弦幅值, 由此可知, ROM所实现的功能是在某个周期内, PD通过相位变换的二进制数值通过对其高m位进行寻址, 输出的结果是在这个周期内通过相位变换得到的二进制正弦幅值序列。ROM的存储量可用表达式2m·Mbit来表示, 其中m为PD的输出位数, M为正弦查询表的输出位数。假设m=12, M=8, 通过式2m·M计算可以得出ROM的存储量为32768bit。
如果需要在DDS芯片中集成大的正弦查询表存储量, m和M值变大可以使用容量压缩, 通过这种方法可以使DDS的杂散性有所提高, 但会使成本提高, 功耗增大和可靠性下降。
2.3 数模转换器 (DAC)
DAC的作用通过转换将二进制数字信号转换成模拟信号。由于在数模转换器中所输出的信号并非连续的信号, 是以绝对分辨率为最小单位, 因此数模转换器所输出的是阶梯模拟信号。
2.4 低通滤波器 (LPF)
低通率波器的作用是将数模转换器所产生的阶梯模拟信号转化为平滑的模拟信号。
3 DDS的工作特点
通过对DDS的工作原理以及基本结构介绍, 总结出DDS具有以下几个特点。
3.1 频率分辨率高
假设K=1, 并且fc为一特定值时, 直接数字频率合成的分辨率, 主要由PD中的N决定, 当N非常大时, 可以得出很高的频率分辨精度, 这些都属于理论上得出来的。输出频点多, 可达2N个频点, 相比较而言, 传统的频率合成方法是很难达到这么高的频率分辨精度。
3.2 频率变化速度快
根据DDS的原理, 可以了解到DDS不需要通过相位反馈来实现频率合成, 所以频率的建立以及切换相对来说很快, 切换速度可以用μs来表示, 在DDS中各个部分是相对独立的。在直接数字频率合成技术中, 合成的频率所需要的时间是由几个因素来决定的。如DDS中需要数控振荡器, 组成数控振荡器的一些工艺结构会影响频率合成时间;DAC变换过程中上升沿、下降沿以及信号处理过程中的时延会给DDS频率合成时间带来影响, 数字信号处理过程中的时延与时钟周期是息息相关的。
3.3 能实现各种数字调制
因为DDS中需要的信号频率、相位、幅度都是由数字信号部分所控制, 如调频部分可以由K控制, 如果在进行CHIRP调制时, 只用在K前再加一个累加器即可;调相时在PC输出端直接加上调制信号;调幅时直接在ROM表输出端对幅度进行控制, 因此可以通过预置内部PC的初始值来精确控制输出信号。同时, DDS还可以实现PSK (phase shift keying) 、FSK (Frequency-shift keying) 等高精度的数字调制和正交调制。
3.4 集成度高
直接频率合成中低通滤波器属于模拟信号部分, 其余部分都是属于数字信号部分, 从而使系统具有集成度高、功耗低、体积小、重量轻等特点。
3.5 其他工作特点
1) 可以产生任意波形。
2) 输出相位噪声低, 对参考频率源的相位噪声有改善作用。
3) 频率切换时相位连续。
4) 可以输出宽带正交信号。
4 结语
直接数字频率合成技术是利用相位累加器存储信号的相位信息, 其信息的存储要通过频率控制字K来控制相位的累加情况, 通过正弦查询表把相位信息转化为离散的数字量幅度信息, 经过数模转换器把离散的数字量信息变换成模拟正弦量, 最后低通滤波后输出所需的频率。采用DDS频率合成技术其优点是能得到高精度的频率和相位分辨率, 能获得快速频率转换时间和低相位噪声的频率信号, 这种技术均具有结构非常简单并且集成度很高的特点
参考文献
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DDS频率合成器 篇3
直接数字频率合成器 (Direct Digital Synthesizer) 是从相位的概念出发直接合成所需波形的一种频率合成技术。一个直接数字频率合成器由相位累加器、加法器、波形存储ROM、D/A转换器和低通滤波器 (LPF) 构成。DDS的原理框图如图1所示:
其中K为频率控制字、P为相位控制字、fc为参考时钟频率, N为相位累加器的字长, D为ROM数据位及D/A转换器的字长。相位累加器在时钟fc的控制下以步长K作累加, 输出的N位二进制码与相位控制字P相加后作为波形ROM的地址, 对波形ROM进行寻址, 波形ROM输出D位的幅度码S (n) 进D/A转换器变成阶梯波S (t) , 再经过低通滤波器平滑后就可以得到合成的信号波形。合成的信号波形形状取决于波形ROM中存放的幅度码, 因此用DDS可以产生任意波形。这里我们将用DDS实现正弦波的合成, 并通过FPGA芯片实现其硬件电路。
笔者主要进行DDS软件方面的设计, 所以以下原理与仿真以软件方面为主。
1. 频率预置与调节电路
K被称为频率控制字, 也加相位增量。DDS方程为:f0=fc×K/2N, f0为输出频率, fc为时钟频率。当K=1时, DDS输出最低频率 (也即频率分辨率) 为fc/2N, 而DDS的最大输出频率由Nyquist采样定理决定, 即fc/2, 也就是说K的最大值为2N-1。因此, 只要N足够大, DDS可以得到很细的频率间隔。实际中DDS的最高输出频率由允许输出的杂散水平决定, 一般取值为f0≤40%fc。要改变DDS的输出频率, 只要改变频率控制字K即可。
2. 累加器 (图2)
相位累加器由N位加法器与寄存器级联构成。每来一个时钟脉冲fc, 加法器将频率控制字K与寄存器输出累加相位数据相加, 再把相加后的结果送到寄存器的数据输入端。寄存器将加法器在上一个时钟的作用后所产生的相位数据反馈到加法器的输入端, 以使加法器在下一个时钟的作用下继续与频率控制字进行相加。这样, 相位累加器在时钟的作用下, 进行相位累加。当累加器累加满量时就会产生一次溢出, 完成一个周期性动作。
3. 控制相位的加法器
通过改变相位控制字P可以控制输出信号的相位参数。令相位加法器的字长为N, 当相位控制字由0跃变到P (P≠0) 时, 波形存储器的输入为相位累加器的输出与相位控制字P之和, 因而其输出的幅度编码相位会增加P/2N, 从而使最后输出的信号产生相移。
4. 波形存储
用相位累加器输出的数据作为波形存储器的取样地址, 进行波形的相位—幅值转换, 即可在给定的时间上确定输出的波形的抽样幅值。N位的寻址ROM有D位数据, 则2N个样值的幅值以D位二进制数值固话在ROM中, 按照地址的不同可以输出相应的相位的正弦信号幅值。
相位—幅度变换原理图如图3所示:
5. D/A转换器
D/A转换器的作用是把合成的正弦波数字量转换成模拟量。正弦幅度量化序列S (n) 经D/A转换后变成了包络为正弦的阶梯波S (t) 。需要注意的是, 频率合成器对D/A转换器的分辨率有一定的要求, D/A转换器的分辨率越高, 合成的正弦波S (t) 台阶数就越多, 输出的波形的精度也就越高。
6. 低通滤波器
对D/A输出的阶梯波S (t) 进行频谱分析, 可知S (t) 中除主频f0外, 还存在分布在fc, 2fc……两边f0处的非谐波分量, 幅值包络为辛格函数。因此, 为了取出主频f0, 必须在D/A转换器的输出端接入截止频率为fc/2的低通滤波器。
(二) 系统设计与实现
1. 参数选取
设条件N=10, D=10, fc=125 MHz, 可知:
(1) 存储器容量为1024×10 bits=10K
(2) 频率步进Δf=fo min=fc/2N≈122.07 KHz, 此时K=1
(3) 最大频率fo max=fc/2=62.5 MHz。然而, 此时每周期只采样2点, 难以保证输出精度。为了保证输出精度, 规定最低每周期采样8点, 此时K=2N/8=128, 则:fo max=K×fc/2N=15.625 MHz
(4) 相位步进2π/1024
综上所述, 波形存储器存储1024个10位采样点;频率控制1≤K≤128, 频率步进 (最小输出频率) 122.07 KHz, 最大输出频率15.625 MHz;相位控制1≤P≤1024, 步进2π/1024。系统设计
2. 波形存储
本设计中波形存储为连续存储, 对正弦波进行采样利用Quartus制造一个ROM表, 进行查值操作, 在波形的存储方法上可以有两种方案, 一个是对正弦波从0到2π进行采样, 在这次设计和以上的参数选取上均基于这种方案, 这个方案的优点是实现简单, 思路清晰;另一种方案是对正弦波从0到π进行采样, 由于正弦波的前半周期与后半周期的幅值绝对值对应相等, 只差了一个符号, 利用这种特性, 只要在ROM表的输出后加上一个符号判断即可实现正弦波的输出, 这样可以节省一半的存储空间, 但实现上稍复杂。
正弦波幅值的获得, 可通过C语言编程得到, 将C程序所得结果导出到一个文件中便可得到正弦波幅值。
3. 系统设计
由波形存储模式, 设计系统模型框图4:
4. 系统实现 (所有程序代码均附加在附录中)
本次实现系统的环境如下:
(1) 硬件:FPGA芯片:Cyclone EP1C6Q240
(2) 软件:Quartus II+Visual C++
各端口说明:
(1) 频率控制字:10位, 最大128 (0010000000) ;
(2) 相位控制字:10位, 0无相移, 512 (1000000000) 位移π;
波形存储器:
利用LPM_ROM实现ROM表的步骤是:首先产生一个*.mif文件;然后使用Altera的Mega Wizard Plug-In Manager定制一个LPM_ROM。
最后完成的原理图如图5 (由Quartus II生成) :
5. 系统仿真
(1) 最小步长的正弦波 (图6)
频率控制字:0000000001
相位控制字:0000000000
转换为模拟显示为:
仿真测得正弦波频率为:1/ (13.971us-5.791us) ≈122.249KHz, 与计算参数相近, 误差来自于仿真测量时的显示误差。
(2) 最大步长的正弦波 (图7)
频率控制字:0010000000
相位控制字:0000000000
转换为模拟显示为:
仿真测得正弦波频率为:2/ (20.387867us-20.26us) ≈15.6413MHz, 与计算参数相近, 误差来自于仿真测量时的显示误差。
3.最小步长的余弦波 (图8)
频率控制字:0000000001
相位控制字:0100000000
转换为模拟显示为:
4.最大步长的余弦波 (图9)
频率控制字:0010000000
相位控制字:0100000000
转换为模拟显示为:
(三) 总结
本设计采用现场可编程门阵列 (FPGA) 实现了一个直接数字频率合成器, 主要由累加器、加法器、寄存器、存储器组成。直接数字频率合成器具有变频范围广、频率步进小、幅度和频率精度高、调谐方便等优点。本系统允许频率调谐、相位调谐, 可以产生正弦、余弦信号。具有设计简单可靠、调谐方便等优点。不过频率步进较大、步长大时波形精度较差, 但这些不是系统设计的缺陷, 可以通过增加控制字位数、增大存储器容量来简单解决, 亦可以改变波形存储的方式, 例如对正弦从0到π进行采样甚至从0到π/2进行采样, 只要在寄存器输出后加上一个相位判断, 即可在同样的步进与波形精度下减小存储器的容量要求 (分别可减小1/2和1/4) , 换句话说, 在同样的存储器的容量下便可以减小频率步进与提高波形精度。
摘要：直接数字频率合成器具有变频范围广、频率步进小、幅度和频率精度高、调谐方便等优点。对其进行了理论分析, 并采用FPGA技术实现了这样一个系统, 该系统允许频率调谐、相位调谐, 可以产生正弦、余弦信号, 具有设计简单可靠、调谐方便等优点。
关键词：直接频率合成,可调谐,小步进,FPGA
参考文献
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DDS频率合成器 篇4
频率合成器是决定电子系统性能的关键设备,随着通信、数字电视、卫星定位、航空航天、雷达和电子对抗等技术的发展,对频率合成器提出了越来越高的要求。频率合成理论自20世纪30年代提出以来,已取得了迅速的发展,逐渐形成了直接频率合成技术、锁相频率合成技术、直接数字式频率合成技术三种基本频率合成方法。直接频率合成技术原理简单,易于实现,频率转换时间短,但是频率范围受限,且输出频谱质量差。锁相频率合成技术(PLL)具有输出频带宽、工作频率高、频谱质量好的优点,但是频率分辨率和频率转换速度却很低。直接式数字频率合成技术(DDS)的频率分辨率高、频率转换时间快、频率稳定度高、相位噪声低,但目前尚不能做到宽带,频谱纯度也不如PLL。低相位噪声、高纯频谱、高速捷变和高输出频段的频率合成器已成为频率合成发展的主要趋势,传统的单一合成方式很难兼顾上述各项性能指标,达到现代通信系统对频率合成器的要求[1]。本文采用DDS和PLL相结合的方法[2],设计一个应用于GSM 1 800 MHz系统中的频率合成器,其中输出频带为1 805~1 880 MHz,分辨率为200 kHz,相位噪声为-80 dBc/Hz@1 kHz,频率误差为5 kHz,杂波抑制大于50 dB。
1 电路设计
1.1 设计原理
DDS直接激励PLL的频率合成技术,与单纯的PLL技术相比,作为参考源的DDS具有很高的频率分辨率,可以在不改变PLL分频比的情况下,提高PLL的频率分辨率[3],而且采用DDS激励PLL设计方法的电路结构简单,所用硬件少,通过合理设计环路滤波器可以较好地改善因PLL倍频作用而恶化的相位噪声。系统原理框图如图1所示。
图1中,fref是参考信号,一般由高稳定度的晶体振荡器产生,用于保证DDS各个部件的同步工作。fDDS取代原有的晶振作为锁相环(PLL)的激励源,其输出fDDS频率取决于频率控制字K。频率合成器的输出由VCO提供, PLL芯片中电荷泵的输出由低通滤波器(LPF2)产生,用于控制VCO的输出频率。DDS中K和PLL的分频比可以通过单片机中的控制程序加以改变,从而实现频率合成。
VCO输出信号频率与DDS输出信号频率之间的关系为:
而DDS的输出频率由频率控制字K控制:
频率合成器的输出频率及频率分辨率可表示为:
式中:fref为DDS的时钟频率;K为DDS的频率控制字;M为DDS相位累加器字长;fref/2M为DDS的频率分辨率;Δfmin为频率合成器输出信号的频率分辨率。由此可见,以DDS为激励源,只要相位累加器的字长取得足够大,频率合成器就能得到较高的频率分辨率。
1.2 电路实现
如图1给出的原理框图所示,整个频率合成器由DDS和PLL两个功能模块实现。
1.2.1 DDS电路
DDS电路如图2所示,该电路由DDS、低通滤波器(LPF)和外部参考时钟源组成。电路中的直接数字频率合成器芯片AD9851[4]是AD公司采用先进的DDS技术生产的高集成度DDS器件。它允许最高输入时钟180 MHz,同时提供可选择的片内6倍频乘法器,内置高性能的10 b数/模转换器,内含一个高速比较器。芯片具有简单的控制接口,允许串/并行异步输入控制字,采用32 b频率控制字,内部使用5 b相位调制字,外接参考时钟源时,AD9851可以产生一个频谱纯净、频率和相位都可以控制,而且稳定性非常高的正弦波[3]。
本文采用单片机C8051F021[5]实现对AD9851数据控制,改变AD9851内部编程控制寄存器所选的操作模式、相位累加器的位数、频率控制字,可实现各种不同频率信号的输出。外部参考时钟源选用30 MHz无源晶振,DDS输出信号的频率最高可达72 MHz。外部的低通滤波器用来滤除高频杂散和谐波。
DDS有一个很明显的缺点,输出频率越接近Nyquist带宽的高度,采样点数越少,其输出的杂散干扰也就越大。因此,必须在DDS芯片的正弦信号输出端加一个滤波器,以便有效地抑制谐波和杂散。本设计中采用七阶椭圆低通滤波器,该滤波器电路如图2虚线框内所示,其中R5,R6完成电流信号到电压信号的转换,其截止频率可达70 MHz。图3给出该七阶椭圆低通滤波器的正向传输特性[6],70 MHz截止频率衰减为-2.907 dB,带外衰减在84 MHz达到-35.749 dB,基本符合设计要求。
1.2.2 PLL电路
PLL电路如图4所示,该电路由性价比很高的锁相芯片ADF4113、滤波电路、VCO构成。设计中采用DDS输出取代原有的晶振,为GSM系统提供13 MHz的激励源,信道频率间隔为200 kHz,基准输入需经ADF4113中的基准分频器完成65分频。
ADF4113是ADI公司研制的数字锁相频率合成器,最高工作频率可达4 GHz,可用于无线射频通信系统的基站、手机、通信检测设备及CATV设备中[7]。该芯片内部主要包括可编程的14位基准分频器;可编程双模式前置分频器:8/9,16/17,32/33和64/65;可编程的射频信号分频器;3线串行总线接口;模拟和数字锁定状态检测功能。该芯片具有良好的相位噪声参数,鉴相频率为200 kHz时,相噪基底为-164 dBc/Hz;输出1 840 MHz时,相噪可达-85 dBc/Hz。VCO选用Sirenza微波公司的VCO190-1843T,输出频率范围为1 740~1 930 MHz,具有良好的相位噪声特性,其独特的缓冲放大器设计,可减小频率漂移。
环路滤波器对频率合成器的性能有十分重要的影响,环路滤波器决定频率合成器的杂散抑制、相位噪声、环路稳定性以及捷变时间等重要参数[8]。由于本设计采用ADF4113电流型电荷泵鉴相器,因此环路滤波器采用无源方式。鉴于本系统对跳频的切换时间要求不是很高,因此可以适当降低环路带宽,以确保系统稳定性。降低环路带宽还有助于滤除参考信号中的谐波成分。但环路带宽太小会增加建立时间和带内VCO相位噪声,由于带内噪声主要取决于参考信号引入的噪声, VCO相位噪声不是主要因素。该系统设计成三阶无源滤波器构成的四阶环路。图4虚线框给出三阶无源环路滤波器电路,根据系统对相位噪声和频率转换时间的要求,取环路带宽ωc=15 kHz,相位裕度为φ=45°。
2 电路仿真
采用ADISimPLL 软件对该方案进行了仿真分析[9],图5给出仿真结果。可以看出,该频率合成器的相位噪声为-84.63 dBc/Hz@1 kHz,满足了设计要求。锁相环内杂波抑制采取改变DDS输出频率避开杂波的方式[10],可以达到65 dB以上。
3 结果分析
系统采用DDS直接激励PLL的设计方案,充分利用了DDS小步进、频率捷变快及PLL频带宽,工作频率高,频谱纯度高的优点,研制出满足GSM 1 800 MHz系统指标要求的频率合成器。相位噪声的测量如图6所示,为-83.75 dBc/Hz@1 kHz,步进为200 kHz, 频率误差为1 kHz,杂波抑制为60 dB。该类频率合成器可根据实际工程需要进一步减小步进值,最小单位为DDS的频率分辨率。通过采用高的鉴相频率来提高PLL的转换速度,利用DDS的高分辨率来保证倍频PLL输出较高的频率分辨率,利用PLL环路的带通滤波性能抑制DDS的带外杂散。
4 结 语
采用DDS激励PLL的频率合成技术,克服了宽带系统中DDS输出频率较低和PLL频率分辨率低的缺点。通过合理设计环路低通滤波器、相位噪声、环路稳定性等性能得到提高,并对电源采取滤波措施,以改善杂波抑制,最终设计出高性能频率合成器。
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DDS频率合成器 篇5
超声电源是超声加工装置的重要组成部分。在超声加工中,为提高加工质量,发挥超声加工优势,要求超声波发生器和换能器工作在谐振状态,以得到大振幅。但实际应用中换能器的谐振频率会因发热,负载变化、老化等因素发生改变,导致换能器振幅下降,能量传输受阻,造成加工质量降低。当严重失谐时,甚至损坏整个系统。因此,在超声振动加工中,采用自动频率跟踪是非常必要的。
1 自动频率跟踪原理
1.1 超声波电源频率漂移及消除
超声波电源长时间工作后,因温度等工作条件的变化而导致定子的谐振频率发生漂移,其在谐振频率点附近的阻抗相频特性曲线如图1所示。
图1中,曲线T0为启动时刻的曲线,T1是换能器温度升高后的曲线。换能器起初稳定工作在Q0点,长时间工作后,换能器谐振特性发生漂移,曲线从T0移到T1,如果超声波发生器电源频率不变,则换能器工作点将从Q0点偏移到点,使换能器转速下降。为了使换能器重新回到谐振状态,超声波发生器电源的频率要跟随换能器的定子谐振频率而变化。如果能将超声波发生器的电源频率从f0调整到f1,这时工作点将变为,即实现了对换能器工作点的跟踪功能[1]。
1.2 频率跟踪系统分类
自动频率跟踪的目的在于提取与超声机械振动成比例的信号,并将电源的频率调谐到超声振动系统的固有频率上。因此能否准确地提取有效信号是自动频率跟踪能否实现的关键。自动频率跟踪系统按获得反馈信号的方法可分为声反馈系统和电反馈系统。
1.2.1 声反馈跟踪
在声反馈系统中,通过提取换能器或变幅杆振动系统输出的机械信号,来组成频率跟踪系统。声反馈跟踪是根据压电换能器的逆压电效应和磁致伸缩换能器的反磁致伸缩效应,来实现频率跟踪。
1.2.2 电反馈跟踪
在电反馈系统中,利用压电换能器的电输入信号与换能器工作部分的振动速度或其位移成比例的原理,通过提取此电信号,组成自动频率跟踪系统。
电反馈可分为电流反馈法、阻抗电桥法和锁相环法3种。电流反馈法电路简单,但跟踪灵敏度不高,稳定性比较差;阻抗电桥法难以实现精细的动态平衡,参量调节范围较小;锁相环法的频率跟踪范围较窄,不能在大范围内进行精确的频率跟踪而且容易造成失锁。尤其是在电源启动/关闭过程中,逆变器的开关频率fc与负载的固有谐振频率f0相差很大,仅采用锁相环跟踪,不仅过渡过程长,而且会造成频率失锁和系统振荡。为此,提出一种基于DDS-DPLL技术复合控制的频率跟踪系统,采用先频率快速修正,后相位精确控制的复合调节方法。
2 DDS-DPLL复合控制策略
2.1 数字锁相环(DPLL)的组成和及实现
2.1.1 数字锁相环的组成
数字锁相环由数字鉴相器、数字滤波器和数字压控振荡器三部分组成。
数字鉴相器(DPD)有异或门和触发器两种方式。异或门式由四个与非门组成,具有逻辑与关系,可实现鉴相功能。触发器式由JK主从触发器组成。输入参考信号和DCO的输出信号的上升沿分别对触发器进行触发,当两信号存在时差时,触发器的输出端有窄脉冲输出。
数字环路滤波器(DLF)由K变模可逆计数器构成。它对鉴相器输出的相位差信号进行加减运算,由加减溢出判断电路判断运算结果,输出进位脉冲或借位脉冲。根据进位和借位脉冲使DCO输出的脉冲数加上或者是删除一些脉冲,实际上也就改变了DCO的输出频率。模值的大小决定了DPLL的跟踪步长,模值越大,跟踪步长越小,锁定时的相位误差越小,但捕获时间越长[2]。
数字压控振荡器(DCO)由加/减脉冲控制器和除N计数器组成。加/减脉冲控制器由D触发器和JK触发器组合实现。当没有进位脉冲和借位脉冲输入时,即锁相环路稳定时,加/减脉冲控制器对输入时钟进行二分频后输出;当有进位脉冲时,加/减脉冲控制器除了将信号二分频,还会在二分频过程中加入半个时钟周期,当有借位脉冲输入时,则是减去半个时钟周期,这个过程是连续发生的。加/减脉冲控制器就是通过这种方式来调节相位以使闭环系统最终达到锁定状态。
由于数字锁相环避免了模拟电路存在的温度漂移和易受电压变化影响等缺点,从而具备可靠性高、工作稳定、调节方便等优点[3]。
数字锁相环组成如图2所示。
2.1.2 数字锁相环频率跟踪的实现
在数字锁相环中,当输入信号和输出信号之间存在相位差时,鉴相器输出与相位差大小成比例的信号,经低通滤波器后产生的控制电压作用在压控振荡器的输入端,使发生变化,直到两者的相位差为零,达到同频同相时为止。系统稳态时,逆变器的输出电压与电流相位误差信号近似线性变化。对锁相环各部分进行线性化分析,并经z变换后可得图3所示的z域模型[3]。
数字锁相环的开环传递函数为:
式中:K为环路增益,K=K0Kd
闭环传递函数为:
误差传递函数为:
可见,传递函数除了与K有关外.还与环路滤波器的传递函数F(z)有关,选用不同的环路滤波器,将会得到不同的环路实际传递函数。
2.2 DDS的基本原理
直接数字频率合成(Direct Digital Frequency Synthesizer简称DDS或DDFS)技术近年来得到了飞速发展。利用DDS技术可得到高精度的频率,其相位分辨率高,频率范围宽,频率转换时间短,而且具有体积小、功耗低、可编程、控制灵活方便等优点,广泛应用于频率合成与跟踪。
DDS系统采用AD9834型DDS芯片,以单片机C52作为控制器,AD9834的核心部分包括:相位累加器、波形存储器、DAC和低通滤波器[4]。如图4所示:
图中相位累加器是一个可变模的计数器,它能在每获取一个时钟脉冲时累加存贮的值。当计数器溢出时,它就重新计数,使得相位累加器输出是连续的。频率控制字用来设置计数器的模,进而有效的改变相位的增量幅度Δphase,来存贮下一时钟向相位累加器中的增加值。增加量越大,计数器就越快溢出,输出的频率也就越高。AD9834的输出频率、参考时钟和控制字满足如下关系:
fOUT=(ΔPHase×CLKIN)/228
其中:Δphase-28位控制字的值:CLKIN——输入参考时钟频率值(MHz);foUT——输出信号频率(MHz)。频率的分辨率是由参考时钟经2Nbit的控制字分频后决定的,它与频率满足如下关系:
ΔfoUT=fCLKIN/2N
3 DDS-DPLL复合控制的设计与流程
3.1 DDS-DPLL复合控制的工作原理
DDS-DPLL复合控制的工作原理如图5所示。
当电源启动,先对超声系统的固有频率进行确认,采用DDS技术,搜索反馈电流最大值点的固有频率,然后系统将它设为逆变器的工作频率,开始加工。当逆变器开关频率与负载固有谐振频率误差值大于或等于偏差标准设定值(ξ)时,采用单纯的DDS控制,快速地将逆变器的开关频率引入锁相范围;当频率误差值小于偏差标准设定值(ξ)时,采用DPLL控制,使逆变器在稳态条件下,始终工作在负载谐振或准谐振状态。
3.2 复合控制的流程设计
3.2.1 基于DDS技术搜索最大电流原理
设逆变器工作频率为f0,输出电流为i,换能器谐振频率为f。实验证明,当f0=f时,i的幅值最大,工具头的振幅最大,即逆变器的f0与振动系统的f一致时,系统处于最佳工作状态。为此,可以采用扫频的方法,实现频率的粗调。设初始状态为f1,测得对应的i1,然后f继续向前推进至f2可得对应的i2,比较i1和i2的大小。若i2>i1,此时i值增加,则沿原方向继续向前搜索,如此不断地重复,直到频率进入DPLL频率跟踪捕获带内;若i2
3.2.2 DDS-DPLL控制系统的软件实现
DDS-DPLL复合控制采用DSP实现。利用DSP的脉冲捕获功能,能输出电压和转化为矩形波的输出电流进行过零跳变检测,通过中断方式获取由通用定时器产生的计数值,经过计算变为与输出频率成正比的信号。图7示出DDS-DPLL控制软件流程图如下。
在该系统中,偏差标准的设定值(ξ)取10%的参考值。当频率误差值大于或等于10%的参考值时,电源控制系统切换到DDS模式,进行快速纠偏控制;否则,系统选择DPLL模式,进行频率和相位的精确控制。
4 实验、仿真结论
根据上述理论分析和仿真,利用现有30kH/4kW的负载串联谐振式高频超声电源实验平台,对提出的DDS-DPLL复合控制策略进行了实验验证。当图8示出工作过程中负载等效参数突变时,即加载过程中引起逆变器谐振频率变化后的输出电压u0和输出电流i0波形的锁相过程。实验过程中,当进行功率调节和突加负载时,u0和i0产生相位差,此时基于DDS-DPLL复合控制的锁相环路能实现快速频率跟踪。仿真及实验结果表明,采用DDS-DPLL复合控制的高频逆变电源具有快速的动态性能和高精度的稳态性能。
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DDS频率合成器 篇6
随着微电子技术的不断进步，在通信、雷达、宇航、电视广播、遥控遥测和电子测量仪器等应用领域往往需要在一个频率范围内提供一系列高准确度和稳定度的频率源，所以频率源是现代电子系统的关键，而寻求一种高稳定度，高分辨率的信号源是最主要的，一种新型频率合成技术—直接数字式频率合成 (DDS) 正飞速的发展，其性能和特点相比其他频率合成技术更具有优越性，表现在相对带宽宽、频率转换时间短、频率分辨率高、输出相位连续、可编程和全数字化、控制灵活方便等方面，并具有极高的性价比，这是传统模拟技术无可比拟的。运用DDS技术合成频率是目前频率合成领域中最为先进的技术，也是目前频率合成的发展方向。
（二）DDS的工作原理
直接数字频率合成技术是从相位概念出发，直接对参考正弦信号进行采样，得到不同的相位，通过相位描述正弦函数。DDS以稳定度高的参考时钟为参考源，利用采样定理，通过查表法产生波形。它的基本结构包括相位累加器，加法器，波形存储器(ROM), D/A转换器，和低通滤波器(LPF)，其基本原理可由图1表示。
DDS系统的核心是相位累加器，在采样时钟信号fc的控制下，通过由频率控制字控制的相位累加器输出相位码，即每来一个时钟脉冲fc，相位累加器的输出就增加一个相位增量值，相位累加器按频率控制字K产生信号数字化拟合所需的线性相位取样值，对波形存储器寻址，将存储于只读存储器的波形量化采样后, 数据值按一定的规律读出，D/A转换器将数字量形式的波形幅值转换成所要求合成频率的模拟量形式信号，经低通滤波器用于滤除不需要的频率分量，以输出频谱纯净的正弦波信号。
频率控制字K和时钟频率fc共同决定DDS输出信号的频率，他们之间满足下式：f0=fc*K/2N;
其中fC为参考时钟，K为频率控制字，f0为是输出频率。依据奈奎斯特采样定理，DDS输出的最大频率为fo/2。
DDS在相对带宽、频率转换时间、高分辨率、相位连续性、正交输出以及集成化等一系列性能指标方面远远超过了传统频率合成技术所能达到的水平，为通信系统提供了优于模拟信号源的性能。
（三）AD9851功能简介
系统采用了美国模拟器件公司生产的AD9851高集成度DDS芯片。其内部有高速、高性能的D/A转器和高速比较器，可作为数字编程控制的频率合成器和时钟发生器。如图2, AD9851的内部结构图。包括数据输入寄存器、频率/相位寄存器、具有6倍参考时钟倍乘器的DDS芯片、10位的模/数转换器、内部高速比较器这几个部分。其中的DDS芯片是由32位相位累加器、正弦函数功能查找表、D/A变换器以及低通滤波器。AD9851采用40位二进制数对芯片的工作方式、输出频率、相位等进行精确设置，这40位二进制数包括：32位为频率控制字，5位为相位控制字，一位6倍参考时钟倍乘器使能控制位，一位电源休眠功能 (powerdown) 控制位和一位逻辑O位。寄存器接收数据的方式有并行和串行两种方式。这个高速DDS芯片时钟频率可达180MHz，输出频率可达72 MHz，分辨率为0.04Hz。外接参考频率源时，AD9851可以产生一个频谱纯净，频率和相位都可以控制的而且稳定度非常高的模拟正弦波。这个正弦波可以直接作为信号源，或通过其内部的高速比较器转换成为方波输出，作为灵敏的时钟产生器。允许最高输入时钟180 MHz，同时提供可选择的片内6倍频乘法器;内含一个高速比较器和一个高性能的lO比特数模转换器;它具有简单的控制接口，允许串/并行异步输入控制字以便充分发挥AD9851的性能;具有32比特的频率控制字和5比特相位控制字;工作电压范围较宽，可工作在2.7V～5.25V之间，也工作在掉电方式下;采用28脚SOP封装。
AD9851可以工作在串行或并行模式中，上电复位时默认为并行模式。参考时钟输入可采用温补石英晶体振荡器提供，编程启用AD9851内含的6倍频率乘法器。其中W0中的DO位为6倍频的使能控制，当DO=1时，6倍频启用;DO=时，6倍频不工作;D1为工作方式控制，当D1=0时，工作在并行方式，D1=1时，工作在串行方式在并行工作模式下，40bit的数据通过8位数据线D0～D7分5次装入，顺序为W0-W1-W2-W3-W4，复位信号RESET有效会使输入数据地址指针指向第一个输入寄存器，WLK上升沿写入第一组8位数据，并把指针指向下一个输入寄存器，连续5个WLK上升沿后，即完成全部40位控制数据的输入，此后WLK信号的边沿无效。当FQ-UD上升沿到来之际40位数据会从输入寄存器被写入频率和相位控制寄存器，更新DDS的输出频率和相位，同时把地址指针复位到第一个输入寄存器，等待着下一组新数据的写入。并行模式时序图如图3。在串行工作模式下，数据由W-CLK的上升沿同步，通过25脚D7，从低到高逐位输入40位数据(W0～W39)，其中W0～W32为频率调节位，对应频率调制位是从低位到高位。全部输入完后，在FQ-UD上升沿的作用下，将40位数据送入DDS核心，并启动AD9851按设置的频率输出。串行模式时序图如图4。
（四）设计原理
1. 串行方式的步进频率源设计
为充分发挥单片机的使用资源以及AD981的功能，系统首先采用了AD9851的串行工作方式。应用AT89S51单片机控制DDS输出步进正弦波形。AT89S51单片机支持ISP在线编程功能，最高工作频率可达33MHz，内部集成看门狗定时器，具有双工UART串行通道。AD9851外部系统时钟为30MHZ，即采用30MHz温补石英晶体振荡器作为系统时钟，D7作为串行数据传输口P1.0, P1.1, P1.2和P1.3分别接AD9851的FQ-UD, WCLK, RETSET以及D7，通过初始化AD9851，使其工作在串行以及6倍频工作模式。在编写串行程序时，先通过D7引脚(P1.3)发送32位的频率控制字，即在WCLK (P1.1)上升沿移入一位串行数据，32位数据移完后，再将其他8位相位，电源控制，工作方式控制字串行移入，当40位控制字全部移完后，将FQ-UD (P1.0)置高，再置低，即一个FQ-UD脉冲可使AD9851根据刚输入的控制字更新频率和相位输出，改变输出频率大小，以不断输出步进正弦波形。
由于此信号源是应用在探地雷达的发射信号源上，根据探地雷达的发射频段范围，设计的步进信号源起始值为1MHz，并以1M为步进值的大小，P3.7端的按键用以控制步进值的递增，每按一次按键，频率就增加1MHZ;在P3.6同样也有一个按键用以控制步进值的递减，当需要将频率从最大值减小时，可以通过此按键来控制频率的递减，步进减小值也为1MHz。程序是用Keil C语言编写的，包括AD9851的初始化以及对频率控制设置。由于AD9851的外部时钟为30MHZ，经内部倍频后，时钟最大可为180M，而理论输出的最大不失真正弦波频率为72M，在TDS1001数字示波器上清楚显示各个频率值的波形。
实际的硬件连接图如图4示，按键S1用来控制频率的递增，即每按一次按键频率就增加1MHz。按键S2用来控制频率的递减，即每按一次按键频率就减少1MHz。
2. 并行方式的步进频率源设计
并行模式中，将D0～D7八位数据线分别连到单片机P0口的P0.0～P0.7，将P1.0, P1.1, P1.2分别接AD9851的FQ-UD, WCLK, RETSET，硬件连接图如图6所示。在程序编写中，定义了5个字节的控制字，W0, W1, W2, W3, W4, 40位控制字是分5次装入到数据寄存器中，每将一字节数据送到P0口后，必须将WCLK (P1.1)置高，在其上升沿，AD9851接收与P0口相连的数据线的数据，然后在将P1.1 (WCLK)置低，准备下一字节的发送。连续发送完5个字节之后，将FQ-UD (P1.0)置高，以使AD9851根据刚输入的控制字更新频率和相位输出，然后在置FQ-UD (P1.0)为低，准备下一组发送，以不断输出步进正弦波形。程序是用Keil C语言编写的，C语言灵活简单，运用方便，相比汇编语言，程序的可读性更强，而且易于理解。由于是要输出步进正弦波，和串行模式一样，也设置了两个按键，用以控制频率的增减，由于单片机板上资源锁定，在P3.6口连接的按键来控制频率递增，在P3.7口连接的按键来控制频率递减。根据AD9851的最大输出频率限制，频率的起始值设为了1MHZ，最大为72MHz，步进为1MHz，每按一次按键S1 (P3.6)频率就递增1M，每按一次按键S2 (P3.7)频率就递减1M，一共72个频点。
并行模式与串行模式相比，传输数据的速度更快一些，但占据系统资源太多，串行方式虽然数据传输慢一些，但是可以节省系统资源，减少控制器的负担，以使控制器有更多资源去做其他工作。在具体应用当中，应以实际情况选择某一种方式。
在制PCB板时，板子尺寸选择很重要，过大浪费，太小了性能不好，甚至布线困难。在protel99SE上采用了手动布局规划板子。板子要区分模拟部分与数字部分，将模拟地与数字地也要分开。布线时，电源线与地线加粗为35mil, 信号线为20mil，由于自动布线存在很多问题，实际采用的是手动布线。由于AD9851的输出波形有杂散，对输出信号采用了七阶椭圆低通滤波器进行滤波，以输出高稳定的无失真波形。
（五）结语
设计采用AT89S51单片机对DDS芯片AD9851进行串行与并行两种模式的控制，对AD9851的资源进行了充分的利用，结合单片机的C语言编程，设计了一种应用于探地雷达的步进频率信号源。在选择30 MHz外部时钟源时，输出信号工作可靠，效果良好，AD9851上限输出频率可达72MHz，输出的波形稳定度与精度都很高。由于AD9851的集成度高、体积小，使用灵活方便，通过有效的时序编程控制，还可以完成多路信号的频率、相位控制和信号同步输出，应用性和使用都很强，适合通信系统和高精度仪器中应用。
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