DDS合成技术

2024-06-17

DDS合成技术（共4篇）

DDS合成技术篇1

摘要：简要介绍了数字频率合成技术的研究现状及发展状况, 阐述了直接数字频率合成技术的基本原理, DDS的基本结构, 对直接数字频率合成技术进行了分析, 得出了DDS的工作特点。

关键词：数字频率合成技术,设计,DDS

0 引言

近年来, 数字集成电路得到了很快的发展, 一种新的频率合成技术在此基础上诞生了。目前, 直接数字式频率合成 (DDS) 技术更是得到了大家的普遍关注。相位累加器、波形存储器、数模转换器是该技术的组成部分, 它的正弦波产生是通过数控振荡器 (NCO) 来实现的, 并且所产生的正弦波的频率 (相位) 都是可调的[5]。

1 直接数字频率合成技术的基本原理

DDS中通过一个周期TC, 相位累加器 (PD) 存储N比特的频率相位值, PC累加一次是由频率控制字K (Frequency Control Words) 来控制的, 这也意味着PD中存储了一个信号波形的相位值。K通过与2N取模即相除运算, 存储的离散二进制代码数字形式的相位值, 通过正弦函数表ROM电路转化为了相应的离散二进制代码数字量化幅度值, 再经过数模转换器把数字量化的幅度值转变为一个呈现阶梯式的模拟信号。要得到一个平滑的模拟正弦信号输出, 最后通过低通滤波器平滑作用完成整个信号波形, 这就是DDS频率合成的基本原理。由原理分析可以看出, 当PD计数大于2N时, 累加器自动溢出最高位, 保留后面的N比特数字, 存入累加器中, 即相当于做模余运算, 每2N/K个时钟周期相位累加器就溢出一次[6]。直接数字频率合成的输出频率fo是由K和fc所确定的, 其关系式如下:

当K—I时, 输出频率为最小频率输出, 则DDS的最小频率分辨率可达:

此时, DDS相当于一个小的数字分频器。当N非常大时, 即相当于累加器长度也是非常大, 这样就能够得到所要频率分辨率。由于计算所得出的K值不一定为整数, 因此存在一定的误差, 这些都属于正常范围内的。

因为正弦查询表 (ROM) 模块的容量受到限制, PD是将转化为二进制数的高位来当做寻址地址, 并把这个寻址地址送入ROM中来得到波形幅度值。通过DDS中系统时钟对正弦信号进行采样, 把这些采样点储存到ROM中, 通过改变查询表来达到各种不同的波形输出效果。

2 DDS的基本结构

DDS的核心部分包括PD、ROM、数模转换器 (DAC) 和低通滤波器 (LEE) 这4部分。下面分别对它们进行简单介绍。

2.1 相位累加器 (PD)

PD主要包括频率字寄存器和相位寄存器, 是直接数字频率合成的组成部分。PD主要作用是实现相位的累加, 得到一个数, 并把这个数存储起来。

假定PD的值为∑n, 经过一个周期之后, 所存储的结果设为∑n+1, 两者之间的关系如下:

由式 (3) 可看出, ∑n是公差为K的等差数列, 得出以下结论:

其∑0为PD的最初值。

PD主要是有N比特加法器和N比特寄存器构成, 所谓的寄存器一般是由N个D触发器所组成的。

2.2 正弦查询表 (ROM)

ROM中所保存的数据是通过相位变换, 变换成相对应的二进制数值, 从而得到正弦幅值, 由此可知, ROM所实现的功能是在某个周期内, PD通过相位变换的二进制数值通过对其高m位进行寻址, 输出的结果是在这个周期内通过相位变换得到的二进制正弦幅值序列。ROM的存储量可用表达式2m·Mbit来表示, 其中m为PD的输出位数, M为正弦查询表的输出位数。假设m=12, M=8, 通过式2m·M计算可以得出ROM的存储量为32768bit。

如果需要在DDS芯片中集成大的正弦查询表存储量, m和M值变大可以使用容量压缩, 通过这种方法可以使DDS的杂散性有所提高, 但会使成本提高, 功耗增大和可靠性下降。

2.3 数模转换器 (DAC)

DAC的作用通过转换将二进制数字信号转换成模拟信号。由于在数模转换器中所输出的信号并非连续的信号, 是以绝对分辨率为最小单位, 因此数模转换器所输出的是阶梯模拟信号。

2.4 低通滤波器 (LPF)

低通率波器的作用是将数模转换器所产生的阶梯模拟信号转化为平滑的模拟信号。

3 DDS的工作特点

通过对DDS的工作原理以及基本结构介绍, 总结出DDS具有以下几个特点。

3.1 频率分辨率高

假设K=1, 并且fc为一特定值时, 直接数字频率合成的分辨率, 主要由PD中的N决定, 当N非常大时, 可以得出很高的频率分辨精度, 这些都属于理论上得出来的。输出频点多, 可达2N个频点, 相比较而言, 传统的频率合成方法是很难达到这么高的频率分辨精度。

3.2 频率变化速度快

根据DDS的原理, 可以了解到DDS不需要通过相位反馈来实现频率合成, 所以频率的建立以及切换相对来说很快, 切换速度可以用μs来表示, 在DDS中各个部分是相对独立的。在直接数字频率合成技术中, 合成的频率所需要的时间是由几个因素来决定的。如DDS中需要数控振荡器, 组成数控振荡器的一些工艺结构会影响频率合成时间;DAC变换过程中上升沿、下降沿以及信号处理过程中的时延会给DDS频率合成时间带来影响, 数字信号处理过程中的时延与时钟周期是息息相关的。

3.3 能实现各种数字调制

因为DDS中需要的信号频率、相位、幅度都是由数字信号部分所控制, 如调频部分可以由K控制, 如果在进行CHIRP调制时, 只用在K前再加一个累加器即可;调相时在PC输出端直接加上调制信号;调幅时直接在ROM表输出端对幅度进行控制, 因此可以通过预置内部PC的初始值来精确控制输出信号。同时, DDS还可以实现PSK (phase shift keying) 、FSK (Frequency-shift keying) 等高精度的数字调制和正交调制。

3.4 集成度高

直接频率合成中低通滤波器属于模拟信号部分, 其余部分都是属于数字信号部分, 从而使系统具有集成度高、功耗低、体积小、重量轻等特点。

3.5 其他工作特点

1) 可以产生任意波形。

2) 输出相位噪声低, 对参考频率源的相位噪声有改善作用。

3) 频率切换时相位连续。

4) 可以输出宽带正交信号。

4 结语

直接数字频率合成技术是利用相位累加器存储信号的相位信息, 其信息的存储要通过频率控制字K来控制相位的累加情况, 通过正弦查询表把相位信息转化为离散的数字量幅度信息, 经过数模转换器把离散的数字量信息变换成模拟正弦量, 最后低通滤波后输出所需的频率。采用DDS频率合成技术其优点是能得到高精度的频率和相位分辨率, 能获得快速频率转换时间和低相位噪声的频率信号, 这种技术均具有结构非常简单并且集成度很高的特点

参考文献

[1]孙文波, 薛明华, 刘林.一种基于DDS的快速跳频信号源系统设计[J].电子测量技术, 2007, 30 (9) :137-140.

[2]赵伟, 黄秀节, 雷国伟.基于DDS技术的随机频率信号发生器[J].电子测量技术, 2010, (1) :22-28.

[3]曹群, 颜德田.基于DDS的中功率低频信号源的设计[J].电子测量技术, 2005, (8) :35-38.

[4]薛文.DDS任意波形发生器的设计与实现[D].长春:吉林大学, 2004.

DDS合成技术篇2

随着我国铁路客运专线、高速铁路建设步伐的加快, 研究开发以一体化、网络化、数字化为典型技术特征的新型列车信号控制系统成为必然趋势。通过研究DDS直接数字频率合成技术生成铁路专用2FSK (二进制频移键控) 调制信号的新方法, 论证了新型列车信号控制系统的信息发送单元数字化实现的可行性, 并完成了相应的软、硬件设计。实验和工程应用结果均表明, 该设计的精确度和稳定度完全可以满足铁路现场应用的要求。

我国铁路2FSK信号的理论分析和数学建模

当前我国铁路信号系统的主要信号制式包括3种, 不同系统信号特征的异同点如表1所示。

2FSK信号数学表达式为[1]:

其中S (t) 是2FSK信号的基本表达式, g (t) 是相位变化量子式, AS为2FSK信号时域幅度, f0为2FSK信号中心频率, f (t) 为低频调制信号, Kf为最大载频偏移量。

从公式 (1) 及 (2) 中可以总结出, 2FSK信号数学基本原理简单来说就是利用数字基带信号f (t) 引起的相位变化量g (t) 去调制载频信号f0, 控制上边频fh和下边频fl的切换, 实现数字基带信息的传输。根据对边频切换时机的不同, 2FSK调制又分为相位连续方式和相位不连续方式。

在这些不同信号制式中, 除了所采用的调制方式相同外, 它们还具有铁路信号所特有的共性:即低频调制信号f (t) 为方波方式, 依靠方波频率的变化, 实现列车不同速度等级的编码。由于铁路2FSK调制信号的通频带、低频调制信号有着极其严格的限定, 有别于民用通信领域常规信号。在认真分析我国铁路主要信号制式的典型参数特征的基础上, 利用MATLAB仿真软件在计算机上可以建立我国主要信号制式传输信号的数学模型[2], 其典型时域波形的仿真图形如图1所示。

通过公式 (1) 和 (2) , 可以抽取出我国铁路专用2FSK信号的典型参数特征, 即:数字基带信号f (t) 、上边频fh、下边频fl。

图1显示了三个典型参数之间的特定依存关系:即一个完整周期的数字基带信号f (t) 包含了持续时间分别为1/2周期的上边频fh和下边频fl信号, 并且两者在切换的瞬间保持了相位连续的特征, 如图中圆圈中所示。在MATLAB仿真环境下, 通过动态改变三者的特征值, 可以模拟实现我国铁路主要信号制式的全部信号模式。

D D S技术方案

基于对DDS技术深入研究, DDS技术应用在新型列车信号控制系统是完全可行的, 技术方案可以简要归纳如下:

¥对2FSK信号典型参数:上边频fh、下边频fl、调制低频方波f (t) 的精确生成;

¥在精度允许范围内实现低频调制方波对上、下边频信号的相位连续调制。

DDS的数学模型

根据傅立叶变换理论, 任何周期信号都可以分解为一系列正弦或余弦信号之和, 对于一个频率f固定的周期性模拟或数字信号而言, 无论其幅度如何变化, 在每一个时间周期内, 信号相位角按照固定角频率ω线性变化。如图2M A T L A B仿真波形所示。

在一个系统时钟周期内, 正弦信号相位的变化由下式决定:

假定时间间隔dt以系统时钟周期1/fclock (可以看作为采样周期) 来代替, 可得:

式中∆phase:采样时间间隔内信号相位的增量。

从公式 (4) 中显而易见, 控制∆phase的变化, 就可以控制不同的频率信号的输出。把0～2的连续相位量化为0～2N位数字相位, 则∆phase可以表示为:

式中N为DDS相位寄存器位数 (通常为24～32) ;M为DDS相位寄存器的步长。

根据公式 (5) 和公式 (4) , 推算出:

公式 (6) 表明在系统时钟 (DDS的参考频率源) 保持恒定的条件下, 通过改变预置的频率控制字 (相位累加器的步长M) , 就可以精确控制输出信号的频率变化。

DDS硬件架构

图3显示DDS硬件架构主要由相位累加器、正弦查找表、模数转换器以及低通平滑滤波器等部分构成[3]。

相位累加器在DDS功能实现上发挥着核心作用, 把0～2的连续相位转换为32位的数字相位 (假定相位累加器的位数N=32) , 在时钟脉冲的控制下, 输入到频率寄存器的控制字在相位累加器中定期累加转变成为输出信号的数字相位信息。

正弦查找表是一个存储了特定数据的只读存储器。正弦查找表中固化了对一个满周期标准正弦信号以系统时钟频率为采样频率, 采样点数为2N (N:相位累加器位数) 的波形取样值 (二进制编码) 。

DDS中的数模转换器用于把正弦查找表输出的正弦信号数字幅值转换为模拟幅值。

低通平滑滤波器可以滤除DDS系统时钟引入的高频干扰以及由于DDS内部相位累加器输出相位需要截断固有特性导致的加性相位噪声。

硬件设计

·主控CPU

选用A T M E L精简指令集A V R MEGA128芯片。主要完成与上位中央逻辑控制单元的双向高速安全串行数据通信, 实现列控信息的差错控制和数据帧打包成型;基于对列控数据软件判断处理, 以基带调制信号周期为间隔, 动态刷新DDS芯片控制寄存器, 直接实现正弦形式的铁路2FSK信号正/反向双路输出, 供给后级差分放大器使用。完成输出信号的状态回采、闭环检查, 以校核输出2FSK信号的关键参数指标是否达标。

·安全串行通信接口

通信接口主要由Philips SJA1000及外围电路构成。主要完成上位逻辑控制单元与主控CPU之间安全数据交换, 接口协议灵活。实际应用中采用了双重冗余的CAN总线方式, 确保数据交换安全可靠。

·看门狗复位电路

外置硬件看门狗选用MAX1232芯片。主要完成程序由于干扰“跑飞”进入死循环之后, 输出复位脉冲, 迫使CPU重新从程序原点恢复执行, 提高系统的抗干扰能力。

·D D S直接数字频率合成器

选用AD7008 DDS芯片及外围元件构成。DDS芯片被设置成FSK工作模式。在FSK模式下, 其输出信号频率是频率控制寄存器 (FCR) 0、1以及FSK控制输入引脚FSELECT状态的函数。当FSELECT引脚为低电平时, 输出边频f1 (FCR1控制) , 当FSELECT引脚为高电平时, 输出边频f2 (FCR2控制) , 只要严格遵循铁路2FSK信号基带调制信号与边频信号频率依存关系, 选择适当的边频频率, 并且利用基带调制信号控制FSELECT引脚电平状态即可实现。根据DDS的特点, 边频的切换是瞬时完成的 (ns级) , 并且新的输出频率相位累加起点是前一频率的相位累加终点, 因此可以保持频率切换点的边频相位连续性, 符合铁路2FSK信号的技术特点。关于频率控制寄存器设置数值, 可以根据公式 (6) 确定。

·差分放大

由INA118差分放大器及外围电路构成。主要完成DDS输出正/反向2FSK信号的处理, 抑制2FSK信号中的共模成分, 提高信号纯度。同时通过调整外置的电压增益电阻, 使输出2FSK信号的电平幅度达到相关技术要求。并确保外部增益电阻在断路故障或阻值增大条件下, 差分输出端信号幅值不增加, 成衰减趋势, 从而满足核心系统故障导向安全的功能需求。

·缓冲放大器

由BUF634芯片及外围电路构成。主要完成在保持输出2FSK信号电平恒定不变的条件下, 仅对信号的电流进行放大, 增强信号对后级电路的驱动能力。

·状态回采模块

由光耦、运放电路等构成。主要完成输出2FSK信号的再采集、隔离整形与输入, 实现信号的实时闭环检查, 提高系统的安全性。

软件设计

为了满足可靠性、安全性和实时性的要求, 系统软件采用了汇编语言编写源代码, 并且采取了一些措施提高软件的抗干扰能力, 例如:软件陷阱、指令冗余、关键数据的备份以及差错校验等, 系统软件流程示于图6。

测试结果及结论

实验室环境下内对该项成果进行了测试, 包括载频精度、低频精度、低通滤波器通频带以及边频的切换时延等指标。结果表明:信号精度和实时性完全可以满足现场要求, 相对误差均控制在10-5～10-6范围内。采用DDS技术的铁路专用2FSK信号发送模块, 可以实现使用同一硬件平台, 完成我国铁路包括UM71、ZPW2000A、国产移频等不同类型列控信息输出的功能。目前, 该项成果已在工程现场得到应用, 运行稳定。相对于其他方式的设计, 例如FPGA、PLL频率合成、虚拟仪表等, 该方案具有明显的优点:嵌入式设计、性能稳定、硬件紧凑、性价比高等。尤其是在研制过程中所采用的设计思路实现了通用化多变量控制的2FSK数字信号调制, 对于其他数据通信应用领域也具有一定的借鉴意义。

摘要：基于对我国铁路主要制式信号的典型参数特征的分析和研究, 通过MATLAB仿真软件建立我国主要制式信号的数学模型, 在重点解决边频精度、相位连续、差分放大等关键问题的前提下, 提出采用DDS直接数字频率合成技术生成我国铁路专用2FSK (二进制频移键控) 调制信号的新方法, 并给出相关的硬件、软件设计。

关键词：铁路信号,直接数字频率合成,频移键控

参考文献

[1].　费锡康, 无绝缘轨道电路原理及分析, 中国铁道出版社, 1993:　97￣109

[2].　王立宁、乐光新, MATLAB与通信仿真, 人民邮电出版社, 2000:340￣349

DDS合成技术篇3

关键词：DDS(直接数字式频率合成器),PLL(锁相环),m序列,PIR(相位增量寄存器)

0 引言

频率合成技术[1]的发展大致经历了直接模拟频率合成(DAS),锁相频率合成(PLL)和直接数字合成(DDS)三个阶段。PLL具有控制灵活、体积小、成本低和输出频率高、频带宽、频谱质量好等优点[2]。PLL的最大缺点是其频率切换速度低,只能达到微秒级,而且换频时间与频点间隔互相牵制。虽然采用多环或小数分频技术后有所改观,但也是以增加复杂度为代价的。另外,对于高速或超高速频率合成,仍然无能为力。这是PLL闭环系统固有惯性的结果。DDS集成度高、体积小,具有超高速的频率变换能力(可达到纳秒级,换频时间与频点间隔无关)和极高的频率分辨力(可达mHz数量级)以及非常好的相位噪声性能,另外还具有灵活的数字调制功能[3]。DDS输出频率的杂散较大,频谱的纯度不如PLL,输出频率带宽受限于时钟,廉价的CMOS产品的带宽只有几十兆赫兹,采用GaAs技术后可以达到几百兆赫兹,但是价格非常昂贵,并且杂散明显增大。DDS和PLL方案具有互补性。把这两种技术结合起来以实现宽频带、高分辨率、低相噪和低杂散的频率合成器是一个好方案[4]。选择DDS激励PLL式(倍频式)方案,即DDS的输出作为PLL的参考频率源输入,可以产生精细的频率步进,而PLL作为一个可变倍数的倍频器,将DDS产生的信号倍频到所需范围。

1 硬件设计

硬件设计主要包括DDS的控制器部分,DDS部分及锁相环路部分的设计。其中DDS部分,我们选用了美国Qualcomm公司的Q0315估价板,上面包括DDS芯片Q2368,数模转换器(DAC)和低通滤波器(LPF)。由于该估价板输入输出接口固定,所以控制板和锁相环路部分要有相应的接口电路。

1.1 控制器部分

这部分将单独做成一块电路板,做此控制器电路板的目的就是通过程序对DDS部分进行控制,写入相应的预置参数,并按着时序不断向DDS的相位增量寄存器(PIR)里写入频率控制字,以达到控制频率跳变的目的。因此,这个控制器也相当于伪码发生器,伪随机码体现在程序中对频率的伪随机地选择上。

控制器(CPU)选用了美国Amtel公司出产的AT89C51芯片,此芯片的内部含有4k字节的Flash PEROM(Programmable Erasable Read Only Memory),用来存放控制主程序和频率控制字表,并且修改方便[54]。程序设计部分见后文的软件设计。

接口芯片选用常见的并口芯片8255A,选择工作方式0,A口、B口、C口都是输出方式。其中,A口的PA5~PA0用来输出地址到DDS,B口用来输出数据到DDS,C口的PC4~PC0用来输出控制信号。

1.2 DDS部分

DDS芯片Q2368是一片100脚PQFP封装的超大规模CMOS集成电路。内含共同控制器接口的两个独立的DDS电路,具有32bit的频率和相位分辨率,及12bit的输出幅度分辨率。该芯片可以工作在两种方式下,一种是时钟为130MHz,单路DDS输出;另一种是时钟为65MHz两路独立的DDS输出。

此外,该芯片内部有两个重要的8位寄存器即同步方式控制(SMC)寄存器和异步方式控制(AMC)寄存器,用来控制DDS的工作状态。其中前者可以在芯片工作的时候改变,而后者只需要在初始化的时候设置。

然而,不直接使用Q2368,而是选用包含DDS芯片Q2368的Q0315评估板,这是因为Q0315评估板为开发和使用DDS提供了尽可能大的方便和最佳的DDS性能[5]。Q0315提供的工作方式有以下四种:Dual Control单频输出模式;Double Control单频输出模式;Dual Control线性调频脉冲(chirp)输出方式;Double Control线性调频脉冲(chirp)输出方式。本着输出频率一定,选用尽量高的时钟频率的原则,选择单路DDS输出方式,即Double Control单频输出模式,利用板上的125MHz频率源作为DDS的参考源。这种工作模式下,系统有PIRA寄存器存放频率控制字,而PIRB则闲置不用。

1.3 锁相环路部分

这部分设计主要包括集成锁相环频率合成器芯片Q3236,环路滤波器及压控振荡器。Q3236有三种数字处理器接口方式用于控制分频电路的编程位,这包括直接并行输入方式、8位总线方式和串行总线方式。直接并行输入方式由于控制线不经过缓存直接作用于分频计数器,所以不适于本文的应用,因为锁相环路部分要和DDS部分的设置在相同时刻起作用,必需有缓存,因此选用8位总线方式。

分频电路的编程位有20比特,其中4比特控制A计数器,10比特控制M计数器,6比特控制R计数器。其中,R计数器用于分频参考频率源输入,分频比是1~64。A和M计数器用于分频VCO输入。可见,A计数器取值范围1~16;M计数器的取值范围1~1024。当VCO输出频率高于300MHz的时候,需要选用预分器,这时VCO分频器的分频比就是:

N=10×(M+1)+A (1)

分频后的信号通过鉴相器后产生误差控制信号送到环路滤波器,滤波后的信号用来控制压控振荡器,并使之锁定,此时压控振荡器的输出频率为:

FVCO=FPD·N=FPD·[10×(M+1)+A] (2)

实验中,选取N=100,不妨取M=9,A=0,另外,R=0,就是对参考频率源不分频。取DDS输入的参考源频率为FREF=24.5MHz~25MHz,则跳频频率合成器的输出频率范围就是2450MHz~2500MHz。

环路滤波器对环路特性有很大影响,它直接影响环路带宽和环路增益,采用二阶有源滤波器,见图1所示,其中放大器采用OP-27。

采用标准锁相环路理论,可得到环路的相位传递函数:

$Η (s) = \frac{Ν (1 + s \cdot Τ_{2})}{\frac{s^{2}}{ω_{n}^{2}} + \frac{2 \cdot s \cdot ξ}{ω_{n}} + 1} (3)$

其中, $ω_{n} = \sqrt{\frac{Κ_{v} \cdot Κ_{Φ}}{Ν \cdot R_{1} \cdot C}}$ 为环路自然谐振角频率, $ξ = \frac{ω_{n} \cdot R_{2} \cdot C}{2}$ 为阻尼系数。

2 软件设计

跳频信道机频率的跳变是通过伪码发生器控制频率合成器实现的,由于伪码发生器输出的控制字(伪码序列)具有伪随机性,因此频率合成器输出的频率变化方式(跳频图案)也具有伪随机性。伪随机码的选择直接决定整个跳频系统的性能。伪码发生器既可以用硬件实现,也可以用软件实现,本文选择后者。软件实现的最大优点是设计实现灵活,可根据不同的应用场合修改程序。二元m序列是一种伪随机序列,有着优良的自相关函数,而且易于产生和复制,因此,在扩展频谱技术中得到了广泛应用。它在DS序列中用于扩展基带信号;在FH序列中用来控制FH频率合成器,组成伪随机跳频图案。

2.1 m序列的自相关函数

根据序列的自相关函数定义以及m序列性质,不难求出其自相关函数。

由同一的联接多项式产生的m序列平移等价和移位相加性可知,序列

Ak及其τ次移位(τ≠0,modp)所得序列Ak-τ之和序列Ak-τ′与Ak平移等价,即

Ak-τ′=Ak+Ak-τ (4)

也就是说,Ak-τ′和Ak平移等价。由随机特性可知,Ak-τ′中,1比0多一个,由序列的自相关函数定义

$R (τ) = \frac{A - D}{A + D}$

其中,A是码字的对应码元相同的数目(同为1或者同为0的数目),D是对应码元不同的数目。可见m序列的自相关函数满足

$R (τ) = {\begin{cases} 1 τ = 0 模 p \\ - \frac{1}{p} τ \neq 0 模 p \end{cases}$

m序列具有双值自相关函数特性[3]。其自相关函数曲线见图2。

2.2 m序列的本原多项式的选择

本文的跳频系统工作频带为2450MHz~2500MHz,每个信道互不重叠,并且以邻接方式排列,信道间隔取200kHz。

所以,要求产生m序列的线性移位寄存器的级数n=8,选取本原多项式其反馈逻辑如图3所示。

N=(2500-2450)×106÷2×106=250<256=28

f(x)=1⊕x2⊕x3⊕x4⊕x8

2.3 m序列跳频码生成程序设计过程

由于DDS芯片Q2368的程序控制必须不断地对Q2368的内部寄存器写入数据,这样,就需要同时要有数据写入、地址写入和控制信号写入三个必不可少的写入方式。由于选择的是并行写入,则根据实际要求,必须的地址写入要由6条地址线(ADDEESS 0~ADDRESS 5)来完成;数据写入由8条数据线(DATA 0~DATA 7)来完成;所需的控制线是5条:HOPCLK1,HOPCLK2,BURP1,BURP2和 $\bar{W R}$ 。

m序列的跳频码生成程序简单流程框图如图4所示。

程序中用寄存器R3来存放m序列的状态值。先置入01H作为m序列的初始值。由于跳频的频速要求500跳/秒,因此要设置每2ms定时器溢出中断相应一次。

初始化完成之后,程序就启动中断,等待每秒500次的中断响应。

中断子程序中主要分为以下两部分:得到新的m序列状态值(程序中此子程序的名字是M-CHNG)和查频率表得到频率控制字并写入到PIRA中(程序中此子程序的名字是F-FIND) ,从而完成了程序控制频率跳变的过程。前者就是要根据选择的本原多项式

f(x)=1⊕x2⊕x3⊕x4⊕x8

来利用寄存器完成其中的移位和相加,从而由前一个的m序列状态值变换成新的m序列状态值。子程序F-FIND就是根据m新的状态值找到存频率控制字的表中对应的地址。由于PIRA共32位,所以不能一次完成对它的写入过程,只有分成4次。程序中,用寄存器R4暂时存放PRIA0~7的内容,R5用于暂时存放PIRA8~15的内容,R6用于暂时存放PIRA16~23的内容,R7用于存放暂时PIRA24~31的内容。然后就是完成写入PIRA,这里写入的方法同前面所述的AMC。这里说明,需要这4次都完成之后,再置位HOP CLK1和HOP CLK2。

关于对频率控制字的选择,由于最终输出频率是2450MHz~2500MHz,而锁相环部分完成100倍倍频,这里就要求Q2368的输出频率范围是24.5MHz~25MHz,其频率间隔为2kHz。实践中,大于参考频率的40%的输出频率的幅度明显下降,而这里的25MHz小于125MHz的40%,输出的频率幅度基本相同,在-6dBm~-3dBm之间。

89C51控制器采用了定时器中断方式,设置初值完成了每2毫秒产生一次中断,从而完成每秒500次的频率跳变,再通过PLL完成倍频,从而实现了一个倍频式DDS激励PLL的跳频频率合成器,慢跳频来完成速率为4.8Kb/s的指令数据和速率为2Mb/s的图像数据传输,合成器的实测主要技术指标如下:

输出频率范围为2450MHz~2500MHz

输出频率间隔200kHz

参考频率及其谐波抑制优于-40dB

杂散≤-50dBc

相位噪声≤-76dBc(10kHz)

频率稳定度可达微赫兹量级

可以看出,本频率合成器性能指标满足作为通信载波的要求。

3 结束语

主要描述了DDS激励PLL频率合成器的设计与实现过程,包括硬件设计和软件设计。硬件设计又包括控制器、DDS和锁相环路部分的设计。控制器也就是伪码发生器,用AT89C51通过汇编语言软件实现控制DDS。DDS部分选用了美国Qualcomm公司的含有DDS芯片Q2368的评估板Q0315。锁相环路选用的也是美国高通公司出产的集成锁相环频率合成器芯片Q3236。

本文设计的频率合成器,工作频段在2450MHz~2500MHz,跳频间隔200kHz,即250个跳频数,每秒是500跳。其实测指标是参考频率及其谐波抑制优于-40dB,杂散小于-50dBc,相位噪声-70dBc(10kHz),频率稳定度可达MHz量级。

参考文献

[1]戴逸民.频率合成与锁相技术[M].中国科学技术出版社,1994.

[2]蒋创新,沈雪林.快速锁相频率合成器[J].压电和声光,1994,16(1):14-17.

[3]李琳,张尔扬.直接数字频率合成技术及其应用[J].电声技术,1999,9:33-35.

[4]尹伟谊,刘乃安,等.直接式数字频率合成器及其在通信系统中的应用[J].通信技术与发展,1997(1):65-58.

DDS合成技术篇4

直接数字频率合成器 (Direct Digital Synthesizer) 是从相位的概念出发直接合成所需波形的一种频率合成技术。一个直接数字频率合成器由相位累加器、加法器、波形存储ROM、D/A转换器和低通滤波器 (LPF) 构成。DDS的原理框图如图1所示:

其中K为频率控制字、P为相位控制字、fc为参考时钟频率, N为相位累加器的字长, D为ROM数据位及D/A转换器的字长。相位累加器在时钟fc的控制下以步长K作累加, 输出的N位二进制码与相位控制字P相加后作为波形ROM的地址, 对波形ROM进行寻址, 波形ROM输出D位的幅度码S (n) 进D/A转换器变成阶梯波S (t) , 再经过低通滤波器平滑后就可以得到合成的信号波形。合成的信号波形形状取决于波形ROM中存放的幅度码, 因此用DDS可以产生任意波形。这里我们将用DDS实现正弦波的合成, 并通过FPGA芯片实现其硬件电路。

笔者主要进行DDS软件方面的设计, 所以以下原理与仿真以软件方面为主。

1. 频率预置与调节电路

K被称为频率控制字, 也加相位增量。DDS方程为:f0=fc×K/2N, f0为输出频率, fc为时钟频率。当K=1时, DDS输出最低频率 (也即频率分辨率) 为fc/2N, 而DDS的最大输出频率由Nyquist采样定理决定, 即fc/2, 也就是说K的最大值为2N-1。因此, 只要N足够大, DDS可以得到很细的频率间隔。实际中DDS的最高输出频率由允许输出的杂散水平决定, 一般取值为f0≤40%fc。要改变DDS的输出频率, 只要改变频率控制字K即可。

2. 累加器 (图2)

相位累加器由N位加法器与寄存器级联构成。每来一个时钟脉冲fc, 加法器将频率控制字K与寄存器输出累加相位数据相加, 再把相加后的结果送到寄存器的数据输入端。寄存器将加法器在上一个时钟的作用后所产生的相位数据反馈到加法器的输入端, 以使加法器在下一个时钟的作用下继续与频率控制字进行相加。这样, 相位累加器在时钟的作用下, 进行相位累加。当累加器累加满量时就会产生一次溢出, 完成一个周期性动作。

3. 控制相位的加法器

通过改变相位控制字P可以控制输出信号的相位参数。令相位加法器的字长为N, 当相位控制字由0跃变到P (P≠0) 时, 波形存储器的输入为相位累加器的输出与相位控制字P之和, 因而其输出的幅度编码相位会增加P/2N, 从而使最后输出的信号产生相移。

4. 波形存储

用相位累加器输出的数据作为波形存储器的取样地址, 进行波形的相位—幅值转换, 即可在给定的时间上确定输出的波形的抽样幅值。N位的寻址ROM有D位数据, 则2N个样值的幅值以D位二进制数值固话在ROM中, 按照地址的不同可以输出相应的相位的正弦信号幅值。

相位—幅度变换原理图如图3所示:

5. D/A转换器

D/A转换器的作用是把合成的正弦波数字量转换成模拟量。正弦幅度量化序列S (n) 经D/A转换后变成了包络为正弦的阶梯波S (t) 。需要注意的是, 频率合成器对D/A转换器的分辨率有一定的要求, D/A转换器的分辨率越高, 合成的正弦波S (t) 台阶数就越多, 输出的波形的精度也就越高。

6. 低通滤波器

对D/A输出的阶梯波S (t) 进行频谱分析, 可知S (t) 中除主频f0外, 还存在分布在fc, 2fc……两边f0处的非谐波分量, 幅值包络为辛格函数。因此, 为了取出主频f0, 必须在D/A转换器的输出端接入截止频率为fc/2的低通滤波器。

(二) 系统设计与实现

1. 参数选取

设条件N=10, D=10, fc=125 MHz, 可知:

(1) 存储器容量为1024×10 bits=10K

(2) 频率步进Δf=fo min=fc/2N≈122.07 KHz, 此时K=1

(3) 最大频率fo max=fc/2=62.5 MHz。然而, 此时每周期只采样2点, 难以保证输出精度。为了保证输出精度, 规定最低每周期采样8点, 此时K=2N/8=128, 则:fo max=K×fc/2N=15.625 MHz

(4) 相位步进2π/1024

综上所述, 波形存储器存储1024个10位采样点;频率控制1≤K≤128, 频率步进 (最小输出频率) 122.07 KHz, 最大输出频率15.625 MHz;相位控制1≤P≤1024, 步进2π/1024。系统设计

2. 波形存储

本设计中波形存储为连续存储, 对正弦波进行采样利用Quartus制造一个ROM表, 进行查值操作, 在波形的存储方法上可以有两种方案, 一个是对正弦波从0到2π进行采样, 在这次设计和以上的参数选取上均基于这种方案, 这个方案的优点是实现简单, 思路清晰;另一种方案是对正弦波从0到π进行采样, 由于正弦波的前半周期与后半周期的幅值绝对值对应相等, 只差了一个符号, 利用这种特性, 只要在ROM表的输出后加上一个符号判断即可实现正弦波的输出, 这样可以节省一半的存储空间, 但实现上稍复杂。

正弦波幅值的获得, 可通过C语言编程得到, 将C程序所得结果导出到一个文件中便可得到正弦波幅值。

3. 系统设计

由波形存储模式, 设计系统模型框图4:

4. 系统实现 (所有程序代码均附加在附录中)

本次实现系统的环境如下:

(1) 硬件:FPGA芯片:Cyclone EP1C6Q240

(2) 软件:Quartus II+Visual C++

各端口说明:

(1) 频率控制字:10位, 最大128 (0010000000) ;

(2) 相位控制字:10位, 0无相移, 512 (1000000000) 位移π;

波形存储器:

利用LPM_ROM实现ROM表的步骤是:首先产生一个*.mif文件;然后使用Altera的Mega Wizard Plug-In Manager定制一个LPM_ROM。

最后完成的原理图如图5 (由Quartus II生成) :

5. 系统仿真

(1) 最小步长的正弦波 (图6)

频率控制字:0000000001

相位控制字:0000000000

转换为模拟显示为:

仿真测得正弦波频率为:1/ (13.971us-5.791us) ≈122.249KHz, 与计算参数相近, 误差来自于仿真测量时的显示误差。

(2) 最大步长的正弦波 (图7)

频率控制字:0010000000

相位控制字:0000000000

转换为模拟显示为:

仿真测得正弦波频率为:2/ (20.387867us-20.26us) ≈15.6413MHz, 与计算参数相近, 误差来自于仿真测量时的显示误差。

3.最小步长的余弦波 (图8)

频率控制字:0000000001

相位控制字:0100000000

转换为模拟显示为:

4.最大步长的余弦波 (图9)

频率控制字:0010000000

相位控制字:0100000000

转换为模拟显示为:

(三) 总结

本设计采用现场可编程门阵列 (FPGA) 实现了一个直接数字频率合成器, 主要由累加器、加法器、寄存器、存储器组成。直接数字频率合成器具有变频范围广、频率步进小、幅度和频率精度高、调谐方便等优点。本系统允许频率调谐、相位调谐, 可以产生正弦、余弦信号。具有设计简单可靠、调谐方便等优点。不过频率步进较大、步长大时波形精度较差, 但这些不是系统设计的缺陷, 可以通过增加控制字位数、增大存储器容量来简单解决, 亦可以改变波形存储的方式, 例如对正弦从0到π进行采样甚至从0到π/2进行采样, 只要在寄存器输出后加上一个相位判断, 即可在同样的步进与波形精度下减小存储器的容量要求 (分别可减小1/2和1/4) , 换句话说, 在同样的存储器的容量下便可以减小频率步进与提高波形精度。

摘要：直接数字频率合成器具有变频范围广、频率步进小、幅度和频率精度高、调谐方便等优点。对其进行了理论分析, 并采用FPGA技术实现了这样一个系统, 该系统允许频率调谐、相位调谐, 可以产生正弦、余弦信号, 具有设计简单可靠、调谐方便等优点。

关键词：直接频率合成,可调谐,小步进,FPGA

参考文献

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