脉冲计数器

脉冲计数器（共4篇）

脉冲计数器 篇1

0 引言

采用锁相环技术的频率综合器被广泛应用于无线通信系统,产生稳定的本振信号,对接收或发送的信号进行下变频或上变频。高速、宽带、低功耗是频率综合器的设计目标。不同标准的无线通信系统占用了不同的带宽,并且通常将占用的带宽分为若干个相邻的通道。例如IEEE802.11a协议将5.150GHz～5.350GHz及5.725GHz～5.825GHz共300MHz带宽分为12个通道;蓝牙协议将2.4GHz～2.479GHz共79MHz带宽分为79个通道等。频率综合器输出信号为了实现在不同通带中心频率间跳转,必须具有分频比可变的功能,这一功能,在整数频率综合器中,通常由双模分频器和吞脉冲计数器共同实现[1,2]。

压控振荡器的输出信号首先输入双模预分频器进行预分频,本设计中N取16,即为16/17双模预分频器,并采用相位切换计数实现。吞脉冲计数器产生控制信号控制双模预分频器输出的是16分频信号或是17分频信号。吞脉冲计数器由两个相同结构的可编程计数器P和S构成,并满足P>S。当P和S的值被设定,计数器P从值P开始向下计数,并输出控制信号使双模预分频器为N+1分频,当计满S个数后,输出控制信号切换,双模预分频器为N分频,再计(P-S)个数后产生复位信号,一个计数周期结束。输出信号Fout为(N+1)*S+N*(P-S)=NP+S分频后的信号,通常N值固定,当选取不同的P和S值,可实现可变分频比。在本设计中,计数器P和计数器S是具有相同结构的可编程计数器,且为了实现功耗和速度的优化,采用晶体管级设计,仿真结果表明,设计满足系统要求,并达到了较好的性能指标。

1 工作原理

下文将以五位可编程计数器为例,说明可编程计数器的工作原理。

图1中五位可编程计数器的框图,主要由三个部分组成。第一个部分是改进的/2链。每一个/2单元在基本结构上增加了两个输入信号:PI和LD。当LD信号失效,/2链进行2n分频,n为级联的/2单元数;当LD信号有效,PI的信号直接输出到QB端,且不受时钟信号控制,当下一个时钟上升沿到来,/2链从设定的数值开始向下计数,从而实现了可编程计数器的功能。当一个计数周期完成后,需要自动产生LD信号,驱动下一个计数周期开始,这一功能由计数器的第二个部分,EOC(end-of-count)检测单元实现。EOC检测单元主要由组合逻辑构成,当/2链从∑Pn×2n-1计到1时,产生有效LD信号。组合逻辑产生的LD信号需要经过D触发器采样后驱动/2链重新载入预设分频数。

/2单元是整个可编程计数器的重要组成部分,考虑到需要实现的/2单元需要满足高速和低功耗的设计要求,将采用TSPC结构的DFF构成二分频单元,与MCML结构的二分频单元相比,TSPC结构的功耗相对较低,并且工作频率能够满足要求。

图2为基于TSPC /2单元的改进,虚线框外的部分为正沿触发的TSPC/2单元,由三级反相器构成。当CLK=0,输入反相器在节点X上采样反向D输入,第二级反相器处于预充电状态,节点Y被预充电至VDD,第三级反相器处于维持状态;时钟上升沿,第二级反相器求值,Y的电平值发生变化;时钟高电平阶段,节点Y的值传送到输出QB。该/2单元的传播延时为三个反相器的传播延迟,建立时间为一个反相器的延迟。由于TSPC结构的/2单元仅在时钟翻转时有能量消耗,

Pswitch=∑fCLVDD2

满足低功耗设计的要求。

可编程计数器中使用的改进的/2单元是基于基本TSPC/2单元的。将控制信号LD和数据信号PI引入到电路中。首先需要将LD信号嵌入到TSPC DFF的每一级反相器中,当LD信号有效,DFF部分的二分频功能将被屏蔽。其次需要加入额外的电路,当LD信号有效时,输出PI的值,当LD信号无效时,额外电路在/2单元中不起作用。

2 电路设计

吞脉冲计数器在设计过程中首先对可编程的/2单元进行设计;再设计一个n位的可编程计数器;最后用两个可编程计数器构成吞脉冲计数器。

2.1 可编程/2单元

对TSPC DFF构成的/2单元的改进如图2所示,首先引入LD信号,当LD信号为低电平时,图2中最后一级无效,并且前三级中由LD或者!LD信号控制的晶体管均失效,电路实现二分频的功能。当LD信号为高电平,第一级中的下拉晶体管将X节点电平下拉至GND,隔断了输入信号D对X节点电平的影响;由于X节点为低电平,Y节点向下的通路关断,在Y节点向上通路中加入由LD信号控制的PMOS管,则Y节点向上的通路也被关断;第三级中增加的两个晶体管分别在LD为高电平时关断输出QB的向上和向下通路,使QB的值由第四级输入信号PI确定,实现了可编程的功能。

2.2 n位可编程计数器

将n个可编程/2单元级联,并设计相应的EOC检测模块和LD信号产生电路如图1所示,即为n位可编程计数器。电路设计中存在一些需要注意的问题。

EOC检测模块可以在检测到输入的各级分频信号最低位为1,其它位为0时,输出高电平。由于计数器从初始值P开始向下计数至1,经过P个输入时钟周期,为实现P分频,必须在下一时钟周期继续从P开始向下计数。在组合逻辑设计过程中,需要充分考虑组合逻辑的延迟,将/2链中各级的输出分组进行处理,并保证每条支路上的延时大致相等。

由于在下一个时钟上升沿到来前,预设分频比P必须载入到/2链中。用输入时钟上升沿无法在LD信号产生的周期内采到该信号,可行的做法是将输入时钟反向,作为LD信号产生器的采用时钟信号。由于EOC组合逻辑的延迟小于半个时钟周期,保证了LD信号能够及时产生。

另一种可行的做法是当EOC模块检测到计数器输出值为2时输出高电平,此时为第P-1个时钟周期。在第P个时钟周期,时钟上升沿采样得到LD信号,完成分频数预设,从第P+1个周期开始继续向下计数。

本设计中采用了前一种方法,通过对EOC检测电路组合逻辑的改进,减小了传输延迟,并将时钟反向,使得LD信号在产生的周期内被检测到,与之前的设计相比,可编程范围扩大为2至2n-1[3,4]。

2.3 吞咽计数器

完成n位可编程计数器设计后,可将两个n位可编程计数器连接实现吞咽计数器,并产生控制双模预分频器分频比的控制信号MODE。选择n位可编程计数器的第m(m

在吞咽计数器中,S

MODE信号的产生由一个D触发器控制。计数器P和S的Reset信号上升沿均可触发MODE信号翻转。初始状态时MODE信号为高电平,当计数器S计满S个数后,产生Reset信号,MODE信号翻转,并且计数器S从2n-1开始向下计数,由于P-S<2n-1,在计数器P产生Reset信号之前,计数器S将不会再产生Reset信号。在第P个周期,计数器P产生的Reset信号将两个计数器重新置位并使MODE信号再一次翻转。

3 仿真结果及分析

采用Cadence SpectreRF对所设计的电路进行仿真。吞咽计数器的最高工作频率为700MHz,消耗的电流不超过0.4mA。

当P=31, S分别为6,16,26时,仿真结果如图3所示。以P=31, S=6为例,输出Fout对于输入时钟信号实现31分频,且输出MODE信号在6个周期内为高电平,25个周期内为低电平;当与16/17预分频器连接后,对于VCO输出信号实现502分频。选择10MHz的参考频率,输出频率范围为4.98GHz～5.26GHz。与用标准数字电路设计流程产生的可编程计数器相比,本设计中使用的晶体管数大大减小,从而减小了电路的功耗和面积。

4 结束语

本文完成了低功耗的吞脉冲计数器的设计,通过对电路设计的优化,降低了电路的逻辑复杂度和整体功耗,并且在整个PLL系统中仿真验证正确。吞脉冲计数器的最高工作频率为700MHz,供电电压为2V,消耗电流不超过0.4mA。

参考文献

[1] Ravazi B.RF Microelectronics[M].Prentice Hall, 1997:290-296.

[2]Craninckx J,Steyaert M S J.A 1.75-GHz/3-V dual-modulus divide-by-128/129 prescaler in 0.7-μm CMOS[J].IEEE J.Solid-State Cir-cuits,1996,31:890-897.

[3]Yan W S T,et al.A2-V 900-MHz monolithic CMOS dual-loop fre-quency synthesizer for GSM receivers[J].IEEE J.Solid-State Cir-cuits,2001,36:204-216.

[4] Do M A, Yu X P, et al.GHz programmable counter with low power consumption[J].Electronics Letters,2003,39:1572-1573.

脉冲计数器 篇2

目前, 随着电子技术的飞速发展, 数字系统规模越来越大, 传统的电路设计已难以适应复杂电子系统的设计要求。从而使得电子设计自动化 (EDA) 技术迅速发展, 成为硬件电子电路设计领域中的主要设计手段。而VHDL语言则是EDA的关键技术之一, 他采用了自顶向下的设计方法, 即在整个设计流程中各设计环节逐步求精的过程。脉冲计数器广泛应用于各个领域。本课题所设计的多通道脉冲计数器是应用于计算陀螺仪的输出脉冲个数。多通道脉冲计数器读取陀螺仪输出的脉冲, 从而得到物体在空间坐标X, Y, Z正负轴对应的脉冲数, 因此要求设计六通道的16位的二进制计数器[1]。本文设计的多通道脉冲计数器就是采用CPLD芯片和VHDL语言设计的六通道十六位二进制计数器, 每隔4ms通过单片机将计数结果传给上位机。采用Altera公司的EPF10K 10LC 84型号的芯片, 实现了对多路脉冲进行计数。具有体积小、速度快、可靠性高、低功耗、开发周期短的特点[2]。

1系统的组成和工作原理

利用Max+plusII软件、可编程逻辑器件CPLD及VHDL语言编辑16位二进制计数器和锁存器, 16位二进制计数器的输出送给锁存器, 锁存器的输出通过单片机传输到上位机上显示。

系统的组成框图如图1所示。

2 CPLD功能模块的设计

本设计的CPLD功能模块包括16位二进制计数器、16位的锁存器、分频器三部分, 其中计数器和分频器模块用VHDL语言来设计, 锁存器模块用图形编辑来实现。分频器的输出接锁存器的使能端, 用于产生锁存信号[3]。

2.1 计数器模块的设计

本模块用VHDL语言编程, 部分程序如下所示:

生成的原理图如图2所示。

clk为所要测的输入脉冲, rst为复位端, 高电平有效, 当rst为低电平时, 计数器计数, 高电平时计数器清零。

2.2 锁存器模块的设计

用MAX+PLUSII软件可以混合输入的优点, 采用图形来设计锁存器模块, 这里用两个8位的锁存器74374来组合成一个16位的锁存器, 其原理图如图3所示。

2.3 分频器模块的设计

锁存器的锁存信号为4 ms, 由8.192 M的晶振通过32 768分频产生, 分频器模块的设计采用VHDL语言来实现, 部分程序如下所示。

生成的图形文件如图4所示。

2.4 顶层模块的设计

每一路的计数器模块、锁存器模块以及分频模块通过图形连接综合在一起即可构成完整满足要求的单通道16位二进制计数器[4], 其综合连接如图5所示。

clk4ms为锁存信号, 每4毫秒来一次, 用来锁存计数器的输出, cnt0, cnt1…cnt15分别为十六位二进制计数器输出的十六位, enl与enh分别为两个74374锁存器的使能端, 用来进行片选, 低电平有效。

将6个这样相同的计数器装配起来, 就组成了6通道的计数器组。对计数器与锁存器进行综合, 生成的图形文件如图6所示。

RST为脉冲计数器的复位端, 高电平清零复位, 低电平时计数器处于计数状态, clk1、clk2、clk3、clk4、clk5、clk6、为六个通道的脉冲输入, y0、y1、y2…y11分别接CPLD的外部译码电路, 用于对每一个74374锁存器进行片选, 从而实现单片机对每个锁存器的读取, clk4为锁存信号, 由8.192 M晶振经过32768分频产生[5]。

3 功能仿真与测试

系统的仿真结果如图7所示

Rst为低电平时, 计数器计数, 为高电平时, 计数器清零, 计数时当y0为低电平, y1、y2…y11为高电平时, 脉冲计数器的输出为第一个通道计数器的低8位, y1为低电平, y0、y2…y11为高电平时脉冲计数器的输出为第一个通道计数器的高8位, clk4有脉冲信号输入时, 才有输出。经过对仿真输出的分析, 可以验证所设计的多通道脉冲计数器是正确的。

4 单片机与CPLD的接口电路设计

采用AT89C51单片机来作为处理控制单元, AT89C51是一个低电压, 高性能CMOS 8位单片机, 片内含4k bytes的可反复擦写的Flash只读程序存储器和128 bytes的随机存取数据存储器 (RAM) , 器件采用ATMEL公司的高密度、非易失性存储技术生产, 兼容标准MCS-51指令系统, 片内置通用8位中央处理器和Flash存储单元, 内置功能强大的微型计算机的AT89C51提供了高性价比的解决方案。

本系统中, 由于需要串口通信, 所以单片机采用11.092 M晶振作为外部时钟源, 单片机的复位采用上电复位和按键复位两种复位方式CPLD采用Altera公司的EPF10K10LC84-4芯片[6]。

单片机通过P0口读取CPLD输出的8位二进制数据, P0口经过锁存器以及P2口通过译码器对CPLD内部的锁存器进行片选。

单片机读信号接译码器的使能端G1, 低电平有效, P2.7经过非门接译码器的使能端G2, P2.7作为计数器的最高位地址位, 高电平有效, 译码器的输出y0、y1、y2、y3…y11分别接计数器的片选端, 通过译码连接, 来确定每个计数锁存储器的地址, 从而实现单片机读取数据。其原理图如图8所示, 通过确定每个锁存器的地址, 就可以通过单片机程序设计读取CPLD的输出数据。

5 单片机读取CPLD的程序设计

单片机读取CPLD的输出数据时, 先读第一个锁存器低八位的输出数据, 并发送给上位机, 然后读取高八位的数据发送给上位机, 接着读取第二个锁存器低八位的输出数据, 并发送给上位机, 然后读取高八位的数据发送给上位机, 依次读取并发送六路的输出值, 最后在上位机上分别将每一路的高低八位数据值组合中一起就能实现将六通道计数器的值同时显示出来。单片机读取CPLD输出数据的软件流程图如图9所示。

6 结束语

选用了Altera公司的EPF10K10LC84-4, 实现了对多路脉冲信号的计数。硬件电路简单、体积小, 所有计数电路都集成在了一块芯片上, 性能稳定。无论是作为独立的脉冲计数器, 还是设计成其他仪器仪表的辅助部分, 都有广泛的应用。单片机选去通用的AT89C51作为数据处理, 成本低, 性能稳定。

参考文献

[1]边计年, 薛宏熙.数字逻辑与VHDL设计.北京:清华大学出版社, 2005

[2]王道宪.CPLD/FPGA可编程逻辑器件应用与开发.北京:国防工业出版社, 2003

[3]刘绍汉, 林灶生.VHDL芯片设计.北京:清华大学出版社, 2004

[4]李广弟, 朱月秀, 王秀山-单片机基础-北京:北京航空航天大学出版社, 2005

[5]Zwolinski M.Digital system design with VHDL.北京:电子工业出版社大学出版社, 2006

脉冲计数器 篇3

由于涡街流量计[1]具有测量精度高、量程宽、测量介质广泛、工作温度高(介质温度可达350℃)、耐腐蚀以及可靠性高等特点,广泛应用于石油、化工、轻工及动力供热等行业工业管道介质(如气体、液体及蒸汽等)流体流量的测量,多种介质。涡街流量计一般测蒸汽、水等介质的比较多,比如热电厂发电会产生蒸汽,而蒸汽可以供暖和生产重复使用,这样热电厂就可以对外售卖蒸汽。所以要安装流量计来测量输出给用户多少蒸汽,也就是得测蒸汽的流量,因此测量必须准确。

涡街流量计的检测结果有模拟信号,也有数字脉冲信号输出,而脉冲式涡街流量计的检测结果以脉冲方式输出,传统的计量方法采用滤波器滤波后由计数器来计量脉冲数量,从而计算流量。但这种方式只能计量脉冲数量,对脉冲出现的异常情况(如设备故障或者人为原因)等不能进行判别,更不能及时反馈。而脉冲出现异常将导致流量计量不准确,最终直接影响双方利益。因此,迫切需要一种全新的方法,不仅可以精确计量脉冲数量,而且当脉冲出现异常状况时也可以及时发现。

1 检测方法

脉冲式涡街流量计计数检测方法采用A/D 采样,配合软件处理的方法对脉冲进行计数和判别。利用高速A/D采集脉冲输入口的电压幅值和平均值,软件滤波后根据采集结果统计脉冲数量;将一段时间内采集的电压幅值和平均值与涡街流量计最初安装时的正常电压幅值和平均值进行对比,以判断脉冲输出电压是否正常;保存一年的计量数据,每次计量结果与一年前同期相比,看脉冲数量是否异常。通过电压值和用量的综合对比,来判断涡街流量计输出是否正常。

2 方案简介

2.1 硬件方案

为了完成脉冲计量及检测,必须有一定的硬件作为支撑。本方法的检测装置构成如图1虚线部分所示,由滤波电路、电源模块、存储单元、时钟、远程通信模块、人机交互界面和ARM组成。

滤波电路[2]采用无源滤波电路,主要滤除干扰信号,使输出电压纹波系数降低,提高检测准确性。

电源模块采用多组电源,供整个检测装置工作,特别注意的是给A/D采集供电的是1‰精度电源,以保证采集精度。

存储模块采用铁电存储器和Flash相结合的方式。由于要存储一年的流量数据,数据量很大。而且采样数据实时采集、实时保存,读写也相当频繁。Flash空间大,但读写次数有限;铁电读写速度快、次数多但容量小。因此采用Flash和铁电相结合的方式,实时数据先存放在铁电中,定时将铁电中的数据转移至Flash中。

时钟单元需自备电池,防止终端断电后时钟错误。

远程通信模块用来与数据中心进行信息交互,将检测结果以及异常信息等及时传送给数据中心。

人机交互界面则用于现场显示和设置。

CPU是32位ARM硬件平台,自带12bitA/D采集,采集时间5μs[3]。采集结束后CPU对采集的数据进行综合处理。

2.2 软件方案

软件主要流程如图2所示,系统初始化之后,主要进行数据采集、脉冲计数、脉冲检测的循环。

2.2.1 采集数据

5μs采集1个点,采集10个点后除去一个最大值和一个最小值[4],然后计算平均值。采集值≤(0.3×脉冲基准幅值),计1;采集值≥(0.7×脉冲基准幅值),计2;其他情况计0。采集一个有效数据所需时间为10×5μs=50μs,1s可采集20 000个有效数据。每分钟对上述检测为2的电压值取平均计算脉冲幅值,对所有电压值取平均计算脉冲平均值,安装调试完成后需保存脉冲幅值和平均值的基准值。

2.2.2 脉冲计数

由于数据处理时间为1s,与涡街流量计的输出脉冲周期可能不一致。每秒采集时有些脉冲可能被截断,为了避免少计脉冲,需要对脉冲进行处理。将上一秒最后一段连续为2的数字段及之后所有的数字与本次数据合并,一起进行处理。为避免多计脉冲,对本次最后一段连续为2及之后所有的数字不做处理,留待下一秒处理。

脉冲统计时,遍历数据记录[5],找出并记录每段连续为2的数字段中的2的数量和整条数据记录中为2的数字段的总段数;取出一段数据段,记为基准对比段,用其他数据段中数字2的数量与之对比,记录两段数字2数量的差值在3个之内的总段数,然后用每一段数据段为基准对比段,重复本次操作;找到差值在3个之内的个数最多的数据段,首先将此段与所有差值在3个之内的数据段都计一个有效脉冲,并对这些数据段中2的数量做平均,平均值作为基准数量并以此计算脉冲周期,然后对不满足差值为3的数据段进行处理。处理方法如下:

a. 如果数据段中2的数量少于基准数量但落在应为高电平的时间段内认为是一个有效脉冲,否则认为是干扰信号;

b. 如果数据段中2的数量多于基准数量,先判断这些数据段落在多少个周期内,有多少个周期计多少个有效脉冲。

得出有效脉冲后,对上述所有有效脉冲的周期进行判断,判断和相邻的数据段是否落在相同周期内。如果相同,则应减去相同周期的个数,最终得出有效脉冲总数,即为这一秒的脉冲数。

2.2.3 脉冲检测

脉冲检测包括电压值对比和流量的保存与对比两部分。

每分钟对上述检测为2的电压值取平均,与初始记录的每分钟幅值对比,如果当前幅值介于初始幅值的0.85～1.15倍之间,认为脉冲幅值正常,否则记一次异常,连续5次异常,则认为脉冲幅值异常;每分钟对上述所有的电压值取平均,然后与初始记录的每分钟均值作对比,如果当前均值介于初始均值的0.85～1.15倍之间,认为脉冲均值正常,否则记一次异常。连续5次异常,则认为脉冲均值异常。

设备保存一年的流量记录,每秒流量计量出来之后与一年前同期的流量对比,如果变化不多,则用当前流量值替换前一年的流量值。如果变化较大,计一次流量异常。连续3min流量异常,则认为流量异常。流量异常时暂不替换前一年流量,待人工确认。如果是正常使用则替换前一年流量,否则保持前一年流量不变。

3 结束语

该方法检测脉冲式涡街流量计的脉冲数量,通过软、硬件二次滤波可有效滤除干扰脉冲,保证检测准确。通过对检测结果的综合判断,可了解脉冲输入的情况,依此了解脉冲式涡街流量计的工作状态,确保脉冲式涡街流量计工作在最佳状态,保证系统检测的准确性。发现异常情况后,及时进行提示,可确保各方的合法利益不受侵害。

参考文献

[1]姜仲霞,姜川涛,刘桂芳,等.涡街流量计[M].北京:中国石化出版社,2006.

[2]远坂俊昭著,彭军译.测量电子电路设计:滤波器篇[M].北京:科学出版社,2006.

[3]周立功.深入浅出ARM7——LPC213X/214X[M].北京:北京航空航天大学出版社,2005.

[4]张玉珊,崔金玲.数据采集系统中的数字滤波方法研究[J].河南机电高等专科学校学报,2007,15(3):23～25.

脉冲计数器 篇4

关键词：旋转编码器,可编程控制器,电平转换

笔者是一所中等职业学校的老师,主要讲授的课程为《电梯电气控制》。每当讲授到旋转编码器此类元器件时,学生对其工作原理总是难以理解,由于旋转编码器必须配合控制系统(高速计数器)或变频器等方能实现测速或测量位移的工作,由此学生不能很直观地观察出整个系统是如何计数的,所以笔者设计出一套试验装置,能让学生非常直观地理解旋转编码器的工作过程。

1.在电梯控制系统中,旋转编码器一般是安装在电机的轴端,编码器转轴跟随电梯曳引电机转轴转动而转动,编码器输出脉冲接入变频器相应的编码器输入端口,它对电动机的转速及位移进行检测,形成一个转速闭环控制。常见的旋转编码器分为增量式编码器、绝对值式编码器(正余弦编码器)两种,本文只选较为简单的增量式编码器作介绍。常见的增量式编码器的结构及输出波形如图1所示。

2.由于手头上只有工作电压为直流DC5V的增量式编码器和三菱FX1S系列可编程控制器等器件设备。为了利用起上述元部件,需解决如下两个问题:

问题一是编码器工作电源如何获得。由于可编程控制器的输出电压是直流DC24V,而编码器的工作电源DC5V,如何获得编码器的工作电源是问题的关键。为了不另外增加一套5V电源,打算用可编程控制器的输出电压降压的方式来产生5V电源,常用的降压装置有线性型的78系列三端稳压器件和开关型集成稳压芯片两类。78系列三端稳压器件由于其效率低下,而且工作时器件发热厉害,特别当其输入电压与输出电压相差很大时,发热更为严重,所以用78系列三端稳压管进行降压是不太适当。开关型集成稳压芯片具有高效率、并具有完善的保护电路,例如LM2596系列的芯片,共分有3.3V输出、5V输出、12V输出、可调电压输出等四种型号芯片,本文采用的就是LM2596-ADJ可调输出电压集成稳压芯片。查看该芯片的使用手册(可在网址:www.alldatasheet.com上查找),得出应用电路原理图,图2所示。

上图的输出电压公式是:VO U T=1.23(1+R2/R1),那么调节R2的阻值大小就可调整输出电压的大小。

问题二是电平的匹配。由于FX1S系列的输入电平是24V/0V,而编码器输出脉冲的电平是5V/0V,所以需要解决电平匹配的问题。为了简化电路的复杂程度,现采用7407芯片(高压OC同相缓冲器)作为电平匹配器使用。7407是集电极开路高压输出六缓冲器/驱动器,7407芯片工作电压取DC5V,而上拉电阻的电源取DC24V。现以编码器的A相输出为例介绍工作原理,当编码器的A相输出高电平(5V)时,经过缓冲器后,J2_1输出24V,而当编码器输出低电平(0V)时,经过缓冲器后,J2_1输出0V,所以FX1S可编程控制器的输入电平匹配问题就解决了。电路原理图如图3所示。

把降压电路与电平匹配电路做在同一块的实验洞洞板里面,最终实物图如图4所示。