LVDS技术

LVDS技术（通用7篇）

LVDS技术 篇1

1 基于LVDS的高速数据传输技术概述

由于多路数据高速采集系统总共集成了32 路数据采集通道, 每路通道使用16 位模数转换器ADS8330 同时以1 MHz的采样频率采样, 因此单位时间内采集到的数据成倍增加。为保证大量数据的实时传输, 需设计一种高效快速的数据传输系统。

在跳变沿检测与最佳采样位置判别的基础上, 以Altera公司的Cyclone III系列芯片为平台, 开发了基于低电压差分信号 (Low-Voltage Differential Signaling, LVDS) 接口的多路传输系统, 采用FPGA内部集成的LVDS接口进行高速串行数据传输, 每4 个通道集成在同一块采集板卡上, 共用一对LVDS接口传输数据, 这样就需要8 对LVDS线。由于Quartus II软件提供的IP核在传输数据过程中需要提供同步数据传输时钟, 因此接收并存储数据的主控板卡受资源的限制, 无法同时满足8 路LVDS所需同步时钟, 而高速串行数据的传输必须有精确的同步时钟才能准确地恢复传输数据。为了实现高速数据传输的需求, 笔者设计了基于过采样技术的时钟数据恢复方法。

LVDS与普通的单端信号相比, 有很明显的优势。由于两根LVDS线之间的耦合很好, 外界存在的噪声干扰同时被耦合到两根线上, 因此外界产生的共模噪声完全被消除[1]。两根线的信号极性相反, 耦合得越紧密, 互相抵消的磁力线就越多, 抑制EMI的效果越好。由于两根线上的信号幅值之差发生正负跳变的点可以作为判断逻辑跳变的点, 阈值电压对其影响不大, 因此能够降低时序上的误差并保证时序定位的精确。LVDS技术所具有的低功耗、低误码率、低串扰和低辐射特点, 使其在对信号完整性、低抖动及共模特性要求较高的系统中得到了越来越广泛的应用, 尤其是在大容量数据传输系统中能够保证数据传输的实时性[2]。

2 基于过采样法的时钟恢复原理

目前常用的过采样法有两种:一是数据延迟链时间过采样法, 其基本原理是采用N倍于传输速率的单时钟对数据进行采样;二是同频多相时钟空间过采样法, 其基本原理为多个同频时钟对输入数据多次采样, 通过检测数据的跳变沿以及判别最佳采样位置恢复出数据[3]。笔者设计的高速数据传输链路传输速率要求为12.5 MB/s以上, 由于所选芯片资源有限, 直接采用N倍频率的时钟进行采样, 则硬件难以满足要求[4,5,6], 因此使用5 个相位差为90°的200 MHz时钟完成数据采样[6,7], 其原理见图1。

基于LVDS技术的高速数据采集系统存在采样初始时钟相位对齐和传输信号失真的问题。在异步时钟驱动下, 由于较高数据速率和嵌入时钟的影响, 串行数据很容易受到抖动的影响, 抖动会产生传输错误并导致比特差错率, 性能下降, 常常使信号偏离理想的时间, 造成首个时钟与数据到达时间存在一定的相位差[8]。同时由于信号本身自带噪声以及在传输过程中多种非理想因素的影响, 引起信号的失真和损耗, 与理想信号相比会有很大的差别, 见图2。这样相邻采样时钟的采样结果并不能反映出起始信号, 因此在数据恢复的过程中除了解决初始相位对齐的问题, 还需要根据接收信号的质量判断出最佳的采样位置[8]。

笔者采用滑动窗口观察多个字节的样本值, 根据采集到信号的质量综合判断出最佳采样位置。设计中采用3×5 bit的滑动窗口, 并定义时钟相位差为正值表示首位采样时钟超前, 时钟相位差为负值表示首位采样时钟滞后。

3 时钟数据恢复分析

在时钟数据恢复的过程中, 最关键的部分就是从串行的位流信息中恢复时钟并确定最佳的采样位置, 传输线路的电气特性决定了眼图中央位置为最佳的采样位置, 这就决定了在基于过采样的串行数据恢复技术中, 中间的采样时钟可提供最有效的数据信息[9]。根据以上分析, 确定信号的跳变沿位置和最佳采样时钟是恢复数据的主要瓶颈。

笔者使用FPGA内部集成的锁相环 (Phase Locked Loop, PLL) 产生多相位的同频时钟, 根据相位差0°, 90°, 180°, 270°和360°, 分别命名5个采样时钟为CLK, CLK90, CLK180, CLK270 和CLK360。观察滑动窗口的样本值, 通过位异或方法检测下降沿并判断初始相位差;同时通过观测样本值低电平信号的持续时间以及信号的上升沿判断信号质量状况, 综合判断出最佳采样位置。

图3 为时钟数据恢复逻辑框图, FPGA的LVDS接口将数据发送到接收端进入滑动窗口, 采用空间过采样法对数据进行采样, 经过边沿检测和逻辑判断得到最佳采样时钟, 从而恢复出时钟数据。以理想信号 (相位差) 为例, 若起始位 (第N次采样) 的最高位bit9 样本值为低电平 (第N-1 采样未出现低电平) , 则观察bit8, bit7, bit6 和bit5 的值, 可能有以下6 种情况。若bit [8∶5] =0000, 则可判断首位位时钟对齐无相位差, 信号质量理想, 最佳采样时钟为CLK180。若bit [8∶5] =0001, 则可判断首位位时钟滞后, 信号质量良, 最佳采样时钟为CLK90。若bit [8∶5] =0011, 则可判断首位位时钟滞后, 信号质量良, 最佳采样时钟为CLK。若bit[8∶5] =0111, 则可判断首位位时钟滞后, 信号质量中, 最佳采样时钟为CLK。若bit [8∶5] =1111, 则可判断首位位时钟滞后, 信号质量差, 最佳采样时钟为CLK360。若bit [8∶5] 为其他值, 则可判断严重失真或者其他情况, 不适合采样。

对于其他传输信号, 初始相位位差的判断方法类似于理想信号的判断方法, 信号质量的判断过程与上述过程同理, 综合判断出最佳采样位置, 实现高速数据传输。

4 数据传输测试结果

根据时钟数据恢复分析结果, 笔者基于FPGA芯片EP3C10E144C7 设计了LVDS_TX模块与LVDS_RX模块。LVDS_TX模块为数据发送模块, 将连续数据流0~65 535 转换为串行数据, 并以25 MB/s速率循环发送, 发送数据格式起始位为0和1, 中间为16 位数据, 数据发送完成后其余位电平拉高, 其中:var_num为连续的数据, data_o为数据经过并转串后根据设计协议要求发送。

接收模块主要功能是从嵌入时钟的数据流中恢复出数据。为了验证基于空间过采样技术进行时钟数据分析的可行性, 在数据接收模块设计了数据检错模块。由于发送数据为连续的数据, 因此相邻数据差值为1, 数据检错模块将当前采样数据与前一位数据进行比较, 判断恢复出数据是否正确并由Total Frame对其进行计数, 若检测到恢复出的数据, 则Error Counter对其计数。信号Sig, Sig90, Sig180和Sig270 分别为时钟CLK, CLK90, CLK180, CLK270 采样到的串行数据, LVDS为经过初始相位对齐以及判别最佳采样位置后采集到的数据, 恢复数据Out DT与发送数据var_num一致。长时间测试表明基于过采样技术的时钟数据恢复方法能够在不提供精确时钟的情况下准确地恢复出时钟数据。

对数据传输系统LVDS接口10 h的误码率测试结果, 测试时间为2014 年1 月7 日—17 日, 见图4。从Total Frame可知共传输了865 GB数据。从检测结果来看测试过程中Error Counter从60 B (1E*2) 变成了62 B (1F*2) , 产生了2 B的误码, 误码率在允许范围内;通过对制定的LVDS接口在不同频率下长时间测试, 以数据传输速率25 MB/s为例, 经过连续10 次测试, 单次测试时间为8~12 h, 误码率均保持在10~11 内。当数据传输速率下降到不足15 MB/s时, 数据可稳定传输。测试结果表明:低频信号传输的误码率低于高频信号传输的误码率。

5 结束语

针对多通道高速数据传输的需求, 笔者基于过采样的时钟数据恢复技术, 设计了数据恢复系统, 经过仿真及长时间测试, 该数据恢复系统能够保证高速串行数据的稳定传输, 同时解决了时钟I/O口资源不足的问题。该数据恢复系统还具有较高的移植性, 经过在Cyclone III和Cyclone V等平台上实际测试, 结果表明在误码率允许的范围内根据需求任意改变数据传输速率, 便可完成高速数据传输。笔者提出的时钟恢复思想及解决方法也适用于其他异步数据传输, 为基于FPGA的高速数据传输, 尤其是为多通道大数据量传输提供了参考解决方案。

参考文献

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LVDS技术 篇2

在当今电子设计领域,由集成电路芯片构成的电子系统朝着大规模、小体积、低电压、高速度的方向飞速发展,导致电路的布局和布线密度变大,同时信号的频率仍在不断提高。采用降低电压的办法不仅可以减少高密度集成电路的功率消耗和芯片内部的散热,有助于提高集成度,而且可以提高信号频率、降低信号间的串扰,是集成电路发展的一个方向。而采用LVDS(Low Voltage Differential Signaling)传输则可以有效克服共模噪声,可用于远距离高速信号传输。

1 LVDS 技术简介

LVDS (Low Voltage Differential Signaling)是一种低摆幅的差分信号技术,它使得信号能在差分PCB线对或平衡电缆上以几百Mb/s的速率传输,其低压幅和低电流驱动输出实现了低噪声和低功耗。LVDS 在两个标准中被定义:IEEE P159613 ( 1996 年3 月通过),主要面向SCI(Scalable Coherent Inteface),定义了LVDS 的电特性,还定义了SCI 协议中包交换时的编码;ANSI/ TIA/ EIA - 644 (1995 年11 月通过) ,主要定义了LVDS 的电特性,并建议了655 Mb/s最大速率和11 923 Gb/s的无失真通道上的理论极限速率。在两个标准中都指定了与物理通道无关的特性,这保证了LVDS 能成为多用途的接口标准。

图1给出了典型的LVDS 互连方法。这里使用的是DS90C031 LVDS 驱动器芯片和DS90C032LVDS 接收器芯片,其中DATA INPOUT和DATA OUTPOUT是TTL电平。驱动器和接收器主要完成TTL 信号和LVDS 信号之间的转换。LVDS 驱动器由一个驱动差分线对的电流源组成,通常电流为3 mA。LVDS 接收器具有很高的输入阻抗,因此驱动器输出的电流大部分都流过100 Ω的匹配电阻,并在接收器的输入端产生大约300 mA的电压。当驱动器翻转时,它改变流经电阻的电流方向,接收器产生有效的逻辑“1”和逻辑“0”状态。

应用LVDS具有许多优势:

(1) 高速率。由于LVDS逻辑状态间的电压变化仅为300 mV,因而能非常快地改变状态。例如当信号电平在333 ps内变化300 mV时,压摆率仅0.9 V/ns,低于将信号失真和串扰减到最小时的标准压摆率1 V/ns。如果使用上升和下降时间不大于比特宽度2/3的老标准,那么具有333 ps跃变的信号能在1 Gb/s下工作,仍保有很大的余地。

(2) 低功耗。随着工作频率的增加,LVDS的电源电流仍保持平坦,而CMOS和GTL技术的电源电流则会随频率增加而呈指数上升,这得益于使用恒流线路驱动器。电流源把输出电流限制到约3.5 mA,同时也限制跳变期间产生的任何尖峰电流。由于没有尖峰电流,就有可能获得1.5 Gb/s的高数据率而不明显增加功耗。恒流驱动输出还能容忍传输线的短路或接地,而不会产生热问题。LVDS降低了终端电阻压降,因此还降低了电路的总功耗。

(3) 噪声性能好。LVDS产生的电磁干扰低,这是因为低电压摆幅、低边沿速率、奇模式差分信号,以及恒流驱动器的Icc尖峰只产生很低的辐射。传输通路上的高频信号跳变产生辐射电磁场,场强正比于信号携带的能量,通过减小电压摆幅和电流能量,LVDS把该场强减到最小;差分驱动器引入了奇模式传输,在传输线上流过大小相等、极性相反的电流,电流在该线对内返回,使面积很小的电流回路产生最低的电磁干扰;当差分传输线紧耦合时,串入的信号是作为共模电压出现在接收器输入的共模噪声中,差分接收器只响应正负输入之差,因此当噪声同时出现在2个输入中时,差分信号的幅度并不受影响。共模噪声抑制也同样适用于其他噪声源,比如电源波动,衬底噪声和接地回跳等。

(4) 具有故障安全(fail-safe)特性确保可靠性。LVDS驱动器和接收器还能实现热插拔,因为恒流驱动解决了损坏问题。另一特点是接收器的故障保护功能,它能防止在输入引脚悬空时产生输出振荡。除上述各种优点外,LVDS只需要简单的端接电阻。这些电阻可以集成到芯片之中,与每条传输线配备多个电阻和电容元件相比,大大降低了所需的费用。另外,LVDS能容忍传输线通路微小的阻抗失配,只要差分信号在紧耦合的传输通路中通过平衡不连续处,信号仍能保持其完整性。非阻抗受控连接器、电路板过孔和芯片封装对差分信号的影响要比对单端信号的影响小得多。表1给出了RS 422与LVDS 之间的简单比较,LVDS 的优势是显而易见的。

2 LVDS在某成像光电跟踪产品中的应用

2.1 系统应用简介

某成像光电跟踪产品信息处理平台采用FPGA+DSP的设计框架,结构框图如图2所示。

该信息处理平台在FPGA和DSP外围增加调理电路、A/D装换器、PROM、SBSRAM、DPRAM、FLASH、电源及电源滤波电路等。FPGA+DSP架构最大的特点是结构灵活,适于模块化设计,能有效地提高算法效率,因而非常适用于成像系统的信息处理。从图2可以看出,该系统通过FPGA,利用LVDS标准电路设计完成图像数据的输出。在该系统中, LVDS有三路差分输出,其中两路传送数据(DA,DB),一路传送时钟(C)。传送格式的要求如下:DA(DAX)为发送16位数据线,传送系统给图像采集设备的所有数据。包括每帧开头发送一个帧计数,帧正程发送图像数据(实时图像数据、滤波图像数据及二值像数据,按DSP要求传送)。图像数据为12位或14位,按需要传送。16位数据的分配如下:最高位为奇偶校验位,“1”表示奇数,“0”表示偶数;次高位为正逆扫信号,“1”表示正扫,“0”表示逆扫;在每帧的开头,图像数据输出之前,添加2个验证字——FDB18540,作为接收方判断每帧数据传送的起始点;帧正程开始后,传图像数据14位,如传的是12位图像数,则其14,13位填0,后12位为图像数据。

(2) DB(DBX):发送同步信号,每字同步,与首数据最高位同时发出,宽度为半个时钟C(CX):时钟信号,始终保持。在LVDS设计实现过程中参考XAPP233的设计方法,16位数据通过并转串移位寄存器进行移位处理,将偶数位锁存于传送时钟的上升沿,奇数位锁存于传送时钟的下降沿。其输入/输出采用DDR技术,保证双沿触发。移位寄存器时钟示意图如图3所示。最终输出数据的时钟锁存的位置如图4所示。LVDS电路功能框图如图5所示。

2.2 系统中LVDS设计的要点

该系统中LVDS应用于FPGA+DSP的高速数字处理平台,在设计及调试过程中,曾出现由于终端电阻匹配不当带来的噪声较大的问题、由于通道选择不当带来的信号畸变问题、以及印制板布线不当带来的信号串扰及噪声等问题,通过这些实际问题的解决总结了以下几点。

2.2.1 终端电阻

不管使用的LVDS 传输通道是PCB线对还是电缆,LVDS 要求使用一个与通道相匹配的终端电阻(100±20) Ω,以防止信号在通道终端发生反射,同时减少电磁干扰。该电阻终止了环流信号,应该将它尽可能靠近接收器输入端放置。该系统使用了两个阻值各为50 Ω的电阻串联,并在中间连接点通过一个电容接地,很好地滤去了共模噪声。

2.2.2 通道(电缆和连接器) 选择

使用受控阻抗通道,差分阻抗约为100 Ω,不会引入较大的阻抗不连续性;当电缆长度小于0.15 m时,大部分电缆都能有效工作,当电缆长度在0.15～10 m之间时,CAT3 (Categor 3) 双绞线对电缆效果好(本系统采用该设计),当电缆长度于10 m, 并且要求高速率传输时,建议使用CAT5 双绞线对。

2.2.3 印制板设计

尽量使用多层板设计(该系统最终采用8层PCB板),保证LVDS 信号、地、电源、TTL 信号分处于不同的PCB层,或者至少处于不同的分区;使TTL信号和LVDS信号相互隔离,最好将TTL和LVDS 信号放在电源/地层隔离的不同层上;使LVDS 驱动器和接收器与LVDS端间连接尽可能短。电源层和地层应尽可能使用粗线。

2.2.4 板上导线

微波传输线(microst rip)和带状线(stipline)都有具备良好的性能;前者一般具备更高的差分阻抗,不需要额外的过孔,后者则在信号间提供了更好的屏蔽。

2.2.5 差分线对

差分线对使用与传输媒质的差分阻抗和终端电阻相匹配的受控阻抗线,并且使差分线对离开集成芯片后立刻尽可能地相互靠近(距离小于10 mm),这样能减少反射并能确保耦合到的噪声为共模噪声。使差分线对的长度相互匹配以减少信号扭曲,防止引起信号间的相位差。而且2条差分线之间应尽可能保持平行,以避免差分阻抗的不连续性。不要仅依赖自动布线功能,而应仔细修改以实现差分阻抗匹配并实现差分线的隔离。尽量减少过孔和使用90°折线来改变线迹走向,避免其他引起线路不连续性的因素。

2.2.6 抗噪声设计

如果电缆感应到的噪声超过LVDS 接收器内部线路设计的容限,接收器就会不确定地开关或振荡。在本系统中通过外加电阻来提高噪声容限,如图6 所示。图6中R1,R3是可选的外接电阻,用来提高噪声容限,R1,R3取12 kΩ,R2取100 Ω。

3 结 语

该系统经过内场的高低温、振动、电磁兼容等试验,同时经过外场绕飞、系留及靶试。内外场试验表明,某成像光电跟踪产品利用LVDS稳定可靠地进行了图像数据的传输及测试,解决了高速率、大容量、长距离的图像数据传输问题,并具备良好的电磁兼容性。另外,该项技术不仅在某成像光电跟踪产品中得到可靠验证,目前还被推广应用到其他数据传输系统中。

摘要：针对远距离高速信号传输的需求,提出了利用LVDS传输的实现方法,介绍了LVDS的技术原理和特点,并根据某成像光电跟踪产品的结构组成,详细介绍了该产品中LVDS系统的设计实现,并根据设计及调试过程中曾经出现的问题,总结了终端电阻匹配、通道设计、印制板布线等方面的设计要点及注意事项。通过内外场试验,验证了该产品LVDS通讯设计,不仅解决了高速率、大容量、长距离的图像数据传输问题,并具备良好的环境适应性及电磁兼容性。

关键词：LVDS,差分信号,数据传输,噪声

参考文献

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LVDS高速并口通信协议设计 篇3

关键词：高速传输系统,LVDS并口,通信协议,停止等待,IEEE802.3

非对称的点对点通信在应用中十分常见,非对称指的是某一方向的数据传输量明显大于相反方向。高速数据传输系统主要传输图像数据,需要完成由PC向存储设备的高速传输,它是非对称的。针对图像数据的高速传输,美国国家半导体公司推出了CameraLink标准[1],美国自动化成像协会提出了GigE Vision标准[2]。这两个标准均整合了相机,GigE Vision甚至集成了部分TCP/IP协议,而系统中数据传输是由以太网、高速接口级联而成,故不可以直接使用以上标准。对于点对点通信,有着完备的协议和专用设备,如USB3.0[3]接口。但对于本系统简单的点对点高速传输,其实现比较复杂。高速总线主要有HOTLink和低摆幅差分信号LVDS(Low Voltage Differential Signaling)[4],其中LVDS可以在差分PCB线对或平衡电缆上以几百兆至几千兆比特每秒的速率传输数字信号,在实际中应用较多,Cameralink标准的电气连接也是基于LVDS的。

为提高带宽,LVDS标准提议使用提高总线位宽的方法[5],三线同步串行传输已得到实现[6]。同样,使用DDR传输也是提高带宽的一种方法,也已实现[7]。

本文结合增加总线位宽和DDR传输两种方法,提出一种基于LVDS并口的通信协议:帧格式、数据分包方法,分析协议效率和基于停止等待ARQ的差错、流量控制方法,在IEEE802.3千兆以太网的应用中证明该协议完全可行。

1 高速数据传输系统

高速数据传输系统通过存储设备连接显示设备,通过IEEE802.3千兆网卡连接控制计算机,其结构如图1所示。

千兆网卡和存储设备分别由两片FPGA控制,数据经FPGA通过高速接口传输至存储设备,为使千兆网卡能全速工作,接口速率至少为1 Gb/s。

2 停止等待ARQ通信协议设计

2.1 协议电气接口

由于千兆网卡和SDRAM间为超短距离传输,故本协议使用LVDS接口。为提高接口速率,采用并行接口[5];为减少传输数据冗余,采用源同步,即1路时钟,4路数据,双沿采样(DDR)的源同步方式。此时当时钟频率为150 MHz时,总理论带宽就可达1.2 Gb/s。

2.2 帧格式

通信协议的设计中首要问题是帧格式的设计[8]。超近距离非对称点对点通信有源端、宿端明确、误码率低的特点,故帧格式设计依照减少冗余、降低校验复杂度的原则。其由命令帧和应答帧组成,帧格式如图2、图3所示。传输数据的长度以字节为单位,上升沿发送高4位数据,下降沿发送低4位数据,每一个时钟周期正好传送1 B数据。

2.2.1 开始停止界定符

一帧的开始由前导码标志,但无停止码,数据的长度由长度字段指示。为保证每次通信开始时数据总线均发生翻转,前导码使用FF00;总线空闲时,保持最后发送的数据不变。

2.2.2 其他字段

命令帧由长度、类型、数据、校验字段构成:长度字段长度为2 B,高字节先发,其表示“类型”、“数据”、“校验”字段总长度;类型字段长度为1 B,最多可表示256种命令(例:0x10:写寄存器,0x11:读寄存器,0x12:写RAM数据);数据字段长度可变,数据类型为写寄存器时其由1 B的写寄存器地址和1 B的写寄存器内容组成,为读寄存器时由1 B的读寄存器地址组成,写RAM时为待写入数据(由于长度字段为2 B,所以待写入数据最长为65 533 B);校验字段长度为1 B,为模256校验结果。

应答帧由长度、类型、操作结果、响应、校验字段构成:长度、类型、校验字段的构成同命令帧;操作结果字段长度为1 B,其表示接受端对命令的处理结果;响应字段长度可变,数据类型为写寄存器时其为1 B长度的寄存器内容,写RAM时为2 B的已接收数据长度,主要用于流量控制。

2.3 收发流程

由于使用源同步传输,系统不需要再进行同步操作[9],发送时将时钟延迟数据90度以获得更佳时序。每次通信由发送端发送命令帧开始,发送端收到应答帧结束。

读写寄存器帧格式相对固定,本文对写RAM操作分析。每次通信发送端发送命令帧,接收端在接收、处理完数据后响应应答帧。

图4为发送端处理流程,只要缓冲区内有数据,发送端就组帧发送,每次发送有效数据的最大值可自定义(本文中为2 048 B),发送完数据收到应答帧后再进行下帧的发送。

图5为接收端流程,接收端启动后一直处在等待状态,直到收到前导码后启动接收流程,通过判读长度字段获得帧长信息,在接收校验完数据后应答实际接收数据长度给发送端并复位系统等待下次传输。

2.4 差错和流量控制

通信中的误码率非零,为保证数据的可靠传输,协议中需包含校验部分以进行差错控制。为简化设计,校验部分只进行检错,不进行纠错,放弃使用常见复杂的CRC32校验,使用简单的256求模校验,即除前导码、长度字段外所有数据字节之和为256。

当发送端数据发送速率高于接收端处理速率或通信出现错误时需要进行流量控制,本协议使用停止等待ARQ协议,停止等待ARQ在传播延时较低的信道中工作良好[10]且易于实现。正常情况下发送端在收到最近发出的命令帧对应的应答帧后再发送下一命令帧,控制逻辑如下:

(1)发送端发送命令帧并启动延迟计数器,等待应答帧;

(2)接收端收到命令帧校验接收后将实际写入到缓冲区内的数据长度由应答帧响应给发送端,其间如果校验错误则丢弃该帧数据;

(3)发送端收到应答帧后根据响应字段长度决定重发、补发或继续发送下帧数据(响应长度为0,重发数据;响应长度小于已发长度,补发剩余数据;响应长度等于已发长度,发送下帧数据),如果发送端等待应答帧超时则重新发送上帧数据。

3 协议效率分析

如图2、图3帧格式所示,高速并口协议在读写寄存器操作时命令帧长度较短,协议效率固定,而写RAM操作参数可以配置。因此,对写RAM操作的协议效率进行分析有较大意义。

协议效率主要受命令帧最大长度、传输/传播延迟和误码率影响。命令帧数据字段长度最大值由人为设定,范围为1～65 533 B,记为Lm/B;传输延迟由数据帧的总长度决定,记为Dt/s;传播延迟由通信链路的长度所决定,记为Dp/s;收发系统工作频率记为Fs/Hz,总传输有效数据长度记为Lp/B,总传输数据帧长度为Lt/B,误码率为Er,通信线路长度为Dis/m。则Dt=Lt×Fs,Dp=2×Dis/(2.8×108)。

协议效率为:

在理想传输,误码率为0情况下协议效率为:

在忽略传播延迟时,协议效率为:

本协议主要用于近距离通信,收发器通信链路长度在20 cm～10 m之间,收发系统工作频率150 MHz。

由式(2)可知,链路长度一定时,不同Lm所对应的协议效率如图6所示。

由图6可见,命令帧最大长度一定的情况下,随着通信链路长度的增加(即传播延时的增加),协议效率将降低;在传播延时一定的情况下,随着命令帧最大长度的增加,协议效率增加,但这种增加不是线性的,长度达到2 000 B后增长趋于平缓。

最大命令帧长度直接影响到收发端的缓冲空间,综合考虑数据最大长度为2 048 B、3 072 B或4 096 B最佳。此时在链路长度为20 cm时效率可达99.26%、99.51%和99.63%。

忽略传播延时,由式(3),数据最大长度一定时,不同误码率下的协议效率如图7所示。

由图7可见相同误码率下数据最大长度越大协议效率越高,当误码率高于10-6时误码率才对协议效率有较大影响。误码率低于10-8时,最大长度为2 048 B时效率可达99.27%,最大长度为3 072 B时效率可达99.51%,最大长度为4 096 B时效率可达99.64%.

实际应用中由于每次传送的数据不会都按照最大数据长度传输以及系统组帧、解帧需要时间,故协议效率会低于理论值。相对于IEEE802.3协议98.28%的理论效率[11],本协议优势明显。

实际中,使用本通信协议进行千兆网卡与SDRAM间的数据传输,通信链路长度20 cm,链路误码率小于10-12,帧最大数据长度2 048 B。千兆网卡以90 MB/s连续接收电脑端发来60 MB数据,高速接口可以准确无误地将数据传送至SDRAM中。计算机发送1 480 000 B数据给千兆网卡,数据被分成了7 722帧,协议效率为96.96%(含传播延时82.37%);计算机发送148 000 000 B数据给千兆网卡,数据被分成了817156帧,协议效率为96.97%(含传播延时81.80%)。平均每帧有效数据长度低于200 B,由此可见本通信接口在应用中尚有较大裕量,系统中的速率瓶颈在千兆网络处。

参考文献

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LVDS的电磁兼容性分析 篇4

关键词：LVDS,电磁兼容性,差模辐射,共模辐射,复杂电磁环境

0 引言

LVDS(Low Voltage Differential Signaling)是一种低电压摆幅的差分信号技术,又称为RS 644总线接口,是20世纪90年代才出现的一种数据传输和接口技术。这种技术的核心是采用极低的电压摆幅高速差动传输数据,可实现点对点和一点对多点的连接。LVDS具有低功耗、低误码率、低串扰、低辐射、高速率、高抗干扰能力等优点,传输介质可以是PCB印制线,也可以是平衡电缆,在对信号完整性、低抖动和共模特性要求较高的系统中得到广泛的应用,其电磁兼容性能备受使用者关注。本文根据LVDS的技术原理,从电磁兼容的专业领域,对LVDS的抗干扰性能和电磁发射进行了全面分析,以获得LVDS适应复杂电磁环境的能力。

1 基本原理

LVDS传输支持速率一般在155 Mb/s以上。LVDS是一种低摆幅的差分信号技术,它使得信号能在差分PCB线对或平衡电缆上以几百Mbps的速率传输,其低压幅和低电流驱动输出实现了低噪声和低功耗。IEEE在两个标准中对LVDS信号进行了定义:ANSI/TIA/EIA-644中,推荐最大速率为655 Mb/s,理论极限速率[1,2]为1.923 Gb/s。

LVDS信号传输基本组成示意图如图1所示,通常LVDS信号传输由差分驱动器、差分传输、差分接收器三部分组成。

差分驱动器将非平衡传输的TTL信号转换成平衡传输的LVDS信号,如图2所示,该信号通过联接线(电缆或者PCB走线),终端匹配电阻R,在端口1和2之间流动,差分接收器是将平衡传输的LVDS信号转换成非平衡传输的TTL信号,完成TTL信号的LVDS传输和高、低电平转换。

按照IEEE规定,终端电阻为100Ω,通常选择为100~120Ω,LVDS物理接口使用1.2 V偏置电压作为基准,LVDS驱动器由一个驱动差分线对的电流源组成(通常电流为3.5 m A)[3],LVDS接收器具有很高的输入阻抗,因此驱动器输出的电流大部分都流过100Ω的匹配电阻,并在接收器的输入端产生大约350~420 m V的电压。通常TTL在IN端的高、低电平决定了LVDS差分电流是从端子1流向2还是从端子2流向1,从而引起电阻R两端的电压摆动,电阻R两端的电压摆动决定了LVDS接收器OUT的TTL的高、低电平,实现了信号的传输。

2 电磁兼容性分析

2.1 LVDS抗干扰特性分析

原理介绍中已经提到,差分传输线上几乎所有的电流都流经终端电阻,因此分析终端电阻上的电压变化即可得出抗干扰特性。

从差分信号传输线路上可以看出,若是理想状况,即Id1=Id2=Id,线路没有干扰时,在终端电阻上的电压为:

当存在干扰信号时,通常干扰信号都是以共模形式注入传输线,线路完全平衡的情况下,干扰电流如图1中Ic1=Ic2=Ic,理想状态下,此时,在终端电阻上的电压为:

可以看出,在理想状态下,线路在有干扰和没干扰时,终端电阻上的电压是一样的,也就是说干扰被抑制掉。

然而,实际电路不可能达到完全平衡,通常由于分布电容、导线以及驱动器和接收器之间不平衡的影响,总有约1%不平衡性[4],在实际芯片中,在噪声容限内,采用“比较”及“量化”来处理。LVDS接收器可以承受至少±1 V的驱动器与接收器之间的地的电压变化。假设LVDS驱动器和接收器之间的地电阻为1Ω(已经相当大了),则允许通过的地电流为1 A,按1%的不平衡性计算,理论上允许传输线上的共模干扰电流达到100 A,而GJB151A-97中,CS114项目所施加的干扰电流最大为562 m A,CS115所施加的干扰电流最大为5 A,CS116所施加的干扰电流最大[5]为10 A,几项试验所施加的干扰电流都低于LVDS传输线上所允许的最大干扰电流。因此LVDS差分传输方式具有很强的抗干扰能力,完全能够满足GJB151A的敏感性项目的要求。

2.2 LVDS辐射发射特性分析

LVDS的信号的波形如图2所示,其频谱包络如图3所示。LVDS辐射发射特性可以分为差模信号辐射和共模信号辐射,差模信号主要辐射途径为电流环路,共模信号主要辐射途径为电流环路和开路电缆[4,6,7,8]。

图3中,e为频域中电压或电流的幅度,单位为V或A;A为时域中电压或电流的幅度,单位为m V或m A;d为脉冲宽度,单位为ns;T为脉冲周期,单位为ns;tr为脉冲上升沿,单位为ns;F为基频或谐波频率,单位为MHz。

3.2.1 电流环路辐射估算

电流环路估算公式分为近场和远场两种。

近场时(D<λ2π时为近场,如距离1 m的观察点,频率F<48 MHz,均属于近场),定义电路总阻抗Zc=Zg+ZL(即线加上负载)。

当Zc>7.9F,电场强度E(单位:μV/m)可用式(3)估算:

式中:V为驱动电压,单位为V;A为电流环路面积,单位为cm2;D为观测距离,单位为m。

当Zc<7.9F,电场强度可用式(4)估算:

式中:I为驱动电流,单位为A;A为电流环路面积,单位为cm2;D为观测距离,单位为m;F为频率,单位为MHz。

远场时(即D>λ2π,如距离1 m的观察点,频率F>48 MHz,均属于远场),电场强度可用式(5)进行估算:

式中:V为驱动电压,单位为V;S为电流环路面积,单位为cm2;D为观测距离,单位为m;F为频率,单位为MHz。

对于以上估算公式,需要做以下几点说明:

(1)在远场,双线电路等同于环路电路,计算公式完全一样。只要双线的尺寸远小于波长,实际电路只需要考虑电路面积的影响。

(2)当L≫λ4时,电路等效于传输线或偶极子,电流不再是均匀的,而且在公式中,长度“L”约等于λ4,也就是用75 F来代替Lm。

3.2.2 开路电缆辐射估算

实际电路中LVDS信号的共模电流找不到合适的路径回流时,就会出现开路电缆辐射。开路电缆辐射估算分近场和远场区。

在近场区(D<λ2π):

在远场区(D>λ2π):

Lλ4时:

以上三式中:I为电缆中的共模电流,单位为A;L为外接电缆长度,单位为m;D为观察点到电缆的距离,单位为m;F为共模电流的频率,单位为MHz。

3.2.3 辐射发射计算举例

假设LVDS信号驱动时钟50 MHz,周期T=20 ns,上升沿0.3 ns,脉宽d=9.4 ns,幅度A=3.50 m A。那么第一拐点频率为33.9 MHz,第二拐点频率为1.06 GHz。取传输线长度为1 m,观测点距离1 m(GJB152A中RE102的测试距离[9],如果是民用标准[10],这个值为3 m或10 m),双绞线间距为0.1 cm,双绞线距离地平面5 cm(GJB151A中电缆的敷设高度)。

33.9 MHz~1.06 GHz范围内,电流幅度采用e=0.64A TF计算;大于1.06 GHz范围,电流幅度采用e=0.2A TF2tr计算。

(1)电流环路差模辐射

基频为50 MHz,观测距离为1 m时,属于远场情况,应选用式(5)进行计算。

当33.9 MHz

当75 MHz

当F>1.06 GHz时,计算环路面积的长度取75 F,将e=0.2A TF2tr和例子中的数据代入公式(5),简化为:

(2)电流环路共模辐射

时域共模电流的幅度取差模电流的1%为35μA。共模电流环路路径未知,但可以肯定的是下面这条回路构成的面积最大:LVDS输出→信号传输线→LVDS接收→地→LVDS输出,采用差模信号同样的估算方法,可以得到不同频段共模信号的辐射发射量值。

当33.9 MHz

当75 MHz

当F>1.06 GHz时,计算环路面积的长度取75 F,将e=0.2A TF2tr和例子中的数据代入公式(5),简化为:

(3)开路电缆共模辐射

基频为50 MHz,观测距离为1 m时,属于远场情况,开路电缆共模辐射采用远场估算公式,时域共模电流的幅度取差模电流的1%为35μV,则该LVDS信号的频谱及辐射值见表1。

当33.9 MHz

当75 MHz

当F>1.06 GHz时,电缆长度大于75 F,将e=0.2A TF2tr和例子中的数据代入公式(8),简化为:

根据简化后的公式(9)~(17),估算出例子中LVDS信号的电流环的差模和共模辐射,开路电缆的共模辐射具体见表1。

从表1中数据可以看出,在50~350 MHz频段,LVDS辐射发射超出了GJB151A-97空军飞机内部平台的RE102的限值,且开路电缆的辐射远大于电流环的辐射。

4 结语

LVDS信号的抗干扰能力和频谱特性分析表明,LVDS具有很强的抗干扰能力,能够适应复杂电磁环境。其辐射发射的主要贡献是电流环的差模和共模辐射、开路线缆的共模辐射,减小差模电流环路的面积,减小共模电流环路的面积,加强LVDS传输电路平衡设计,减小共模电流的幅度等都有利于增加LVDS的抗干扰能力和降低LVDS辐射发射电平,必要时考虑对差分传输线进行屏蔽设计。

参考文献

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LVDS技术 篇5

数字信号源的传输方式有并行传输和串行传输(422、485、LVDS等)。并行传输操作简单,但是传输距离和传输速度都不高。串行传输操作比较复杂,但传输距离和传输速度都比较高。因此,此次设计中主要运用LVDS并转串芯片将并行信号转化为串行信号传输,达到操作简单,传输距离和传输速度都比较高的目的。

1LVDS信号的工作原理和特点

LVDS(low voltage differential signaling)是一种低摆幅的差分信号技术,它使得信号能在差分PCB线对或平衡电缆(如双绞线、同轴电缆等)上以几百Mbps甚至几Gbps的速率传输,其低压摆幅和低电流驱动输出实现了低噪声和低功耗。

LVDS的工作原理如图1所示,驱动器中含有一个(标称值)3.5mA的电流源。因为接收器的输入阻抗很高,故整个电流实际上全部流过100欧姆终端电阻,于是在接收器输入端产生了350mV(标称值)的电压。接收器的阈值可以保证为100mV或更低,可在0V～2.4V的宽共模范围内维持这样的灵敏度水平。上述组合可提供出色的噪声裕量,对驱动器与接收器之间的共模信号漂移的容忍度会更好。改变电流方向即可在接收器端形成复制相同而极性相反的电压。以这种方式来产生逻辑1和0。

从图2所示的示意图可看出所有差分信号技术都有共有的优点:首先应注意到电流源始终导通,但其电流被引流向不同的方向,以驱动逻辑1和逻辑0信号。这种始终导通的特性可以消除开关噪声带来的尖峰和大电流晶体管不断导通-关断造成的电磁干扰.其次,构成差分对的两条导线的间距很短,可以保证较高的抗噪性能。这一对线中的一条导线所吸引的串扰或电磁干扰也会同时出现在另一条邻近的导线上。由于接收器只对两条信道之间的差异信号作出响应,故同时出现在导线对的两条导线上的“共模”噪声在接收器处将相互抵消。另外,由于两条邻近的导线传输的电流相同,而方向相反,故产生的电磁干扰很低。

2 信号源硬件设计

2.1 设计方案

信号源的作用是检测数据记录装置性能,为模拟实际测试情况而可以下发信号量的功能模块。设计中采用了FPGA与接口器件DS92LV1023相结合的方案,其数字信号源数据、时钟信号及同步信号由FPGA内部模块产生.经DS92LV1023器件将FPGA输出的并行信号转换成串行信号,由于每路LVDS信号都要输出相同的两路LVDS信号互为备份,这里采用2×2电子开关SCAN90CP02实现,接下来经过LVDS发送驱动芯片DS15BA101输出LVDS信号。每路LVDS信号都有启动信号控制记录装置接收。考虑到FPGA的现场可编程性,使用灵活方便,能够降低硬件电路设计难度。所以,该方案选择FPGA作为主模块,这里采用XC2S100E。由于采用差分传输方式。提高了传输距离及信号精度。图3给出信号源的硬件结构框图。

2.2 工作原理

DS92LVl023是美国国家半导体公司推出的10位总线型低压差分信号的应用芯片。DS92LVl023是可将10位并行CMOS或TTL数据转换为具有内嵌时钟的高速串行差分数据流的串化器。采用该器件组进行数据串化时采用的是内嵌时钟.这样可以有效解决由于时钟与数据的不严格同步而制约高速传输的瓶颈问题。这个芯片所能支持的最大传输频率支持66MHz。图4为10bit时钟位嵌入式串化器编码示例。

SCAN90CP02芯片是一款设有可编程预增强功能的2×2 LVDS非块式交叉点开关,操作速度高达1.5Gbps。通过可编程逻辑器件FPGA控制EN0,EN1,SEL0,SEL1来控制其不同输出方式。图5为SCAN90CP02输出方式。

DS15BA101为信号高速驱动器,可驱动同轴电缆和双绞线,它采用差分输入和差分输出。由于LVDS是一种低摆幅的差分信号,以1.2V偏置电压作为基准,摆幅大约为350mV,若不对其进行调节,其传输距离一般不会超过几十米。因此,该信号源电路在差分信号输出端采用了自适应电缆驱动器DS15BA101对信号进行加强。

3 软件设计

a) 图6为1023的控制时序图。

b) DS92LV1023芯片DO+或DO-输出端,幅值大约为350mV。

4 结语

根据提供的方案,使用FPGA设计的数字信号源电路结构简单,实现方便,而且具有很强的可扩展性。数字信号采用LVDS方式传输,增加了传输距离,提高了传输过程中的信号精度。在地面测试台系统的应用中,该数字信号源运行稳定、可靠,各项指标均能满足各项设计要求。

摘要：针对高速数字信号的发生问题,设计了一种基于FPGA时序控制和LVDS传输的数字信号源,它以FPGA作为控制核心,以并转串芯片DS92LV1023实现LVDS信号的传输,它以600 Mbps/s的速度传输,以双绞线作为传输介质,传输距离120 m。本设计已成功运用在某地面匹配装置测试台信号源卡的设计中。

关键词：高速数字信号,时序控制,传输数字信号源

参考文献

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LVDS技术 篇6

近年随着电子技术的高速发展,传统的接口技术已经难以满足某些大容量数据高速传输的问题。数据记录设备在航天器发射前进行的关键参数测试会存储大量的数据,需要实时地通过地面测试设备将数据记录设备中的数据回读,以便对数据分析和处理。发射参数的存储及事后分析对航天器的研制及改进有着极其重要的意义。因此采用新的接口技术解决数据高速传输这一瓶颈问题显得日益重要,LVDS这种高速低功耗接口标准为解决这一问题提供可能[1]。目前LVDS技术已经在通信技术中得到普及,本文给出了一种基于LVDS的高速数据传输装置的设计方案,并对装置的功能和特点进行全面的论述,为LVDS技术在航天测控系统的应用起到了示范作用。

1 LVDS技术简介

低电压差分信号(LVDS)技术是在芯片系统互连朝着低功耗、低成本、高速和高可靠方向发展的背景下产生的,属于高速差分信号技术的一种,其他高速差分信号技术还有CKL、PECL、LVPECL和CML等。LVDS技术的核心是采用极低的电压摆幅高速差动传输数据,可以实现点对点或一对多点的连接,具有低功耗、低辐射、极低的EMI和出色的抗噪声能力等特点[2],这些都使LVDS容易与其他差分信号技术实现互操作,其信号可以在印制电路板差分线对上或是平衡电缆上传输。

LVDS采用低电流驱动模式,在典型应用的条件下为单工传输方式,主要有发送器,互连器和接收器三部分组成。发送器和接收器主要完成数字信号和LVDS信号之间的转化,互连器主要是PCB上的差分线、电缆和匹配电阻[3],作为信号传输的媒介和终端。其基本工作原理:LVDS驱动器由一个驱动差分线对的电流源(标称值为3.5 m A)和电子开关组成。由于接收器的输入阻抗很高,故整个电流实际上全部流过100Ω的匹配电阻,于是在接收器输入端产生大约350 m V的电压。当驱动状态翻转时,导致流经电阻的电流方向发生改变,从而通过差分信号的变化在接收器端形成幅值相同而极性相反的电压,来产生有效的“1”和“0”逻辑状态。在信号传输过程中电流源始终导通,这种始终导通的特性可以消除开关噪声带来的尖峰和大电流晶体管不断导通和关断造成的电磁干扰;构成差分对的导线间距很短,保证了较高的抗噪性能;两条邻近的导线传输的电流相同而方向相反,产生的EMI很低。总的来说,终接方法简单、功耗低、噪声低和辐射低等特点,使得LVDS在对信号完整性、低抖动、数据传输率高及共模特性要求较高的系统中得到了广泛的应用[4]。

2 总体设计方案

使用上位机作为整个测控系统的控制平台和数据接收处理终端,数据传输装置实际上是为计算机上位机和被测弹载数据记录设备的通信起到了桥梁作用。装置采用USB接口电路实现计算机和FPGA之间的通信,USB接口电路负责上位机的命令下发和数据上传;以串行器DS92LV1023和解串器DS92LV1224构建电路实现数据的发送和接收。系统总体结构框图如图1所示。

系统的工作原理为:计算机将上位机的命令通过USB接口电路发送给FPGA,通过控制FPGA和LVDS发送芯片(串行器)将命令传送给被测弹载设备,弹载设备处于记录状态还是读数状态需要通过其内部FPGA逻辑判断,然后将实时监测的数据或回读数据发送到LVDS接收芯片(解串器),FPGA将解串后的并行数据经由USB接口电路上传给计算机分析和处理。

3 各模块功能实现

3.1 USB接口电路模块

由于在此设计中,既要进行状态控制,还要完成数据的高速传输,所以本设计选用Cypress公司的EZ_USB系列芯片CY7C68013—128作为USB接口芯片。该芯片的内部结构如图2所示,由8051处理器、串行接口引擎(SIE)、USB收发器,片上RAM、FIFO(4KB)存储器以及通用可编程接口(GPIF)等模块共同构成,这些模块实现了CY7C68013与外围电路无缝连接和数据的高速传输。在上位机和CY7C68013进行通信时,一般直接利用GPIF接口来实现与FPGA进行数据传输。CY7C68013的GPIF接口有16位数据线,6个RDY信号和6个CTL信号,其中RDY信号为等待信号,GPIF可连续采样RDY信号,通常用来等待指定信号的某个状态的出现,以确定GPIF下一步动作;CTL信号为控制输出信号,通常用作选通信号、非总线输出信号以及产生简单的脉冲信号[4]。此USB芯片在高速模式下,数据传输的码率可以达到480 Mb/s,本系统实时传输数据的速率为30 Mb/s,所以CY7C68013可以将数据完整地传输到计算机。

USB电路设计时采用计算机的USB接口对其单独进行供电,这样可以有效地避免与LVDS高速器件共用电源所引起的干扰。并采用PA口下发上位机的命令,由固件程序将CY7C68013配置为8位的GPIF模式。在该模式下,CY7C68013所使用到的引脚有PA口、CTL和RDY等。CTL和RDY分别为CY7C68013的读FIFO时钟输出和FIFO半满信号的输入,PA口的每一位都可以由固件自定义为输入或输出。由于CY7C68013的内部集成了RAM,因此其固件程序存储在外部EEPROM AT24C64中,在上电时CY7C68013会自动通过I2C总线加载EE-PROM中的程序。由于AT24C64的SDA与SCL引脚均为漏极开路的门电路,因此在使用时必须通过上拉电阻至VCC才可以正常地输出高电平。

本设计USB传输部分主要实现将计算机上位机软件的控制命令下发给FPGA,并实时判断FPGA内部FIFO的半满信号,以便将缓存的数据上传至上位机。在下行链路中,上位机的命令字通过CY7C68013的PA0~7口下发给FPGA;在上行链路中,数据通过GPIF口传输至计算机上位机。而由于LVDS接口的速度和USB接口的速度不匹配,需要在FPGA中设置FIFO进行数据缓存以达到数据传输速度匹配。CY7C68013单片机通过实时判断RDY接收FIFO的半满信号,若FIFO达到半满,CTL4发送读时钟信号给FIFO,GPIF口接收FIFO的数据并上传。

3.2 LVDS接口电路模块

LVDS的接口方式主要有集总式和分立式两种,集总式LVDS接口是指目前的主流FPGA或者ASIC芯片内部集成了LVDS功能,用户可以直接用该接口驱动外围电路。但是集总式LVDS的I/O引脚电容较分立器件大一倍,降低了总线的负载阻抗,从而降低了噪声容限以及设计的可靠性,而且FPGA集成的LVDS接口较分立的LVDS器件的驱动能力弱很多。因此本设计采用是分立LVDS芯片,选用的是美国国家半导体公司推出的一对10位总线型低压差分信号应用芯片组DS92LV1023及DS92LV1224作为LVDS接口芯片,这两款芯片传输10bit并行数据的速率为10 MHz~66 MHz。其中DS92LV1023是可将10位并行CMOS或TTL数据转换为具有内嵌时钟的高速串行差分数据流的串化器;而DS92LV1224则是接收该差分数据流并将它们转化为并行数据的解串器,它同时又可以重建并行时钟。采用该器件组进行数据串化时采用的是内嵌时钟,这样可有效地解决由于时钟与数据不严格同步而制约高速传输的瓶颈问题[5]。这一对芯片组,只有发送时钟和接收时钟同步时,才能进行正常的通信和完成数据传输。而利用FPGA的强大的逻辑处理能力和丰富的片内资源,完全可以实现对时钟同步的控制。

LVDS模块电路图如图3所示,为了提高LVDS的传输性能,电路中采用高速串行数字接口自适应电缆驱动器CLC001和电缆均衡器CLC014的设计。电缆驱动器可以使信号传输的距离更远,经长距离的传输后信号会有所衰减;电缆均衡器的作用就是自动补偿信号的损耗,使经过平衡电缆传输的串行数字信号能够恢复其原有的性能。它们的最大通信速率可达600 Mb/s,完全满足本设计的通信速率要求。LVDS的传输速度很高,设计电路时通过必要的端接方法解决LVDS收发器与传输线的阻抗匹配问题。本设计中采用五类线(CAT5)作为数据传出的电缆,对于CAT5类的双绞线,其特性阻抗R值如下所示:

式(1)中d为导体直径,s为导体中心之间的距离(s>d),εr为导体表面的绝缘材料的介电常数,计算得出特性近似为100Ω。而电缆驱动器和均衡器的特性阻抗为75Ω,因此采用端接的方法来实现阻抗匹配,以便消除长线的信号反射,其匹配电路端接电阻阻值如图3中所示。另外,由于LVDS具有较低噪声容限、高速的传输特性,因此需要收发端紧密配合才可以保证数据的可靠传输。交流耦合可实现LVDS信号远距离传输时的配合问题,解决了收发端因电势差而使系统间产生电流。设计中将传输的链路上串接1μF的电容来实现交流耦合。

系统在工作时,DS92LV1023在同步时钟TCLK(时钟频率为30 MHz)的作用下,按照设置的TCLK_R/F触发沿接收FPGA输出的并行数据,进行串化处理后,转换为内嵌有时钟信息的高速串行数据信号进行输出。在本设计中,发送的主要是PA1读数请求信号,PA4给弹载数据记录设备提供的复位信号,PA6读数选择信号(记录设备中有两片FLASH需进行选择),以及FPGA内部FIFO的Full信号。数据记录设备的逻辑控制器FPGA对这些信号进行处理,给出相应的响应。DS92LV1224在REFCLK的控制下,按照设置的RCLK_R/F触发沿接收串行数据,继而进行解串,输出LOCK指示信号、10位的并行数据和同步时钟信号RCLK,以便FPGA接收数据。当内部FIFO的Full满信号为‘1’时,弹载数据记录设备会停止发送有效数据,改为发送同步信号“0000011111”,以便达到时钟时刻同步的目的。通过对FPGA对DS92LV1023和DS92LV1224的控制和内部的逻辑处理,实现了数据的高速传输。

4 试验结果

本设计经过多次测试和试验,证明传输数据稳定,数据信号波形畸变非常小。图4的数据是测试系统上位机读取的弹载数据记录设备的数据,经过的电缆长度为50 m,图中显示的为一帧数据,由帧头(05 0C DF)、递增数据(03~F9)、4位帧计数(图中是00 01 31 3A)和帧标志(EB 90)组成。通过这种数据格式和上位机的分析,可以判断数据是否有丢数、误码,帧计数有没有不连续,从而判断数据传输的正确性。图5所示的数据时截取的正确无误数据的片段。通过这些数据表明,装置的设计达到了预期的效果。

5 结束语

本文所述的数据传输装置采用FPGA和LVDS结合的方案,具有电路设计简单,传输速度快、距离远,在数据高速传输领域有着广阔的应用前景。该装置是测试系统中的重要组成部分,在弹载设备的测试中起着关键作用,对于弹载设备的地面测试设备的研究有重大意义。此设计已经成功地应用于某航天项目中,其工作性能稳定可靠。

参考文献

[1]王冰,靳学明.LVDS技术及其在多信道高速数据传输中的应用.电子技术应用,2003;29(3):55—57

[2]刘利生,苏淑靖,张凯林,等.基于LVDS的远程数据传输系统.仪表技术与传感器,2011;(12):38—42

[3]张时华,任勇峰,李圣昆,等.基于FPGA和LVDS技术的光缆传输技术.电子设计工程,2009;(3):69—79

[4]崔中华,熊继军,沈三民.基于LVDS技术的实时图像测试装置的设计.电子技术应用,2010;(4):84—86

LVDS技术 篇7

在数据存储系统中, 影响存储速率的关键因素是数据传输和存储方式。 采用LVDS总线传输方式和混合编帧技术提高了数据接收的速率;为提高数据存储器存储速率, 本文采用了一种可使Flash存储速度达到最优的交叉双平面页编程技术[1,2,3]。

1 系统总体设计

本文设计的高速数据存储系统用于完成对飞行器飞行过程中图像数据的采集、编码和存储。 试验结束后,通过PC控制专用的读数装置读取存储系统中的数据,并由PC上的数据处理软件完成数据的分析与处理。 在单元测试过程中,PC通过PCI通信接口卡(PCI9054) 完成与高速数据存储系统之间的通信, 实现指令的下发、在线实时监测状态显示、 数据回读、 对存储数据的分析以及生成分析报告等功能。 系统主要功能模块可划分为: 主控单元、PC、 地面监控装置、 图像采集单元、 图像存储器(Flash)、电压转换模块等,如图1 所示。

2 关键技术分析

2 . 1 PCI板卡设计

本文采用PLX公司的PCI9054 芯片实现PCI总线接口的逻辑设计。 PCI9054 的数据宽度为32 bit,本地总线支持复用/非复用的32 bit地址数据总线。 PCI总线作为桥接芯片, 提供了PCI总线空间、 本地总线空间以及配置空间,既能作为PCI总线的发起设备也可作为PCI从设备。 FPGA作为本地总线控制器,即PCI局部总线的目标设备,完成PC与下位机的通信。 设计采用从模式,基于FPGA和PCI9054 的硬件平台完成PCI局部总线的设计,PCI板卡整体设计框图如图2 所示。

PCI板卡插入PC的PCI扩展槽使用, 如果要正常工作,需要在Windows下编写驱动程序。 驱动程序主要实现以下几个功能: (1) 连接设备;(2) 设备初始化;(3) 设备读和写;(4)断开设备。Windows操作系统下驱动程序开发最常用的有DDK、Driverstudio 、Windriver等工具。 其中DDK的效率最高, 但编写难度较大, 因而多数技术人员使用Driverstudio 、Windriver来编写驱动程序,使用这两种工具编写出来的程序也称为WDM(Windows Device Module ) 程序。 Driver Studio中的Driver Works软件为WDM驱动程序提供了完整的框架, 本设计利用其Driver Wizard生成驱动程序框架, 然后添加各功能函数。 此处利用类KMemory Range实现对PCI9054 内部存储器的读写访问,类KIo Range实现对其寄存器的访问[4]。

2 . 2 LVDS图像采集编帧技术

图像数据由LVDS接口输入, 图3 所示为图像信号接口时序, 经解串器DS90CR216 解码后转换为21 bit并行总线输出。 图像数据的帧同步信号周期为10 ms,高电平有效, 每帧有289 行有效数据; 行同步信号周期为32 μs , 高电平有效, 每行有384 个有效数据; 其中, 像素时钟为15 MHz,图像像素时钟的上升沿为触发条件。 帧同步信号低电平期间仍有(10÷0.032)-289=23.5 个行同步信号, 即帧同步信号低电平的时间应为23.5×0.032 ms=0 . 752 ms 。 帧同步信号高电平的时间为9 . 248 ms , 行同步低电平的时间为32-(384÷15)=6.4 μs。

测量信息伴随着图像数据而来, 每接收一帧图像就接收80 B的测量信息, 测量信息的串行传输波特率为115 200 b / s , 每包测量信息的数据共10 bit 。 为便于PC进行图像数据分析处理, 在测量信息的数据前加上帧头0X “ 14 92 00 ” 和2 B帧计数。 待80 B测量信息全部读取出来后, 给出图像采集模块的复位信号, 同时清零行计数器并清空片内FIFO中的信息, 将采集到的一帧图像数据和编好帧的测量信息写入二选一数据选择器。 在帧同步信号高电平期间, 将图像数据写入外部16 KB的FIFO ( IDT7206 ) ; 在帧同步信号低电平期间, 将测量信息写入,最后等待图像记录启动信号。

2 . 3 片内FIFO设计

图像数据的缓存、Flash存储与事后回读等过程中都用到了片内FIFO, 采用片内FIFO可降低硬件的复杂度、节约了成本且更有利于完成逻辑控制。 本文选用的FPGA芯片是XC3S400 , 该芯片内部的16 个Block RAM不占用芯片的逻辑资源,设计中采用 “A端口只写,B端口只读” 的思想, 根据每个端口的时钟信号以及使能信号分别对各个端口进行操作。 利用IP核技术构建容量为1 KB的片内FIFO原理图如图4 所示[1]。

图4 中的FIFO模块调用数据宽度为8 bit、 存储深度为1 024 B的双口RAM,该RAM共有两个独立的存储单元(A和B)。 RAM的每一个管脚都是独立配置的,数据和地址的写入发生在各个单元的时钟上升沿。 数据和地址的读/写操作还与读/写时钟有关, 所以设计中将A端口写使能信号接VCC, B端口的写使能信号接GND , 实现 “A端口只写,B端口只读”。 由外部控制模块fifo_ctrl为双口RAM的A端口产生写时钟和写地址, 为B端口产生读时钟和读地址, 根据读写地址的差值offset产生FIFO的空( empty ) 、 半满( half ) 以及满( full ) 信号。

2 . 4 交叉双平面技术

图像传输速度快,对图像数据的存储采用写入速度最快的交叉双平面页编程(Interleave Two-plane Page Program ) 技术[2,3]。 为实现对Flash的交叉双平面操作, 首先要对Flash(K9WBG08U1M)芯片内部平面结构进行划分。整片Flash分为两片(chip #1 和chip #2),每片分为4 个平面(plane),每个平面共2 048 个存储块。 也就是说, 整个Flash存储空间由8 个平面(plane1~plane8) 组成, 将这8 个平面分为4 组: chip #1 中的plane0 与plane1 为第0组,plane2 与plane3 为第1 组;chip #2 中的plane4 与plane5 为第2 组, plane6 与plane7 为第3 组, Flash的交叉双平面操作必须严格按照这个分组执行。

定义矢量plane (2:0) 对这8 个平面进行操作管理:plane ( 0 ) 用于控制平面组内的两个平面之间的切换: 为0时表示对偶数平面操作, 对应操作偶数块; 为1 时表示对奇数平面操作,对应操作奇数块。 plane(1)用于完成各个平面组之间的切换: 为0 时表示操作的是偶数组(第0组与第2 组),对应操作Flash的前4 096 块,即A31 为0;为1 时表示对奇数组(第1 组与第3 组)进行操作,对应操作Flash的后4 096 块,即A31 为1。plane(2)相当于片选信号,用于内部两片Flash之间的切换,为0 表示对chip #1进行操作,为1 表示对chip #2 操作。进行交叉双平面操作时,可根据plane(2:0)的值确定所要操作的平面。

当对第0 组平面执行编程操作时, 依次往第1 组、第2 组、第3 组的各个平面中写入命令、地址和数据。 经过多次反复测试,Flash的峰值写入速度不小于30 MB/s,完成这三组平面的数据写入时间为6×4 096 B÷30 MB/s=819 . 2 μs > 700 μs 。 如果写入Flash速度小于峰值速度, 则后3 组的数据写入时间将会更大。 所以,当这4 组依次编程结束准备继续对第0 组其他页进行编程时,已经错过了第0 组的页编程时间。 交叉双平面页编程的方法省去了等待页编程的时间,缩短了Flash的写入时间,提高了写入速度[3]。 交叉双平面页编程时序如图5 所示。

3 系统功能自检

系统上电后,先运行PC软件,检查监控装置与计算机之间通信是否正常, 然后设置并启动信号源, 此时监控装置开始向记录器发送数据。 其中,监控装置下发的数字量串行波特率为115 200 b/s, 实时监测回收的信号波特率为800 kb/s,信号源数据格式设计为: 每帧共128B , 前5 B由帧头0X “ EB 90 ” 和3 B帧计数组成, 剩余字节为0X“0F~89”递增数据。 PC监测数据的内容就是监控装置向记录器发送的数据。 根据实时显示的监测数据可以判断系统是否正常工作。 通过PC读取并分析记录器所存数据与下发信号源是否一致,完成系统功能自检。

4 系统实测结果

系统上电后,存储器接收到启动记录信号后开始记录。 记录图像数据的时间不限制,直到记满。 图6 是用图像分析软件对测试数据还原后的某帧图像。

设计了一种以FPGA为主控单元,以Flash为存储介质的高速图像数据存储系统。 系统用于完成对高速LVDS图像数据的采集、 存储和实时监测, 系统具有存储速度快、存储容量大、系统可靠性高等优点,能够满足实际测试的需求。 在后续的设计中还可以做以下优化工作:(1) 采用双片Flash进行双备份, 防止单片Flash失效而造成数据丢失,进一步提高数据存储的完整性和可靠性[5,6]。 (2)对FPGA代码进行优化、提高FPGA资源的使用率[6,7,8]。

摘要：针对某系统图像数据量大、传输速率快的特点,提出了采用PCI总线协议完成PC与高速数据存储系统之间的通信,利用LVDS总线协议传输数据并进行混合编帧的解决方案。为提高数据存储速率,使用Flash交叉双平面页编程技术,将写入速度提高到30 MB/s,有效地满足了图像高速存储的要求。针对数据的码率匹配,通过构建片内FIFO缓存来实现。测试结果表明,所设计的数据存储系统能够稳定地接收并存储图像数据,而且具有很高的可靠性。