PWM发生器（共4篇）
PWM发生器 篇1
0 引言
自从全控型电力电子器件问世以后, 就出现了采用脉冲宽度调制的高频开关控制方式, 形成了直流PWM调速系统[1]。脉宽调制变换器的作用是:用脉冲宽度调制的方法, 把恒定的直流电源电压调制成频率一定、宽度可变的脉冲电压序列, 从而改变平均输出电压的大小, 以调节电机转速。
PWM变换器电路有多种形式, 可分为可逆和不可逆两大类。其中可逆PWM变换器主电路有多种形式, 最常用的是桥式 (H形) 电路。桥式变换器在许多动力系统中得到了广泛的应用 (如直流驱动, 直流-交流逆变器, 开关电源等等) 。
1 PWM发生器的设计
桥式变换器应用在直流电机调速系统中的主要电路结构如图1所示, 开关控制基本上采用PWM技术。
PWM信号发生器一般是通过模拟电路或者是基于微处理器的软件控制技术来实现, 但随着高速开关器件的涌现, 对于复杂的调制技术, 即使采用最先进的DSP (数字信号处理器) 也很难实现。
随着超大规模集成电路的集成度和工艺水平的不断提高, 专用集成电路ASIC的设计成本在不断降低。CPLD/FPGA是实现ASIC的主流器件, 它们具有极大的灵活性和通用性, 工作速度快, 开发效率高, 成本低, 可靠性好。近年来, CPLD在电机控制系统中的应用收到了系统设计人员越来越多的重视。用CPLD来设计PWM发生器将会简化控制系统的硬件和软件设计, 获得更高的开关频率, 减少微处理器的计算工作量。
VHDL具有与具体硬件电路无关和与设计平台无关的特性, 并且具有良好的电路行为描述和系统描述的能力, 并在语言易读性和层次化、结构化设计方面表现了强大的生命力和应用潜力[2], 因此本文选用VHDL语言进行编程, 用一片CPLD设计了PWM发生器。
由于桥式PWM变换器的工作状态是确定的, 所以采用状态机方式来编程[3]也是情有可原, 虽然只有六个状态, 但其程序实现起来是很复杂的。用数字比较器代替模拟比较器、用线性计数器代替锯齿波发生器来产生PWM信号[4,5]的设计方法也很繁琐。在分析了桥式PWM变换器工作原理的基础上, 本文采用了一种巧妙的方法来设计, 其原理简单, 程序容易实现。
图2为所设计的P W M发生器端口图, 各引脚主要功能如下:
R E S E T:复位信号, 输入, 高电平有效, 复位后发生器处于初始状态。
CLK:时钟信号, 输入, 用来接收外部时钟电路产生的信号。
WR:写信号, 输入, 低电平有效。若其有效, 则装入计数器初值。
EN:使能信号, 输入, 高电平有效。若其有效, 则计数器开始计数。
PWMH:输出信号, 控制图1中的开关S1和S4。若PWMH=’1’, 则开关闭合, 否则断开。
PWML:输出信号, 控制图1中的开关S2和S3。若PWML=’1’, 则开关闭合, 否则断开。
HCNT:HCNT计数器的数据输入端口, 宽度3位。其初值的大小决定PWMH信号的作用时间。
LCNT:LCNT计数器的数据输入端口, 宽度3位。其初值的大小决定PWML信号的作用时间。
DCNT:DCNT计数器的数据输入端口, 宽度2位。其初值的大小决定死区的持续时间。为避免图1中处于同一个桥臂的两个开关S1、S3或者S2、S4的同时导通所引起的短路, 特设置此间隔时间。
若该PWM信号发生器应用在基于微处理器的电机控制系统中, 则HCNT、LCNT、DCNT等三个数据端口共8位与微处理器的数据总线连接。三个端口的宽度可根据实际应用灵活修改。三个计数器均为减法计数器。
图3是PWM发生器的设计流程图, VHDL源程序清单如下:
上述程序在ALTERA公司的MAX+plus II 10.2环境下编译通过, 适配的CPLD器件为ALTERA公司的EPM7032LC44-6, 仿真结果如图4所示。图4中对2组计数初值进行了仿真, 第1组中HCNT、L C H T、D C H T的计数值分别为7、2、1, 则P W M H、P W M L的作用时间为7个和2个时钟周期, 结合图1可知电机上获得的平均电压为正值, 电机正转;第2组中HCNT、LCHT、DCHT的计数值分别为2、7、1, 则PWMH、PWML的作用时间为2个和7个时钟周期, 可知电机上获得的平均电压为负值, 电机反转。一个PWM开关周期是7+2+1+1=11个时钟周期。改变HCNT和LCNT的计数初值, 则可改变施加在电机上的平均电压及极性, 从而实现电机的调速和可逆运转。由此可看出本文的设计是正确的。
2 结论
由于CPLD的I/O引脚多、规模大、支持重复擦写, 因此只要在此基础上修改完善即可实现不同功能的PWM发生器, 本文所采用的设计方法也适用于交流电机调速系统中SVPWM发生器的设计。本文所设计的PWM发生器很容易与微处理器连接, 这种基于CPLD的设计方法, 可使得电机控制系统的外围电路变得非常简洁, 系统的可靠性和性能大大提高。
在近期内, 微处理器与CPLD/FPGA仍有很强的互补性[6], 但从长远来看, 在大部分的电子设计领域, 微处理器、A/D、D/A和RAM等必将以各种软硬核的形式统一于CPLD/FPGA中, 片上系统So C已成为电子设计的趋势。目前广泛应用的基于微处理器的电机控制系统今后可采用全硬件来实现, 从而克服微处理器速度慢、复位慢, 且不可靠, 程序易“跑飞”等致命弱点。
参考文献
[1]陈伯时.电力拖动自动控制系统-运动控制系统 (第3版) [M].北京:机械工业出版社, 2003.
[2]潘松, 黄继业.EDA技术实用教程 (第3版) [M].北京:科学出版社, 2006.
[3]Alexander Arbit, Dan Pritzker, Alon Kuperman, and Raul Rabinnovici.A DSP-Controlled PWM Generator using Field Programmable Gate Array[C].Proc.IEEE Convention of Electrical and Electronics Engineers, 2004:325-328.
[4]冯小平, 张林, 赵焕军.一种基于CPLD实现的数字化PWM波形产生器[J].现代电子技术, 2003 (3) :71-72.
[5]铁勇, 郭改枝, 李媛, 等.基于CPLD控制的直流电机PWM控制器的设计[J].内蒙古大学学报 (自然科学版) , 2006 (6) :667-671.
[6]陈祥涛, 张前进.基于单片机与CPLD的步进电机PWM驱动技术[J].现代电子技术, 2008, 31 (5) :113-115.
PWM发生器 篇2
目前,步进电机普遍采用细分驱动方式,可以有效降低整步或半步驱动带来的速度波动、低频振荡等缺点。本质上,细分驱动是将步进电机的驱动电磁场均匀化,使驱动力矩保持近似恒定。对于常用的两相混合式步进电机,其细分驱动是通过使一相电流按正弦规律变化,而另一相电流按余弦规律变化。常用细分数来衡量电机电流与正弦波的接近程度。一般而言,使用单片机系统加外围基本电路可以实现常规的步进电机细分驱动系统。但由于单片机运算能力有限,且运行频率不高(一般不超过20 MHz),其产生方波的能力不超过40 k Hz,而细分数量越高,需要产生方波的频率也越高,所以单片机系统的细分数量比较有限。
随着IC技术的发展,器件运行的频率大大提高,例如采用DSP,FPGA等,比较容易产生1 MHz以上的方波,对于步进电机驱动系统非常适用。
2 步进电机常用细分驱动电路
根据步进电机末端功率管的工作状态,步进电机可以分为放大型驱动和开关型驱动。放大型驱动是功率管工作在电流放大状态,尽管放大型驱动电路可以获得比较好的细分,但功率管在此状态下效率较低,有效输出少,所以放大型驱动电路一般用在小功率、驱动精度高的场合。由于功率管中需要放大正弦曲线的电流,所以放大型驱动电路需要DAC(数字-模拟转换器)实现。开关型驱动电路又可以分为斩波型和PWM型。斩波型驱动电路,是利用电机真实绕组电流的反馈值与设定值(正弦曲线,每个设定点一般为一个阈值区间)进行比较,小于设定值下限时,开关管打开,绕组电流上升,大于设定值上限时,开关管关闭,绕组电流下降。斩波型驱动电路需要电流反馈值和设定值进行比较,根据比较器的类型,可以分为模拟比较器和数字比较器。模拟比较器使用DAC(数字-模拟转换器)将设定值转化为模拟电压值实现[1],数字比较器采用ADC(模拟数字转换器)将电机绕组真实电流转化为反馈数字量[2],在数字系统中进行比较。斩波型驱动电路如图1、图2所示。
上述斩波型驱动电路已获广泛应用,但由于此电路需要ADC或DAC,额外增加了系统的成本。
PWM(脉冲宽度调制)技术目前广泛应用于电机驱动、电源等系统中。通常PWM信号在数字系统中通过构造随系统时钟递增/递减的数据模拟锯齿波(载波)信号,通过计算或查表方式得到正弦波(调制波)信号,二者比较控制输出为0/1(即占空比数据)。常见的PWM系统[3]如图3所示。
3 PWM占空比序列
3.1 占空比推导
在采样定理中,有一个重要理论,即形状不同而冲量相等(即面积相同)的任意窄脉冲,通过惯性环节的效果基本相同。基于此理论,可以将正弦波信号转换为占空比不同的周期方波信号(即脉冲宽度一直在调整变化的信号,PWM)。对于方波信号,由于只存在两种状态(高电平和低电平),PWM非常适于二进制系统。工程中针对正弦波的脉宽调制为:采用锯齿波为载波,正弦波为调制波,利用数字或模拟比较器对载波和调制波进行比较,输出为占空比不同的方波。从PWM实现上看,占空比是PWM控制方式的重要数据,PWM输出的方波频率与载波频率一致,电机绕组两端的电压完全由占空比数据决定,从而控制了电机电流。下面对占空比进行计算说明。
假定对归一化正弦波用归一化的锯齿波进行调制,推导占空比计算如下:
式(1)表示电机中电流绕组。由于正弦波的对称性,现对1/4 周期的正弦波(即电机绕组电流从0 变化到最大)进行分析。对于余弦波,与正弦波相位差90°,即电流从最大变化到最小,数据反顺序即可实现。假定T表示1/4 周期正弦波时间,则
假定在T时间内的正弦波被细分成N份(1≤N,N为正整数),则每份的时间为
对于其中第k份(1≤k≤N),其所在时间为[(k-1)·Δt,k·Δt],由式(1),其冲量(即面积)为
假定调制后的方波占空比为Duty_cycle_k,则方波的面积为
根据二者面积相等,由式(3)~式(5)得出:
用△θ表示π/2N,当Dθ趋于无穷小时,式(6)可以表示为
根据上述推导公式(6),可以得出如下结论:对于任意正弦波信号细分成N份,每份的占空比可以直接计算得出(从而形成PWM占空比序列);对于归一化正弦波而言,占空比数据只和细分数量有关;若载波和调制波保持恒定的频率关系时,即细分数量保持不变时,占空比数据保持不变。
由式(7),可以得出如下结论:当细分的数量足够多,占空比数据可以采用简化计算方法,计算某个相位上的正弦值即可。
3.2 占空比整数化
上述计算出的占空比为0~1 之间的小数,在二进制数字系统中特别是FPGA系统中,处理的数据直接影响系统的运行速度。而采用整数类型的数据,可以保证系统高速处理。因此对于上述数据的二进制格式化采用了如下方式进行。
对于调制成N份的调制信号,占空比的最大分辨率应不大于1/N。因为,对于整数类型数据处理的数字系统而言,如果分辨率大于1/N,若相邻周期的占空比为k/N,(k+1)/N,则此数字系统无法分辨,也无法执行,增大了电流误差。当然,分辨率可以进一步提高,但导致数字系统的运行频率会相应提高,系统资源开销增大。
因此,基于上述分析,工程化PWM调制系统中,采用了N份调制、1/N占空比分辨率设计,则调制信号(fs)、载波信号(fc)、数字系统的频率(fd,直接产生PWM调制方波)之间的关系如图4所示。
图4中,以其中第2份为例,假定圆整后(存在截位误差)的占空比为2/N,则将第2份进行N等份细分,其中两份为高电平1,其余为低电平0,则第2份的占空比为2/N。对于其它的占空比,如k/N(1≤k≤N),以此类推。理论上高电平的位置任意,不影响实际效果,但在不同的相邻方波中,位置应保持相对固定,以降低电机绕组中电流波动范围。
基于以上分析,调制信号(fs)、载波信号(fc)、数字频率(fd)的关系为
占空比整数化的方式为
3.3 结果比较
根据以上分析,按正弦波256 细分,在Mat-lab/Simulink中对PWM进行了仿真,采用单方向同极性调制方式。仿真模型和结果如图5所示。
图5b仿真结果中,调制波与载波比较(曲线1 为调制波,标准正弦波;曲线2 为三角波),得到占空比数据序列(曲线3),利用此序列控制电机驱动电路,得到电机绕组中实际电流曲线(曲线4)。根据式(6)、式(7)、式(9)分别计算了256 细分情况下理论占空比、简化占空比、整数化占空比。结合仿真结果,将上述占空比数据进行了比对,具体如表1所示。
上述占空比数据的主要误差为整数化截尾误差,最大误差为±0.5/N(四舍五入)。可以看出:采用锯齿波与正弦波比较所得整数化占空比与理论计算非常一致,证明了理论分析的正确性;而由于细分数量不够大,采用简化计算整数化的占空比误差稍大。
4 PWM发生器设计
根据上述PWM占空比计算,得到PWM占空比序列。将此占空比序列实现后,在电机驱动时,即可实现电机绕组中电流按正弦波规律变化。PWM发生器采用Altera公司EP2C5系列FP-GA作为主控芯片[5],采用DDS方式实现多种频率的方波信号,即式(8)中的fd,从而实现步进电机的任意细分。FPGA系统框图如图6所示。
其中,产生任意频率的DDS模块向PWM发生模块提供根据式(8)计算出的时钟信号。晶振时钟与数字时钟的关系如下:
DDS原理在此不详述,根据式(10),合理地选择M(任意数,通过改变频率控制字实现)、N(正整数,细分数量),实现电机驱动电流的任意细分数量,同时需要同步更新占空比脉冲序列数据。FPGA中DDS合成电路如图7所示[5]。
实际系统中采用50 MHz时钟晶振,利用DDS可以产生0~20 MHz之间的任意频率方波(与计数器位数有关,采用32 位计数器时,频率分辨率为0.012 Hz),对于单步256 细分情况,DDS方式下电机最高工作频率为76 Hz;直接采用100 MHz的标准时钟下,电机最高工作频率为190 Hz。改变细分数量或调整晶振频率可以扩展电机工作频率。
5 结论
PWM发生器 篇3
脉宽调制PWM (Pulse Width Modulation) 是利用数字输出信号对模拟电路进行控制的一种非常有效的技术, 广泛应用在从测量、通信到功率控制与变换的许多领域中。
一、PWM原理
PWM是一种对模拟信号电平进行数字编码的方法。通过高分辨率计数器的使用, 方波的占空比被调制用来对一个具体模拟信号的电平进行编码。PWM信号仍然是数字的, 因为在给定的任何时刻, 满幅值的直流供电要么完全有 (ON) , 要么完全无 (OFF) 。电压或电流源是以一种通 (ON) 或断 (OFF) 的重复脉冲序列被加到模拟负载上去的。通的时候即是直流供电被加到负载上的时候, 断的时候即是供电被断开的时候。只要带宽足够, 任何模拟值都可以使用PWM进行编码。
如图1所示, 用一系列等幅不等宽的脉冲来代替一个正弦半波, 正弦半波N等分, 看成N个相连的脉冲序列, 宽度相等, 但幅值不等;用矩形脉冲代替, 等幅, 不等宽, 中点重合, 面积 (冲量) 相等, 宽度按正弦规律变化。
SPWM波形——脉冲宽度按正弦规律变化而和正弦波等效的PWM波形。
二、基于CPLD的PWM方案
一个PWM发生器必须包括计数器, 数据比较器, 另外就是配置PWM参数的时钟分频寄存器和占空比寄存器, 结构框图如图2所示, 这些电路都可以用CPLD来实现。
高频时钟信号经分频器驱动计数器, 计数器如图3所示, 总是从Bottom到Top的循环计数, 计数器的输出和占空比寄存器里的数据经数据比较器比较, 输出PWM信号, 当计数器输出小于占空比设定值时输出低电平 (0) , 否则输出高电平 (1) , 如图3 (b) (c) 所示。从图中还可以看出, 计数器的周期就是PWM信号的周期, 通过修改占空比寄存器从而实现对输出PWM信号高低电平比例控制, 图3 (b) 是占空比为P1的PWM输出, 图3 (c) 是占空比为P2的PWM输出, 它们周期相同, 高低电平的比例不同。
下面用硬件描述语言来设计CPLD的内部电路, 这里给出Verilog HDL版本的参考代码。
执行单片机程序, 选择不同的分频系数和占空比值, 从CPLD的引脚输出PWM信号示波器截图如图4所示。
三、SPWM
如果将占空比按正弦规律随着时间变化, 就可以得到正弦调制的PWM信号, 也就是SPWM。如图5所示, 该信号经过阻容滤波可以得到正弦模拟信号, 这里的运放做电压跟随器用, 对信号驱动能力进行放大。实际得到的正弦信号示波器截图效果如图6所示。
正弦信号发生器MCU演示程序:
四、三路精确相位差正弦信号发生器
对CPLD改进设计, 很容易实现多路PWM输出。例如设计具有精确相位差的三相正弦信号, CPLD电路Verilog HDL程序如下:
实际得到的三相正弦信号示波器截图效果如图7所示, 只是双踪示波器同时只能看两路信号。
五、结束语
PWM发生器 篇4
关键词：多载波水平移相,通用型多脉冲发生器,DSP,FPGA,数字化实验系统
0 引言
近年来,多单元串联型多电平逆变器在大功率、高电压应用场合获得了广泛的应用［1］。现有的数字信号处理器( Digital Sig-nal Process,DSP) 最多具有12 路PWM驱动脉冲,不适用于多电平逆变器。目前常见的专用集成芯片一般只能提供6 路PWM发生器［2］。这样,在DSP与多电平逆变器的开关器件之间,存在着驱动脉冲的接口问题［3 － 4］。
现场可编程门阵列芯片( Field Programmable Gate Array,FP-GA) 具有开发周期短、速度快、集成度高等优点,将其应用在数字化控制系统中,可灵活配置实现多种功能而无需改动硬件电路。
本文针对多单元串联型拓扑结构,采用二重化与多载波水平移相相结合的调制策略［5］,以DSP与FPGA为基础,从解决多载波PWM脉冲发生器数字化实现的实际问题出发,搭建了一套多电平逆变器数字化实验系统。以七电平逆变器的36 路PWM发生器实现为例,阐述了通用型多载波脉冲发生器的发生原理、构成原则、具体实现方式。实验结果表明基于FPGA的多载波脉冲发生器,实现了驱动脉冲的正确分配,具有通用性强、配置灵活的特点。
1 多载波脉冲发生原理
本文以二重化与多载波水平移相相结合的调制策略实现多路驱动脉冲,具体调制算法见参考文献[5]。
1. 1 多载波的形成
以3 路三角载波为例来说明多载波之间相移的形成,载波移相的原理如图1 所示。
在图1 中,对于所需要的3 路三角载波来说,若设置载波幅值为K,第1 路载波的初始相位为0,初值为0,其计数方向为加计数; 则第2 路载波在相位上滞后第1 路Tc/3,幅值为2K /3,且计数方向为减计数; 而第3 路载波在相位上滞后第1 路2Tc/3,幅值同样为2K /3,但是其计数方向为加计数。
1. 2 多载波之间相位精确锁定的实现方法
对于三路载波可逆计数器,首先要形成反应每路可逆计数器方向的正反向计数信号。该信号实际是载波计数器的加减计数信号,是周期为Tc的方波,也是各个脉宽锁存器的触发信号,如图2 所示。在图2 中,A相3 个单元脉宽锁存器触发信号分别为latch_1、latch _2、latch _3。脉宽计算中断的触发信号可以通过latch_1、latch_2、latch_3 得到。送入DSP外部中断INT0 ,来决定脉宽数据更新的时刻。
2 多路驱动脉冲的具体实现方式
本文以三单元串联三相逆变器为例,构造了36 路PWM发生器。所构造的36 路PWM发生器是由3 个单相12 路PWM发生器构成的。以A相为例,12 路PWM发生器结构如图3 所示。
( 1) 译码器主要功能就是对DSP所提供的地址总线、控制信号进行译码,来形成各个脉宽寄存器、死区寄存器和计数峰值寄存器等的触发信号,以实现不同数据的正确分配。
图4 为在Quartus II中实现的译码器图。
图4 中,load是载波初值装载信号; en是载波计数使能信号;init_ en1、init_ en2、init_en3 分别是载波移相发生器的第1、第2、第3 路载波的初值寄存器触发信号; peak_en是载波计数峰值寄存器的触发信号。
( 2) 载波移相发生器用来产生模拟电路中的三角载波信号,是一个最小记数值为0,最大记数值为DSP设定值,记数方向交替变化的可逆计数器。
图5 为在Quartus II中实现的载波移相发生器图。输入信号和前面说明的译码器的输出信号完全一致。
( 3) 脉宽寄存器作为影子寄存器,在控制周期的任何时刻,DSP都可以对脉宽寄存器进行更新。
图6 中,脉宽寄存器采用Quartus II中的可参数化模块,输入信号中包含数据输入data [15. . 0],与DSP的数据总线相连; 时钟信号clock与脉宽寄存器触发信号相连。输出信号是数据输出q [15. . 0]。在脉宽寄存器触发信号的上升沿把更新后的数据data [15. . 0]赋值给q [15. . 0]。
( 4) 脉宽锁存器在锁存器触发信号发生时,把脉宽寄存器更新后的脉宽值放在脉宽锁存器中。
在图7 中,输入信号有数据输入D [15. . 0]; 锁存器触发信号G; 赋值使能OEN,其值为1 时,允许将D [15. . 0]赋值给Q[15. . 0],否则清零Q [15. . 0]。输出信号是数据输出Q[15. .0]。
( 5) PWM比较器由Quartus II自带的参数化比较器LPM_COMPARE模块来实现,如图8 所示。
(6)分频器分频器的输入是控制板上晶振产生的系统时钟,其功能是将系统时钟分频,产生不同频率的时钟脉冲,给载波提供时钟用以计数。在程序里对分频器设置不同的值来就可以实现不同的时钟分频,得到符合要求的载波频率。在图9 中,输入信号是时钟clk。输出信号是clkout。
( 7) 死区发生器为了防止上下桥臂直通,功率器件之间要加入死区,如图10 所示。
在图10 中,输入信号中包含时钟clk; 没有加入死区值的pwm信号px,复位控制信号reset; 死区值信号dead_time [15. 0]。输出信号是加入死区值后的pwm信号xh和xl。
3 实验结果
本文设计了DSP和FPGA相结合的数字化实验系统平台,FPGA芯片选用Cyclone II系列的EP2C5Q208C8,用来发生PWM驱动脉冲,编程软件采用Quartus II。DSP选用浮点数字信号处理器TMS320VC33,用来完成对FPGA中的各种寄存器进行配置和脉宽值的计算。在实验中,FPGA芯片的外部晶振为15 M,调制波频率为50 Hz,载波频率fc为2. 5 k Hz( 载波周期为400 μs) ,采样频率为7. 5 k Hz,死区时间4 μs。图11 为DSP与FPGA之间的连接框图。
图12 为采用二重化调制方法后,其中A相第1 单元的驱动波形PWM_A1、PWM_A3,与式( 2) 、式( 3) 相符合。这样与理论上两路脉宽值同时发送到FPGA并同时生成的要求相符。
图13 为与图6 所对应的脉宽锁存器触发信号。在图13 中,三倍频信号周期133 μs,正好是载波周期的1 /3。实验结果与图6 中分析的各单元脉宽锁存器的触发信号,以及DSP外部中断触发信号完全一致,证明了多载波相位锁定方法的正确性。
图14 为A相第1、第2 单元左上桥臂PWM_A1、PWM_A5 的驱动信号。从图18 中触发发脉冲的相移可以看出,它们之间的相移为三分之一载波周期,即133 μs,与前述的多载波移相原理一致,同时也证明了基于FPGA的多路PWM脉冲发生方式及具体实现的可行性。
图15 分别为三单元串联逆变器实验系统的7 电平阶梯波及其频谱分析图。图15 中的频谱分析结果表明: 输出7 电平的谐波主要位于2Nfc= 15 k Hz及其边带谐波,与理论分析一致［6］。
4 结束语