单通道单脉冲

单通道单脉冲（共7篇）

单通道单脉冲 篇1

0引言

精密跟踪雷达,要求其连续测出目标的距离、方位角和俯仰角。为了快速给出目标的精确坐标值,需要采用自动测角的方法。单脉冲雷达只需要比较各波束接收的同一个回波脉冲,就可获得目标位置的全部信息,且获得误差信息的时间很短,具有较高的测角精度和抗干扰能力[1]。单脉冲工作需要三个通道,并且要求三个通道的传输一致性好。实际脉冲信号经过不同的通道其传输一致性会发生偏差,进而产生测角误差,降低测角灵敏度,影响信号处理结果。因此要消除传输误差,提高幅-相特性一致性。

1单脉冲振幅和差测角机制

单脉冲测角属于同时波瓣测角法。其工作原理如图1所示。

由图1可知,混合波束形成网络产生和波束和差波束。和波束完成两接收信号同相相加,相位与目标偏离天线轴线无关,可作为相位基准,用于测距。差波束为两信号反相相加,其幅度依赖于目标偏离天线轴线的角度ξ,相位代表偏离的方向,用于测角。为保证信号处理机的输出角误差信号只与目标偏角有关而与目标距离无关,必须对角误差进行归一化处理[2]。差信号与和信号作如下假设:

$\begin{array}{l}\Delta =\Delta {}_{\text{Ι}}+\text{j}\Delta {}_{\text{Q}}(1)\\ \Sigma =\Sigma {}_{\text{Ι}}+\text{j}\Sigma {}_{\text{Q}}(2)\end{array}$

取归一化后的幅度值为$\left|\frac{\Delta }{\Sigma }\right|$,符号则由ΣIΔI+ΣQΔQ与0比较来决定,当ΣIΔI+ΣQΔQ>0,差路与和路同相;ΣIΔI+ΣQΔQ<0,差路与和路反相[3]。

2和差通道幅相失衡原理分析

由于和差信号经过不同的通道传输,因混频器、放大器等器件的固有误差性会引起幅度和相位差,记次误差为ζq。同时信号在波导中传输时,因波导具有色散特性[4],信号中不同的频率成分的传播速度不同,所以引起不同的传播距离,由传播距离引起的相位ψ不同,记次相位差为ζs,则相位误差ζψ=ζq+ζs。根据电磁波传输理论:

自由空间波长与信号频率的关系为:

$\lambda =\text{c}/f(3)$

令1/(2a)=d,波导波长:

$\lambda {}_{\text{g}}=\frac{\lambda }{\sqrt{1-[\lambda /(2a)]{}^2}}=\frac{\lambda }{\sqrt{1-(d\lambda ){}^2}}(4)$

将式(3)代入式(4)得:

$\begin{array}{l}\lambda {}_{\text{g}}=\frac{1}{\sqrt{(f/\text{c}){}^2-[1/(2a)]{}^2}}\\ =\frac{1}{\sqrt{(f/\text{c}){}^2-d{}^2}}(5)\end{array}$

相位与传播距离L,波导波长λg关系为:

$\psi =\frac{2\text{π}}{\lambda {}_{\text{g}}}L(6)$

将式(5)代入式(6)得:

$\psi =2\text{π}L\sqrt{(f/\text{c}){}^2-d{}^2}(7)$

由式(7)可得,对于相同的频率,相位与传输距离L成正比关系,随L线性单调递增。对于相同的L,相位与频率f的关系:

$\begin{array}{l}\frac{\partial \psi }{\partial f}=\frac{2\text{π}L}{\text{c}{}^2\times \sqrt{1-\left(\frac{\text{c}}{2af}\right){}^2}}>0(8)\\ \frac{\partial {}^2\psi }{\partial f{}^2}=-\frac{\frac{\text{π}}{2}L}{a{}^2\times f{}^3\times \sqrt{\left[1-\left(\frac{\text{c}}{2af}\right){}^2\right]{}^3}}<0(9)\end{array}$

由式(8)和式(9)可知:相位也随频率单调递增,频率越高其相位越大,但是其增加速率降低。对于一定频带范围内,中心频率的相位差可知。

3和差通道幅相失衡对测角的影响

当和差相位差为φ,波束与轴线偏角为σ,相位检波器输出为[5]χ=KdEΔcos φ,其中Kd为天线方向函数系数,EΔ为差信号幅度。考虑到归一化特性,得到下式:

$\begin{array}{l}\chi ={\rm K}{}_{\text{d}}\left|\frac{\Delta }{E}\right|\cos \phi ={\rm K}{}_{\text{d}}\frac{E{}_{\Delta }}{E{}_{\Sigma }}\cos \phi \\ ={\rm K}{}_{\text{d}}\frac{F{}_{\Sigma }(\theta )F{}_{{}_{\Delta }}(\theta )}{F{}_{\Sigma }^2(\theta )}\cos \phi \\ ={\rm K}{}_{\text{d}}\frac{F{}^2(\sigma -\theta )-F{}^2(\sigma +\theta )}{F{}^2(\sigma -\theta )+F{}^2(\sigma +\theta )+2F(\sigma -\theta )F(\sigma +\theta )}\cos \phi (10)\end{array}$

令$F(\theta )=\frac{\sin \theta }{\theta }‚\sigma =\frac{\text{π}}{6}$,可得:

(1) 理想状况时,和差通道幅度相位一致,即幅度AΔ=AΣ,相位βΣ=βΔ,φ=0或π,则根据式(10)可知χ随误差角θ(ξ)的变化关系,如图2所示。

由图2可知:在理想状态下相位检波器输出是误差角的准正弦函数,且关于原点对称; 天线方向函数系数越大,相应检波器输出也越大。

(2) 幅度不平衡时,和差通道满足:Δ=MΣ,0<M<1,则得到幅度不一致性会导致“零位偏移”现象产生[6]。如图3所示。

由图3可知:和差通道幅度不平衡时,相位检波器输出不是误差角关于原点对称的准正弦函数。对称点不在“零点”位置,而是相对于“零点”发生偏移,产生“零位偏移”现象,此时检波器输出不再随天线方向函数系数的增大而增大。

(3) 相位不平衡时,和差通道存在额外相位差ψ,令Kd=1,误差结果如图4所示。

由图4可知:和差通道相位不平衡时,在不同的误差范围其影响结果也不同。当0<ψ<π/2时,相同条件下相位检波器输出随着ψ的增大而减小,即曲线曲率减小,χ随θ(ξ)的变化率也随之减小,降低测角灵敏度,产生测角误差;当ψ=π/2时,和差相位正交[7],极性不确定,相位检波器无输出;π/2<ψ<π时,和差相位极性与0<ψ<π/2条件下的相位极性相反[8],其相位检波器输出关于x轴对称。同理π<ψ<2π时,对应相位条件加π。ψ>2nπ时,将其转化为0<ψ<2π条件下对应误差结果。

4和差通道幅相失衡的解决途径

4.1 理论校正模型

设Σ=Aej(ωt+φm+φ1),Δ=Bej(ωt+φm+φ2),比较二者关系可知:$\Delta =\frac{B}{A}\cdot A\text{e}{}^{\text{j}(c+\phi {}_1+(\phi {}_2-\phi {}_1))}$,以和作为基准可得幅相校正因子:幅度校正因子α=A/B,相位校正因子β=φ1-φ2。由此可见校正过程转化为简单的乘加运算,如果采用传统的模拟校正方法,利用运算放大器实现乘、加运算,但是受到模拟器件控制精度的限制[9],校正结果达不到预定值,不能满足校正要求。

4.2 数字校正系统

借鉴数字技术高精度的特点,在A/D转换之后完成校正。考虑到现场可编程逻辑阵列FPGA(Field programmable Gate Array)可以实时地对外加或内置的RAM、ROM编程,运算速度快、数据锁存时间短,资源利用高,传输时延小,灵活实现不同的需求,可以作为处理单元来完成误差校正[10]。

具体流程如图5所示。

(1) 和差通道信号经过中频放大器之后,直接通过中频采样,完成A/D转换;

(2) 将A/D转换的和差信号传输至FPGA数据单元1,通过频谱(波形)分析产生和信号与差信号的幅度、相位信息,并将此信息存储在数据单元;

(3) FPGA控制单元调用数据单元1数据,以和信号为基准,分析比较差信号与和信号,求出幅相校正因子:幅度校正因子α=A/B,相位校正因子β=φ1-φ2;

(4) 判断相位校正因子β是否满足:0<β<2π,如果不在此范围,则将其变为β*=β+2π,差信号乘以校正因子后得到校正信号,并将和信号与校正信号存储在数据单元2中。此时控制单元分析比较数据单元2中和差信号幅相一致性,如果满足B/A=1±0.01,φ2-φ1=0±0.1,则可认为校正达到要求。

(5) 如果没有达到校正要求,输出数据单元2信号反馈至D/A转换单元,D/A转换后的信号再输送至A/D转换单元,重复以上校正过程,直至满足校正要求。

5结语

通过基于FPGA的数字校正系统,测试比较校正前后幅相数据结果如表1所示。

由表1可知:相比校正前幅相值,校正后幅度精度控制在0.5 dB范围内,相位精度控制在1°范围内,较好地满足校正需求。

摘要：为了提高单脉冲和差通道的幅相一致性,以降低测角误差,研究了幅相失衡的机理及解决途径。对此,结合单脉冲和差测角体制,分析和差通道幅相失衡的原理,并仿真其对测角特性的影响。最后,在分析理论校正模型的基础上,提出了基于FPGA的数字式校正方案,并给出了实现流程。实践表明,该方法具有较好的可行性,能有效控制和差信号的一致性。

关键词：单脉冲,通道失衡,测角特性,FPGA

参考文献

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[10]杨桓.阵列信号幅相一致性校正及FPGA实现[J].微计算机信息,2009,36(3):23-26.

单通道单脉冲 篇2

在防空电子战中,空袭方对防空方实施多方位、多层次的电子攻击,使探测制导雷达面临复杂的电磁干扰环境。事实上,电磁干扰对雷达的软杀伤威胁,已经改变了雷达设计的传统观念,雷达在复杂电磁干扰环境下的生存能力,已经成为决定战争双方胜负的关键因素[1,2]。

根据干扰进入雷达天线的位置,可以分为副瓣干扰和主瓣干扰。对于副瓣干扰,可以采取低副瓣、自适应副瓣对消、副瓣匿影等诸多技术进行干扰抑制,这些技术在目标检测和角度估计中都有了较好的应用效果; 对于主瓣干扰,不能像抑制旁瓣干扰一样采用自适应零点技术,因为主瓣干扰下自适应凹口会使方向图主波束产生畸变,不能很好地保持信号的单脉冲性能[3,4]。

针对抗主瓣干扰问题,苏保伟、王永良和李荣峰等提出了基于阻塞矩阵的主瓣干扰抑制及波束保形方法,有较好的稳健性,但此方法牵涉到大量矩阵的本征分解、求逆等复杂运算[5,6]; 王建明和伍光新等提出用盲源分离算法抑制主瓣干扰,但此方法没有讨论盲源分离后目标角度的测量问题和盲源分离算法对单脉冲比的影响; 王峰和雷志勇等提出了基于自适应的正交虚拟极化干扰抑制算法,采用垂直与水平双极化数字阵对该自适应抗主瓣干扰算法进行了验证研究,但是本方法在干扰抑制的同时存在信号损失的问题[8,9]。

目前的抗主瓣干扰技术没有很好地解决主瓣干扰问题,对于二维数字阵列雷达,本文介绍一种基于四通道单脉冲测角的抗主瓣干扰技术,此技术利用双差通道消除主瓣干扰对单脉冲比的影响,在一定的信噪比环境中,可以有效抗主瓣干扰,提高目标角度测量的准确性。

1 基于数字阵列雷达的四通道单脉冲系统

单脉冲测角技术是一种常见的雷达测角技术,传统的单脉冲测角为三通道,即和通道、方位差通及俯仰差通道,四通道单脉冲系统增加了一个双差通道。

数字阵列雷达采用数字波束形成技术,为四通道单脉冲系统的工程应用打下了基础。传统模拟波束形成技术,是通过3 套复杂的馈线网络以及和差器来形成模拟的和波束、方位差波束、俯仰差波束、和差波束形成后送至接收机和信号处理器。如果用模拟的波束形成技术实现四通道单脉冲系统,需要增加一套双差通道的馈电网络以及接收通道。对于上千单元的相控阵阵面,馈线网络将会非常复杂而难以实现。而数字波束形成的方法是将每一个阵元的接收信号数字化后进行数字波束形成,因此在数字域实现四通道的单脉冲不需要增加额外的硬件。

本文考虑矩形阵列,为构造四个通道,将阵面均匀划分为4 个部分,各通道示意图如图1 所示。

其中,和通道输出为4 个子阵输出之和,方位差通道输出为左边2 个子阵与右边2 个子阵输出之差,俯仰差通道为上面2 个子阵与下面2 个子阵输出之差,增加的双差通道为2 个对角子阵输出之差[10,11]。

2 四通道单脉冲抗主瓣干扰原理

单脉冲测角是利用和差波束单脉冲比提取角度误差信息,与传统三通道相比,四通道方向图相比于三通道增加了一个双差通道,算角度误差的和差通道也发生了变化。三通道与四通道单脉冲通道任务对应关系如表1 所示。

如表1,对于三通道单脉冲测角方法,在有干扰和无干扰环境中,方位单脉冲比为 ΔA/ Σ,俯仰单脉冲比为 ΔE/ Σ; 对于四通道单脉冲测角方法,在无主瓣干扰环境中,单脉冲比计算方法与三通道相同( 双差通道闲置) ,而在有主瓣干的扰环境中,方位单脉冲比为 ΔΔ/ ΔE,俯仰单脉冲比为 ΔΔ/ ΔA,根据单脉冲比曲线即可得到对应的方位和俯仰角。

以测方位角为例,当存在主瓣干扰时,由于传统三通道利用和波束和方位差波束做单脉冲比,接收信号中包含干扰信息,并且因为干扰信号较强,掩盖了目标信号,所以三通道单脉冲测角方法测得的角度为干扰方向; 利用四通道单脉冲系统进行目标角度测量时,为消除干扰对目标角度估计的影响,将波束中心对准干扰方向( 干扰方向利用三通道单脉冲测角方法测得) ,俯仰差波束和双差波束中心为零陷,将干扰置零,只保留目标信息,从而保持单脉冲比不变,消除了干扰对目标角度估计的影响。另外,如果目标与干扰俯仰角相同,目标同时位于俯仰差和双差波束的零陷,此时无法测得目标方位角,同理如果目标与干扰的方位角相同,目标同时位于方位差和双差波束的零陷,因而无法测得目标俯仰角。双差通道与俯仰差通道如图2 所示,四通道单脉冲比曲线如图3 所示。

与传统三通道单脉冲测角方法相同,四通道单脉冲通过查找单脉冲比曲线获取目标角度信息。值得注意的是,这种工作模式需要通过信号处理中干扰识别和抗干扰决策模块,在确定主瓣内存在一个目标和一个干扰的情况下,才能利用四通道单脉冲测角方法测得目标角度。

3 四通道单脉冲测角抗主瓣干扰方法仿真

下面对四通道单脉冲抗主瓣干扰测角方法验证仿真。仿真中采用16 × 16 的矩形阵面,波长为0. 1 m,x和y方向的阵元间距均为半波长,回波信号为线性调频信号,经脉冲压缩提取目标信号。设定干噪比为30 d B,信噪比为10 d B,干扰的到达方向为( 0,0) ,目标的到达方向为( 0. 5,0. 5) ,分别用三通道和四通道单脉冲测角方法进行目标角度测量,做100 次蒙特卡罗仿真实验,三通道与四通道单脉冲测角结果如图4 所示。

图4( a) 为存在主瓣干扰的情况下,三通道单脉冲测角方法的结果,可以看到,由于干扰信号较强,掩盖了目标信号,所以传统三通道单脉冲测量结果为干扰的方向( 0,0) ; 图4( b) 为采用了四通道单脉冲抗主瓣干扰测角方法的结果,测得的角度为( 0.5,0. 5 ) ,正是信号的方向,说明本文方法具有很好的抗主瓣干扰效果。

为探究不同的信噪比对三、四通道单脉冲抗主瓣干扰测角精度的影响,在上述仿真实验参数条件下,设定干噪比为30,信噪比从- 10 d B到40 d B以2 d B为间隔变化,分别计算三通道和四通道单脉冲测角精度。不同信噪比下角度估计均方根误差如图5所示,其中图5( b) 是图5( a) 的局部放大图。

影响雷达测角精度的主要因素有: 热噪声误差、天线指向误差、移相器量化误差、数据量化误差和A / D转换误差等,本文考虑热噪声对测角精度的影响。经计算,本仿真雷达波束宽度为6. 35°,工程中系统要求的测角精度为0. 6°,分解到热噪声,系统允许的测角误差为0. 07°。从图5 的仿真结果可以看出,随信噪比的增加,三通道和四通道单脉冲测角均方根误差都呈下降趋势,但由于存在主瓣干扰,在- 10 ~ 40 d B的信噪比范围内,三通道单脉冲测角误差远高于系统允许测角误差,而对于四通道单脉冲测角,由图5( b) 可知,在信噪比高于6 d B时,均方根误差< 0. 07,满足系统要求,说明本文介绍的单脉冲测角方法可以抗主瓣干扰,并且具有工程可实现性。

4 结束语

本文介绍了一种四通道单脉冲抗主瓣干扰的测角方法,在传统三通道的基础上,利用增加的双差通道,抑制主瓣干扰,具有占用的雷达资源少、需要的信号处理过程少、在数字阵列雷达中易于实现等优点,有较好的目标角度估计效果和工程实现意义。本文介绍的抗主瓣干扰方法适用于主瓣内存在一个干扰的情况,从仿真实验结果来看,在一定的信噪比条件下,四通道单脉冲测角方法能够保证目标角度的测量精度,具有工程可实现性。

参考文献

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单通道单脉冲 篇3

关键词：FPGA,串行通讯,脉冲

1 引言

随着FPGA技术的快速发展, 在一定的应用领域中, 有逐步代替ASIC的趋势, 使用FPGA可以将以前需要的多块集成芯片的电路设计到一片FPGA中, 大大减少了电路板的尺寸, 增强了系统的可靠性和设计的灵活性, 因此, 用FPGA代替原有的集成电路, 是现代数控企业研究的主要问题之一。

该设计采用的FPGA芯片是XILINX公司生产的Spartan3系列中的XC3S400-pq208, 采用40M有源晶振。为了以后改进系统的需要, 该设计采用分模块的编写方法, 整个设计分如下模块:串口采样时钟模块[1], 串口接收模块, 数据整合模块, 单位换算模块, 计算输出模块。

2 模块化的设计方法

该程序主要实现的功能是从串口接受数据, 数据为3组, 其中每组是2个16位的数据, 第一个数据要求是脉冲的周期, 周期的单位为us, 第二个数据要求是脉冲的个数。这3组数据控制的脉冲最后通过3个IO口引出, 以达到3轴脉冲同步控制的目的。整个程序的结构图如图1。

2.1 串口采样时钟模块的设计

该模块的设计是为了给波特率提供采样频率。我们采用的芯片是XILINX的Spartan3系列中的XC3S400-pq208, 芯片的晶振频率为40MHZ, 即一个周期为25ns。所谓采样频率, 就是将从串口传输进来的每位数据进行分频, 为了保证采样的准确性, 采样率为16倍的波特率。在数据在中间状态进行采样, 以保证最大程度上数据的准确性, 降低误码率。该设计要求波特率为38400bit/s, 即每传输一位数据的时候, 需要的时间为1/38400s, 将此时间进行16倍的分频之后, 得到的波形为每32个系统周期的时候翻转。于是设一个常数值为N=64, 当计数器counter的值为N/2-1的时候, 波形翻转。

端口定义如下:

Input clk;

Output div-baud, counter;

其中clk是系统时钟, div_baud是16倍波特率的分频, counter是内部计数器。

仿真结果如图2所示。

2.2 串口接收模块的设计

由串口发送过来的数据共有10位, 其中8位是有效数据。根据RS232异步通讯的帧格式, 在串口接收模块中采用每一帧的格式为:1位开始位+8位数据位+1位结束位。首先该模块要检测串口数据的起始位, 在检测到起始位后, 每隔一个波特率的时间对串口进行一次采样, 并存入寄存器的相应位置, 当每一帧的8位数据全部写入寄存器后, 再统一输出。

该模块的实现是通过一个较为简单实用的状态机来实现的。该模块有3个状态, 第一个为闲置状态, 第二个为开始状态, 第三个为接收状态。在时钟clock的驱动下, 对串口的起始位进行检测。在闲置状态中, 根据RS232的通信协议, 当没有数据传输的时候, 串口高电平的状态, 当输入数据变为低电平的后, 连续的采样值为0时, 则表明起始位到来。通过连续检测三个低电平状态来判断是否有起始帧, 有效的降低了系统噪声的干扰。当判断起始位到来之后, 进入开始状态, 即需要开始接受串口的数据。此后进入第三个接受状态, 控制内部计数器的递增, 并保持对rx进行采样, 将采样后的信号作为数据保存到寄存器中相应的位置。当8个有效的数据位接收之后, 将data_ready设置为高电平, 表示这一帧数据接收完成, 通知下一个模块接收数据, 并且准备接收下一帧的数据。

该模块的端口设置如下:

Input clock, rx;

Output data, data_ready;

串口接收的仿真结果如图3所示。

2.3 数据整合模块的设计

设计该模块的主要目的是为了接收从串口发进来的全部数据, 然后传给下一个模块, 这样可以在下一个模块中方便的处理全部数据。从串口输入的数据一共是3组, 每组2个数据, 每个数据是16位, 即12个8位数据。每组数据中的第一个数据代表了脉冲的周期, 第二个数据代表了脉冲的个数。从上个模块中传进来的是12个8位数据, 为了方便下一个模块直接计算串口数据, 将从上一个模块传送进来的数据放入一个寄存器中, 然后输出到下一个模块。从上一个模块传送进来的数据是12个8位数据, 将这些数据放进寄存器中, 每放一次, 计数器的值加1, 当计数器的值加到12之后, 将通知下一个接收模块接收数据。

2.4 单位换算模块的设计

该设计要求的精度为微秒级, 从串口传进来的数据要求对每微秒的脉冲进行处理, 所以, 需要将系统的时钟周期分频为微秒级, 这样, 在下一个模块中, 可以直接对微秒级的脉冲进行处理。这个模块的设计原理和串口采样时钟模块的设计思路一样, 这里设定的常数M=40, 即每四十个系统周期clk的时候翻转一次, 达到设计要求。

2.5 计算输出模块的设计

该模块的输入数据是6个16位数据, 要对这6个数据分成三组, 做同样的处理, 来输出3个通道的脉冲波形。因此在这里我们详细说明其中一组数据的处理。在做计算之前, 需要提取从数据整合模块中传进来的96个数据其中32位, 即:

其中的countx表示脉冲的周期, pulsex表示脉冲的个数。

将脉冲周期里的数据放在一个寄存器中, 然后开始将这个寄存器中的数据进行减1操作, 当寄存器为0的时候, 将波形进行翻转, 然后重新开始将寄存器中的数据减1计数, 此过程重复执行, 在每一次翻转的时候, 将存放脉冲个数的寄存器中的数据进行减1操作, 当寄存器中的数为0的时候, 波形停止翻转 (如图4) 。

3 结语

本文设计的串口数据接收模块经过仿真, 数据传输稳定可靠, 可以满足串口通信的要求, 该模块有很强的通用性和移植性。

该设计进行分模块的编程, 编程后, 将每个模块分别进行仿真, 仿真成功之后, 将各个模块连接在一起, 组成整个系统, 经实际示波器测试, 该程序运行可靠。

参考文献

[1]郭树涛, 靖永志.基于FPGA的串口通讯设计[J].北京电子科技学院学报, 2006, 14 (4) :75-78.

单通道单脉冲 篇4

片上可编程系统(System on Programmable Chip,SoPC)是Altera公司提出的一种灵活、高效的SoC解决方案,将处理器、缓存、存储器、I/O口、高速总线等系统设计需要的功能模块集成到一个FPGA器件上,构成一个可编程的片上系统[1]。采用SoPC技术可以大大提高系统运行速度,缩小尺寸,降低总体系统成本,克服多芯片集成系统设计所产生的一些困难,通过提高芯片集成的系统功能以获得更高的系统性能,减少电路板面积,降低制造成本。本文采用的方法充分利用了SoPC的特性和优势,合理地选择所需处理器和外设接口控制模块,既保证了处理速度,又最大程度地降低了系统成本。

1 工作原理

本文采用基于大规模FPGA的嵌入式系统设计,硬件上主要由控制计算机、USB接口单元、FPGA和外围接口电路等部分组成。软件上,Nios II主控制软件采用C语言设计,部分外围逻辑模块使用VHDL程序设计,该设计的模块功能划分清楚明确,并且各个功能模块之间的耦合性极小,因此模块可以实现切割测试,整个系统整合后可以达到较高的可靠性,缩短了开发周期。系统的结构框图如图1所示。

系统主控器件为一个基于FPGA的32位嵌入式CPU系统,由Altera公司的EP2C35和SRAM等芯片构成,各功能模块在它的控制下协同工作。其中嵌入式CPU是一个Nios II内核,它与外设控制接口、核外逻辑单元构成一个完整的SoPC系统,处理器根据需要添加各种嵌入式外设,可以较为容易地在硬件方面实现对系统外设的管理,控制计算机与脉冲发生器之间的数据通信则由一个USB接口单元实现。

2 系统实现

本文包括硬件电路设计、SoPC系统搭建和Nios II软件设计3个层次。

2.1 硬件实现

系统主要由EP2C35,SRAM,EPCS等芯片和相应的外围接口电路构成。

2.1.1 主机与各功能部分之间的通信

脉冲发生器由USB接口单元与主机连接,以FPGA作为控制中心,通过USB接口单元实现FPGA与计算机之间的数据通信。USB接口单元采用FT245芯片,可以实现计算机与FPGA芯片之间的并行通信,最大传输速度可达到1 Mbyte/s。

2.1.2 脉冲信号模拟模块

脉冲信号模拟部分主要产生各种特定的数字脉冲信号,包括4种脉冲波形:第1种为72位不归零码,共1路,它在中断信号和移位脉冲信号的时序控制下按位输出固定数码,可以手动设置输出,默认状态为01,23,45,67,89,AB,CD,EF,0F,其中中断信号频率为40 Hz,脉宽为7 ms,移位脉冲是周期为12μs,8位一组,每组间隔96μs的信号;第2种为特定频率的规则脉冲信号,共1路,频率为256 kHz,占空比50%,需产生的脉冲个数范围为0~216个;第3种为特定频率的不规则脉冲信号,共2路,每路均包括两通道脉冲信号,频率为500 Hz,脉冲宽度为6μs,两通道脉冲信号间时间间隔为0.5μs的整数倍,最大为1 ms,发送脉冲的个数范围为0~216个;第4种为可变频率的不规则脉冲信号,共6路,频率为1~75 kHz,平均分为6挡,脉冲宽度为2μs,发送脉冲个数范围为0~224个。可以通过计算机软件实时修改各种输出脉冲信号的路数、频率和个数。图2为脉冲信号模拟模块原理框图。

计算机软件根据设置产生相应个数和频率参数的各路脉冲信号,并通过以下步骤实现脉冲信号输出:1)通过USB接口单元向脉冲信号模拟模块发送复位指令,复位FPGA;2)计算机通过USB接口单元发送脉冲参数,FPGA接收并暂存入一数组中,经校验无误后,通过Nios II内核相应的I/O口输出脉冲参数给相应的脉冲产生模块,各数字量脉冲产生模块输出相应的脉冲信号。如果与发送的参数不一致,则需要向上位机返回重发命令请求,重新执行步骤1)~2)。

2.2 SoPC系统搭建

Nios II嵌入式内核是系统的核心模块,包括CPU核、JTAG控制接口、EPCS控制接口以及与外围模块进行数据通信的I/O控制接口,为了满足程序代码存储特性的需求,存储器采用EPCS16和SRAM芯片。图3是CPU模块的部分截图,其中包括部分芯片与FT245通信的I/O控制接口和SRAM控制接口。

2.3 Nios II主程序

系统的主程序采用C语言设计。相比VHDL语言来说,代码更优化、系统更方便维护和升级。主程序的流程是:上电后系统进行初始化,在上位机界面设置好各参数值后,参数值以数据包的形式下发至FT245,并暂时存储至FT245内部的缓存器中。程序进入等中断请求的状态,如果没有中断请求信号到来则继续等待,如果有中断请求到来则读FT245中的数据并将其存储至一数组中进行数据校验、解包,解包后的数据如正确无误则下发至CPU核各I/O端口,从而控制其相应的数字脉冲产生模块产生所需数字脉冲信号。数据分发完成后再次进入等待命令的状态,如此循环进行。流程如图4所示。

3 上位机控制软件

上位机软件是数字信号发生器的主控软件及数据处理软件。该软件主要实现地面计算机与信号发生器之间的通信、数据传输、实时显示、接口检测、信号发生器工作状态检测及数据处理等功能,是实现人机对话的中间媒介。本软件采用VB进行设计,可以在Windows 7/XP操作系统上运行。图5是上位机软件的功能模块图。

4 系统测试结果

本系统经过实际测试后,各项功能指标均满足任务要求。图6为脉冲信号模拟模块产生的1路特定频率规则脉冲信号,其中上位机软件中的个数设置为8个。图7为可变频率不规则脉冲信号,其中个数设置为5个,频率为1 kHz。图8为特定频率不规则脉冲信号,两脉冲信号的时间间隔设置为1.5μs,个数为2个。图9为不归零码测试波形,其中CH1为中断信号,CH2为移位脉冲信号,CH3不归零码信号。

经过测试和试验,完全满足各项指标要求。各脉冲信号精度要求以及达标情况见表1。

5 小结

本系统采用SoPC技术,利用Nios II嵌入式软核CPU软硬件系统可编程及可在线调试的优点,将所需模块控制接口集成至Nios II处理器系统中。根据上位机下发的不同命令来产生不同频率和个数的数字脉冲信号,通过示波器观察所产生的各种脉冲信号,满足了系统设计要求,实现了可选通道、可变频率和个数可控数字脉冲信号的产生。

摘要：介绍了一种采用SoPC技术实现多通道数字信号发生器的方法,系统由FPGA及相应接口电路组成,将Nios Ⅱ嵌入式软核CPU集成到FPGA中,构成片上系统(SoC),可以产生多种特定的数字脉冲信号,能够通过上位机软件控制实现不同通道、个数和频率脉冲信号的输出。经验证,介绍的方案稳定精确,能够提供通道、频率和个数可控的数字脉冲信号。

关键词：多通道,片上可编程系统,现场可编程门阵列,Nios Ⅱ

参考文献

[1]SOPC(片上可编程系统)灵活、高效的解决之道[EB/OL].[2010-08-06].http://www.dianzi9.cn/SOPC/200808/12-6483.html.

[2]倪亮,吴丽敏,赵鹏飞.基于SOPC基本信号产生器的设计与实现[J].电子科技,2011,24(1):89-92.

[3]周立功.SOPC嵌入式系统基础教程[M].北京:北京航天航空大学出版社,2006.

单通道单脉冲 篇5

目前, 随着电子技术的飞速发展, 数字系统规模越来越大, 传统的电路设计已难以适应复杂电子系统的设计要求。从而使得电子设计自动化 (EDA) 技术迅速发展, 成为硬件电子电路设计领域中的主要设计手段。而VHDL语言则是EDA的关键技术之一, 他采用了自顶向下的设计方法, 即在整个设计流程中各设计环节逐步求精的过程。脉冲计数器广泛应用于各个领域。本课题所设计的多通道脉冲计数器是应用于计算陀螺仪的输出脉冲个数。多通道脉冲计数器读取陀螺仪输出的脉冲, 从而得到物体在空间坐标X, Y, Z正负轴对应的脉冲数, 因此要求设计六通道的16位的二进制计数器[1]。本文设计的多通道脉冲计数器就是采用CPLD芯片和VHDL语言设计的六通道十六位二进制计数器, 每隔4ms通过单片机将计数结果传给上位机。采用Altera公司的EPF10K 10LC 84型号的芯片, 实现了对多路脉冲进行计数。具有体积小、速度快、可靠性高、低功耗、开发周期短的特点[2]。

1系统的组成和工作原理

利用Max+plusII软件、可编程逻辑器件CPLD及VHDL语言编辑16位二进制计数器和锁存器, 16位二进制计数器的输出送给锁存器, 锁存器的输出通过单片机传输到上位机上显示。

系统的组成框图如图1所示。

2 CPLD功能模块的设计

本设计的CPLD功能模块包括16位二进制计数器、16位的锁存器、分频器三部分, 其中计数器和分频器模块用VHDL语言来设计, 锁存器模块用图形编辑来实现。分频器的输出接锁存器的使能端, 用于产生锁存信号[3]。

2.1 计数器模块的设计

本模块用VHDL语言编程, 部分程序如下所示:

生成的原理图如图2所示。

clk为所要测的输入脉冲, rst为复位端, 高电平有效, 当rst为低电平时, 计数器计数, 高电平时计数器清零。

2.2 锁存器模块的设计

用MAX+PLUSII软件可以混合输入的优点, 采用图形来设计锁存器模块, 这里用两个8位的锁存器74374来组合成一个16位的锁存器, 其原理图如图3所示。

2.3 分频器模块的设计

锁存器的锁存信号为4 ms, 由8.192 M的晶振通过32 768分频产生, 分频器模块的设计采用VHDL语言来实现, 部分程序如下所示。

生成的图形文件如图4所示。

2.4 顶层模块的设计

每一路的计数器模块、锁存器模块以及分频模块通过图形连接综合在一起即可构成完整满足要求的单通道16位二进制计数器[4], 其综合连接如图5所示。

clk4ms为锁存信号, 每4毫秒来一次, 用来锁存计数器的输出, cnt0, cnt1…cnt15分别为十六位二进制计数器输出的十六位, enl与enh分别为两个74374锁存器的使能端, 用来进行片选, 低电平有效。

将6个这样相同的计数器装配起来, 就组成了6通道的计数器组。对计数器与锁存器进行综合, 生成的图形文件如图6所示。

RST为脉冲计数器的复位端, 高电平清零复位, 低电平时计数器处于计数状态, clk1、clk2、clk3、clk4、clk5、clk6、为六个通道的脉冲输入, y0、y1、y2…y11分别接CPLD的外部译码电路, 用于对每一个74374锁存器进行片选, 从而实现单片机对每个锁存器的读取, clk4为锁存信号, 由8.192 M晶振经过32768分频产生[5]。

3 功能仿真与测试

系统的仿真结果如图7所示

Rst为低电平时, 计数器计数, 为高电平时, 计数器清零, 计数时当y0为低电平, y1、y2…y11为高电平时, 脉冲计数器的输出为第一个通道计数器的低8位, y1为低电平, y0、y2…y11为高电平时脉冲计数器的输出为第一个通道计数器的高8位, clk4有脉冲信号输入时, 才有输出。经过对仿真输出的分析, 可以验证所设计的多通道脉冲计数器是正确的。

4 单片机与CPLD的接口电路设计

采用AT89C51单片机来作为处理控制单元, AT89C51是一个低电压, 高性能CMOS 8位单片机, 片内含4k bytes的可反复擦写的Flash只读程序存储器和128 bytes的随机存取数据存储器 (RAM) , 器件采用ATMEL公司的高密度、非易失性存储技术生产, 兼容标准MCS-51指令系统, 片内置通用8位中央处理器和Flash存储单元, 内置功能强大的微型计算机的AT89C51提供了高性价比的解决方案。

本系统中, 由于需要串口通信, 所以单片机采用11.092 M晶振作为外部时钟源, 单片机的复位采用上电复位和按键复位两种复位方式CPLD采用Altera公司的EPF10K10LC84-4芯片[6]。

单片机通过P0口读取CPLD输出的8位二进制数据, P0口经过锁存器以及P2口通过译码器对CPLD内部的锁存器进行片选。

单片机读信号接译码器的使能端G1, 低电平有效, P2.7经过非门接译码器的使能端G2, P2.7作为计数器的最高位地址位, 高电平有效, 译码器的输出y0、y1、y2、y3…y11分别接计数器的片选端, 通过译码连接, 来确定每个计数锁存储器的地址, 从而实现单片机读取数据。其原理图如图8所示, 通过确定每个锁存器的地址, 就可以通过单片机程序设计读取CPLD的输出数据。

5 单片机读取CPLD的程序设计

单片机读取CPLD的输出数据时, 先读第一个锁存器低八位的输出数据, 并发送给上位机, 然后读取高八位的数据发送给上位机, 接着读取第二个锁存器低八位的输出数据, 并发送给上位机, 然后读取高八位的数据发送给上位机, 依次读取并发送六路的输出值, 最后在上位机上分别将每一路的高低八位数据值组合中一起就能实现将六通道计数器的值同时显示出来。单片机读取CPLD输出数据的软件流程图如图9所示。

6 结束语

选用了Altera公司的EPF10K10LC84-4, 实现了对多路脉冲信号的计数。硬件电路简单、体积小, 所有计数电路都集成在了一块芯片上, 性能稳定。无论是作为独立的脉冲计数器, 还是设计成其他仪器仪表的辅助部分, 都有广泛的应用。单片机选去通用的AT89C51作为数据处理, 成本低, 性能稳定。

参考文献

[1]边计年, 薛宏熙.数字逻辑与VHDL设计.北京:清华大学出版社, 2005

[2]王道宪.CPLD/FPGA可编程逻辑器件应用与开发.北京:国防工业出版社, 2003

[3]刘绍汉, 林灶生.VHDL芯片设计.北京:清华大学出版社, 2004

[4]李广弟, 朱月秀, 王秀山-单片机基础-北京:北京航空航天大学出版社, 2005

[5]Zwolinski M.Digital system design with VHDL.北京:电子工业出版社大学出版社, 2006

单脉冲二次雷达相位修正 篇6

随着2007年11月22日我国高空开始实施缩小垂直间隔 (RVSM) , 对二次雷达获取目标信息的准确性要求越来越高, 而对单脉冲二次雷达性能起决定性影响的是和、差接收通道的相位一致性, 下面以我国空管目前主用的3种型号的MSSR为例, 对其和、差接收通道相位一致性的测量、修正方法进行初步探讨。

1 单脉冲原理

单脉冲二次雷达具有和、控制收发通道以及差接收通道, 能够从应答机的一个应答信号中获取精确的目标方位信息。差通道的接收信号由天线左右两边分别接收到的信号经过相减得到, 通过比较和与差的信号幅度可得知目标在天线轴向前方或后方, 得到的和差比 (SDR) 用于查表以提供偏离天线瞄准轴的角度 (OBA) , 通过提供轴向方位的OBA值, 就可得到一精确的目标方位, 理论上只需一个脉冲就可计算出目标的方位即单脉冲, 实际上需要一定数量的应答以确保送出的目标信息的可靠性。

图2是单脉冲二次雷达接收通路的简单框图, 和、差相位一致性问题主要在天线输出至接收机鉴相器之间的接收通路中, 其中主要包括了同轴电缆、旋转铰链、接收机模块等部件, 这些部件都可能对和、差相位的一致性造成影响。

2 Raytheon MK2

Raytheon MK2单脉冲二次雷达的和、差通道相位一致性问题主要受几个方面的影响:同轴电缆、旋转铰链、接收机模块。下面对3个影响要素进行分析并给出相位测量、修正的方法。

2.1 同轴电缆

二次雷达站大多建在山上, 室外同轴电缆架一般不做封闭处理, 大多直接架设在室外, 在长期的山区昼夜温差、冬寒夏暖的温度变化条件下, 同轴电缆会产生一定的热胀冷缩, 加上电缆架设时的机械拉伸、弯曲、挤压等因素, 这些都会引起同轴电缆的物理长度发生变化, 从而改变了同轴电缆的相位长度。如果和、差通道的相位差较大, 超过Raytheon MK2单脉冲二次雷达规定的±7°, 使雷达出现和、差通道相位的一致性问题, 对MSSR的录取性能有较大的影响, 必须进行人工相位修正。这种变化是缓慢的、渐变的, 不用专门仪器仪表检查无法发现, 通常是在对雷达进行巡检、大修时才对和、差同轴电缆的相位长度进行测量。

2.2 旋转铰链

由于每个旋转铰链之间相应通道的连接馈线长度无法精确一致, 这就使得在更换了不同的旋转铰链后, 射频信号的传输长度也会有所不同, 因此一般在更换铰链后必须对单脉冲二次雷达的通道相位长度进行准确的测量, 超出系统允许范围则必须做人工相位修正。

2.3 接收机

MK2雷达通过在接收机接口模块的相位检测器中相位修正板引入了相位修正功能。当目标信号在靠近轴向 (boresight) 时, 和、差信号的差别将会很大, 由单脉冲原理可知, 此时差信号很弱, 则必需通过对数放大器的多段放大, 信号强度才能达到器件能够处理的强度, 因此所通过路径比和通道长很多, 从而加大了差通道的相位延迟, 所以必须进行相位的修正。

2.4 传输通道相位测量

对三组测量值解三元一次方程, 即可得出相应的通道相位值;也可以使用网络分析仪的S11或S22模式来直接对每个通道进行相位测量, 可以直接得出通道的相位值, 但此方法在通道中间可能存在开路 (如因旋转铰链过度磨损导致中间开路) 的情况下测量值不准确, 通过比较即可得出三通道间的相位差。参考MK2单脉冲二次雷达安装手册规范, 如若通道相位差别超过±7°, 则需人工裁剪同轴电缆来修正相位差。

2.5 同轴电缆相位修正

MK2单脉冲二次雷达每个通道的传输同轴电缆通常由一段长距离、大尺寸的主电缆及若干段短距离、小尺寸的连接电缆组成。图四是传输的同轴电缆的示意图, 同轴电缆通常由铜芯、物理发泡泡沫、外导体铜带、外绝缘保护层组成, 此类同轴电缆所配的N型接头都需要依赖于外导体铜带冲槽所形成的波浪形螺纹来紧固其接头, 这就决定了其所能修正的相位误差的精度取决于外导体铜带的波浪螺纹的间隔长度。二次雷达接收频率f为1090MHz, 射频信号传播速度c为300, 000, 000m/s, 由公式λ=c/f可知, 信号的波长λ=275mm, 以1/2英寸的同轴电缆为例, 波浪螺纹的间隔大约是5mm, 则螺纹间的相位长度为7°左右, 所以人工相位修正的精度即为7°。通过人工修正三个通道之间的相位差, 使之误差在7°以内, 小于7°的相位差别在同轴电缆上做修正较为困难。

3 Thales RSM970S

Thales RSM970S单脉冲二次雷达从天线输出端到双通道射频切换开关处的相位问题与MK2雷达基本一样, 都是通过同轴电缆的裁剪来做和、差相位粗调, 不同的是在差通道射频切换开关之前接入了一个270°的移相器 (如图六右侧所示) , 来修正此部分由于同轴电缆长度的差别引起的和、差相位差别, 此移相器的相位修正精度比裁剪同轴电缆的精度高很多。同样可用上述方法通过外接网络分析仪来准确测量和、差、控制通道之间的相位差。

而通道射频切换开关之后的和、差相位修正主要是靠在差通道射频切换开关与接收环路器之间接入固定角度的移相器 (2°~5°) , 如图五所示, 来修正由于和、差通道接收机工艺精度引起的相位差别。

RSM970S雷达通过IRIS-LDS软件上选中一个目标, 打开此目标的OBA窗口图, 如图六所示, 通过观察OBA图曲线的直线性、位置、斜率来判断系统的和、差相位一致性, 若所有目标的OBA图曲线都比较差, 则需要人工来调整差通道中的移相器相位;若双通道目标的OBA图曲线都存在问题, 则调整270°移相器来修正;若单一通道的问题则可更换不同度数的2°~5°移相器来修正。

4 Alenia SIR-M

Alenia SIR-M单脉冲二次雷达和、差通道的相位一致性由两部分组成, 一部分是从天线输出端到各自通道的限幅耦合 (LIC) 模块输入端;另一部分是限幅耦合模块到鉴相 (PHADE) 模块。

4.1 和、差相位粗调

由于和、控制通道的收发环路器的方向性问题, 使得无法直接用外接网络分析仪的方法来测量, 只能分两段来测量。射频切换开关到天线段与MK2雷达中使用的网络分析仪测量方法相同, 而射频切换开关到限幅模块段则必须用S21或S12模式, 使网络分析仪的发射端接机柜顶切换开关处, 接收端接输入到限幅耦合模块前的同轴电缆, 分别切换不同的通道即可得到两个通道的值;再将得出各段的相位值各自相加即能得出每个通道的准确相位值, 通过接入不同相位长度的移相线后, 来实现此部分和、差通道相位的一致。

4.2 和、差相位微调

LIC至PHADE部分的和、差相位一致性靠系统内建的测试信号进行人工调整来保障。图七是SIR-M雷达和、差通道接收机相位处理的简单框图, 信号产生模块产生的内部测试脉冲信号从限幅耦合模块分别注入和、差接收通道, 经过射频放大、预中频混频、相幅均衡 (APACOR) 、对数中放的一系列信号处理后送到PHADE, 用于产生指示目标偏离天线中心线左或右的符号信息SIGN (J7口) , 送到控制录取器。PHADE模块的J1口是用于系统调试的测试口, 用测试电缆加75欧中止器连接J1口与示波器, 可以观察和、差通道的相位匹配情况。相位一致时J1口输出波形如图九 (c) 所示, 测试脉冲信号的顶部与0V基准相切, 如果和、差通道相位不一致, 则测试脉冲信号顶部高于或低于0V基准, 如图九 (a) 、 (b) 所示, 相位差的特征值是8mV/度。系统自带的手动相位修正功能是在相幅均衡模块中, 和、差通道分别带有一个0°~90°的移相器, 一般在模块相位变动不大的情况下均可通过此两移相器修正使和、差相位一致。

4.3 调整的新方法

SIR-M雷达在平常工作中, 其接收机模拟部分模块故障率比较高, 这些模块在维修过程中, 更换了晶体管、电阻、电容、电感等元器件, 可能会改变模块在接收通道中原有的相位长度。若模块维修更换的器件较多, 或更换较多模块, 可能调整双通道的移相器仍无法将此部分的和、差相位修正到一致, 遇此情况, 可在对数中放输出口 (J4) 至PHADE输入口之间加入移相线, 根据相位的差异大小接入不同度数的移相线, 然后再调整相幅均衡模块的移相器, 通过多次组合调整使和、差相位一致。

用此相位调整方法可以解决国产、进口对数中放模块同时混用的问题, 使之和、差通道相位一致, 同时又能保证SIR-M二次雷达的正常运转。

5 结论

3个不同型号的单脉冲二次雷达的相位修正方法各有差异, 但也存在一定的相通之处。Alenia SIR-M雷达的相位修正方法则比较多, 通过加入不同长度的移相线的粗调、在APACOR模块上细调及外接输入测试脉冲配合移相线、APACOR模块来进行整个雷达和、差通路的统调, 需要用户做相位修正的时候比较多, 方法也较复杂;用户可以通过PHADE模块的告警灯状态、外接示波器观察测试脉冲的位置或在本地目标显示终端来判断雷达目标的相位一致性, 对存在雷达目标相位一致性问题时能够比较准确判断出故障的原因所在。

摘要：本文介绍了单脉冲二次雷达的单脉冲工作原理, 对空管目前主用的三种单脉冲二次雷达的和、差通道相位的测量、修正的方法进行阐述, 并结合实践, 提出了一些新的相位修正方法。

关键词：雷达,相位,修正

参考文献

[1]二次雷达设备.苏志刚编.

[2]Raytheon MK2 Technical Manual.

[3]Thales RSM970S Technical Manual.

一种单脉冲测量雷达测速新方法 篇7

单脉冲测量雷达主要用于对卫星、飞船、导弹的精密跟踪和轨道测量, 要求具有较高的测量精度和实时性。随着雷达技术的发展, 单脉冲测量雷达的频谱纯度和相参性技术已有了很大提高, 目前新单脉冲测量雷达均采用全数字多普勒测速技术, 该测速技术是一种闭环测速法, 采用窄带跟踪滤波器和二阶环路实现测速跟踪[1,2,3,4]。

目前单脉冲闭环测速方法具有较高的跟踪精度和实时性, 但是随着火箭、导弹技术的不断发展, 环境已经发生了显著变化, 现有的测速方法不能很好地适应新情况, 导致测速效果变差, 主要如下:

(1) 火箭或导弹在级间分离、助推推进器脱落等特征点上目标出现短暂震动, 导致应答机信号频谱出现散谱现象, 测速鉴频环节出现错误, 会出现跳谱线甚至失锁现象;

(2) 因雷达系统原因, 诸如应答机误触发、应答机信号遮挡等导致应答机信号出现野值点, 会出现鉴频错误而导致测速精度变差。

上述不利因素在整个雷达工作期间均有可能出现, 影响了测速性能。针对上述问题, 本文提出了一种测速新方法, 通过加长积累时间来提高测速信噪比, 并通过多项式相位信号参数估计法来估计和补偿运动目标的加速度和加加速度, 获得更精确的频率, 从而提高测速精度, 同时对回波频谱进行异常检测, 对异常时刻进行速度外推, 从而使测速具有更好的稳健性。

1 常规单脉冲测速方法

常规单脉冲测速是全数字闭环测速系统, 实际上就是一个频率测量系统。首先, 将输入的基带信号正交数字量I (n) , Q (n) 和反馈的基带相参正交数字量进行数字混频, 求得差频正交数值εI (n) 和εQ (n) ;接着, 对εI (n) 和εQ (n) 进行幅度归一化;其次, 进行数字鉴频处理, 得到频率误差数据;然后这一频率误差数据经α-β滤波器平滑后, 即产生了目标的径向速度与加速度值;最后, 预测的径向速度换算成多普勒频率预测值Fp, 送至相位累加器, 再通过查表得到反馈的基带相参正交数字量cos (ωpn) 和sin (ωpn) , 与输入的基带信号正交数字量I (n) , Q (n) 进行数字混频, 再经过2点MTI或4点FFT的方法进行数字鉴频获得差频信号频率, 从而完成频率的闭环跟踪。由于受雷达脉冲重复频率的限制, 测速回路测出的目标径向速度可能出现模糊, 需要利用测距机测得的目标距离数据R和测速机测得的模糊速度进行相关运算后, 消除速度模糊。消除速度模糊常采用不变量嵌入算法。消除速度模糊后, 得到一个实时的、精确的、无模糊的目标径向速度[1,4,5]。测速的工作原理框图如图1所示。

数字鉴频器是脉冲多普勒测量雷达全数字闭环测速系统的一个关键功能部件, 其鉴频性能的好坏直接影响到测速回路的跟踪性能。要使测速回路能快速捕获目标, 就要求数字鉴频器的带宽足够大。当数字鉴频器的带宽达到脉冲重复频率 (PRF) 时, 就能保证只要任一信号细谱线进入鉴频带宽范围内, 测速回路就能快速地捕获跟踪到目标。全数字闭环测速系通常采用基于4点FFT的数字鉴频器。数字鉴频器的原理框图如图2所示。

在图2中, U (n) 为数字混频后的差频基带复数信号, 并经过了幅度归一化处理, U (n) 在上下两支路分别乘上移相因子 , 采用布莱克曼哈里斯加权函数, 加权后做FFT运算, 取零号滤波器的值求模, 上下两路的模值相减, 求得数字鉴频器的输出D。当PRF=300 Hz时, 取ω0=2πf0, f0=75 Hz进行基于4点FFT数字鉴频器的仿真, 可得到如图3所示的数字鉴频器幅频特性曲线。

2 新测速方法

2.1 基于长时间相参积累技术

针对常规测速方法中最多4点数字鉴频器的估计频率误差的方法, 通过加长测速积累时间至8点、16点或32点的长时间相参积累技术, 来提高积累时间和回波信号信噪比, 从而提高测速精度。由于通常目标在测量过程中存在机动, 且积累时间变长后, 需要对回波进行加速度和加加速度补偿, 通过对回波信号利用多项式相位信号参数估计法获得加速度和加加速度信息, 完成回波信号相位补偿, 从而实现回波相参积累, 并测量出目标的速度、加速度等参数。长时间相参积累测速方法流程如图4所示。基于长时间积累的测速方法相对于现有使用的方法且有以下优点:

(1) 加长了积累时间, 提高了速度分辨率;

(2) 提高积累后信噪比;

(3) 对由于奇异值 (野值) 更加鲁棒。

2.2 多项式相位信号参数估计法

自然界中的许多信号以及许多工程应用, 如通信、雷达、声纳等领域中所遇到的信号, 其信号相位都是时间t的连续函数[6,7]。根据Stone-Weierstrass理论, 在有限观测时间内, 任何时间t的连续函数均可用t的高阶多项式一致逼近, 故此类信号的相位常被表示成时间t的高阶多项式形式, 此类信号亦被称为多项式相位信号 (Polynomial Phase Signals, PPS) 。高阶模糊函数法 (High-order Ambiguity Function, HAF) 由于计算量小, 成为估计PPS参量的主要次优方法[8,9,10]。M阶恒定幅度PPS信号的参数模型可以描述为:

式中:A为多项式相位信号的幅度;Δ为采样间隔。对式 (1) 的信号形式, M阶PPS信号的高阶瞬态距可以定义为:

式中τ为延迟, 其中:

根据上述定义, 对于单分量M阶的振幅恒定多项式相位信号, 如式 (1) 所示, 通过计算Pm可知, M阶高阶模糊函数在 处呈现峰值, 其中 , 从而可从Pm的峰值位置估计出最高M阶多项式相位系数bM̂:

估计出M阶的系数 之后, 通过计算 就可以将x (n) 降阶为M-1阶, 这样使用同样方法就可以以此解出bM-1, ⋯, b2。在本测速方法中通过M取3, 可以分别估计出加速度、加加速度。

2.3 散谱现象的检测和处理

目标短时间运动一般可用加加速模型来描述:

对应的回波信号为:

则匀速、匀加速和匀加加速运动目标回波的典型频谱和时频分析图如图5和图6所示。

从图5中可以看出:

(1) 匀速运动只有一根主谱线;

(2) 匀加速运动各个谱线都有, 且谱幅度相等;

(3) 匀加加速运动各个谱线都有, 且谱幅度参差不齐。

从时频分析图6中可以看出:

(1) 匀速运动随时间变化是根平线;

(2) 匀加速运动随时间变化是根斜线, 斜率不变;

(3) 匀加加速运动随时间变化是根抛物线。

图7给出了某雷达跟踪目标时特定时间段的时频分析图, 从图中可以直观地看出:目标经历了“匀加速运动”、“特征点动作散谱”、“匀加加速运动”、“特征点动作散谱”和“匀加速运动”的过程。

通过对回波信号进行频率分析, 对信号频谱的信噪比设置一门限。若信噪比不超过门限, 则认为频谱异常, 这时使用记忆外推完成速度加速度处理。

2.4 新测速方法处理流程

新测速方法处理流程如下:

(1) 通过测距回路的速度信息拟合出参考速度和加速度。

(2) 若为首次进入测速, 则使用步骤 (1) 中获得的参考速度和加速度补偿当前回波I, Q否则使用上次预测的参考速度和加速度进行补偿。

(3) 通过对多个脉冲的回波进行FFT, 求出剩余频率, 并计算信噪比。

(4) 若步骤 (3) 中信噪比低于门限则使用记忆的速度和加速度信息, 信噪比高于门限则测量出回波的速度和加速度信息。

(5) 把获得的速度信息和测距回路进行比较, 若偏离一根谱线宽度, 则使用测距速度进行再次拟合速度和加速度信息;否则预测下一个脉冲的速度和加速度信息。

新方法处理流程如图8所示。

3 仿真分析

针对某测控雷达跟踪目标所记录的回波数据, 使用新测速方法进行仿真分析, 并和常规测速方法进行比较, 仿真结果如图9~图12所示。

其中, 图9 (a) 为在该观测时间内目标回波时频图, 可以看出在某些时刻, 出现了频谱异常;图9 (b) 为新测速方法, 和雷达常规测速结果进行比较, 从图中能看出在频谱异常处, 常规测速出现较大起伏, 而新测速方法较为平稳;细节部分能从图10和图11看出来;图12为回波信号频谱平稳时间段内, 新测速方法和常规测速比较, 从图中能看出新测速方法测速随机差优于常规测速。

4 结论

通过对雷达实测数据进行新测速方法仿真, 并和常规测速结果进行比较, 使用新的测速方法, 通过加长积累时间, 提高了测速的信噪比, 并使用HAF方法估计出目标的加速度和加加速度信息, 补偿到回波信息中, 就能够获得更精确的频率信息, 从而提高了雷达测速精度, 同时完善频谱异常检测方式, 使得单脉冲测速方法具有更好的稳健性。

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