FPGA技术教学改革

2024-12-30

FPGA技术教学改革（精选7篇）

FPGA技术教学改革篇1

FPGA(Field Programmable Gate Array)即现场可编程门阵列,是1985年美国Xilinx公司率先推出的一种新型的可编程逻辑器件,其规模大、集成高、灵活性强,实现逻辑功能广。这为集成电路设计迈上了一个新的台阶,既克服了原有可编程器件门电路只能实现小规模电路,又解决了专用集成电路设计流程中需要反复验证反复调整设计的不足,可以作为专用集成电路设计的原型验证,及早发现错误及早更改,避免重复工作。随着FPGA技术的快速发展,新型号的产品层出不穷,其在通信、数据处理、网络、工业控制、军事和航空航天等领域得到广泛应用。FPGA技术已经成为从事集成电路设计工程师必须掌握的技术之一。目前,基于FPGA技术的集成电路设计已被许多高校集成电路专业作为主要的授课及实践课程。

近年来,社会对熟练掌握FPGA技术的高素质高校毕业生的需求逐年增加。国内外知名企业每年都会到高校高薪招聘FPGA验证工程师、FPGA数字设计工程师和SOPC设计工程师。为满足社会需求,各高校相关专业开设了包含FPGA技术内容的课程,如黑龙江大学集成电路与集成系统专业,从2011年开始开设了“FPGA原理与应用”“硬件描述语言”和“SOPC设计技术”等相关课程。但是,由于学生基础课程掌握不牢,同时受实验条件及师资的限制,一些高校在FPGA相关课程教学中偏重讲授硬件描述语言,而在FPGA应用方面涉及得很少,直接导致学生的实践技能较差,就业时难以满足企业需求。面临就业压力,为了提高自身竞争力,一部分学生花费金钱和时间自费到社会培训机构进行FPGA技术方面的学习。因此,开展FPGA技术相关课程教学改革研究具有重要的现实意义。

项目组成员针对FPGA技术在集成电路设计领域中的应用进行了详细的调查与分析,得出了可靠的调研结果,提出了初步的课程设置整合方案,重新设计教学内容,修改部分实践教学内容,制定了FPGA技术的应用技能评价标准。

本学期对FPGA相关的课程体系进行改革,主要包括“FPGA原理与应用”“硬件描述语言”“SOPC设计技术”“数字集成电路设计”这四门课程,通过设置教学试点,取得了一定的成效。

一、基于FPGA技术的课程教学改革目标

针对课堂教学的局限性,鼓励学生养成课外积极收集相关专业知识的主动自学能力;鼓励学生积极参加各种设计竞赛,将所学知识灵活应用于实践,并使学生逐渐形成创新性思维,具有较高的工程素质和实践能力。

二、基于FPGA技术的课程教学改革策略

1.明确教学目标,即通过对集成电路相关企业进行调研,了解企业对集成电路专业学生在FPGA技术方面所需的应用技能,进一步明确FPGA技术的教学目标。往往每个企业的研究方向不同,所用的开发环境、仿真工具都各不相同。为了满足学生就业需求,教学目标应该重基础、求延伸。在基础扎实的基础上,在应用方向上寻求延伸,使学生多接触各种常用的典型开发环境。

2.整合与FPGA技术相关的课程,设计教学内容。由于几门相关的课程由不同的教师在不同学期授课,同时存在着有些知识点重复讲授,而有些重要知识点又在课程中没有涉及到的现象。再加上对于硬件描述语言的学习仅仅通过课堂教学是远远不够的,应该边学边练。根据专业特色、企业需求及修订后的教学目标,对原FPGA技术相关的多门课程的教学内容进行深入分析,依据教学内容的关联程度,制定课程整合方案,调整教学计划, 合理安排授课内容,做好衔接,充分利用教学资源。主要包括“硬件描述语言”增设相应实验课(modelsim仿真); 原“数字集成电路设计”的实验内容改为quartus ii开发工具综合项目设计实验;“FPGA原理与应用”除了介绍原理应用方面外,另增设针对FPGA实验箱的实验项目 (Xilinx的ise开发工具);“SOPC设计技术”课程中要求学生熟练掌握sopc builder和Xilinx EDK开发环境,使学生同时掌握并比较两大公司的典型开发环境,以及系统级设计方法。

3.增设“ASIC综合与时序分析”课程。现有的一部分FPGA教学实验,仅仅停留在让学生熟悉FPGA的设计流程、设计步骤,这远远不够。综合时序分析在电路设计中起着至关重要的作用,应进一步加强综合时序分析环节,数字集成电路实验不能仅停留在将RTL级代码映射为电路结构的表面工作,应深入分析电路的时序、面积及功耗,让学生具体体会各种约束在电路具体实现中的意义。因此,增设“ASIC综合与时序分析”课程,针对ASIC设计购置了Synopsys软件并建立了相应机房,使学生熟练掌握不同的设计软件,以满足设计需求。

4.调整实验计划,提高学生的动手能力。数字集成电路实验通常以Modelsim仿真为主,学生只有在最后一个综合实验中才能用到FPGA开发板,开发板利用率不高,而且学生对开发板的熟悉程度根本不够。应该增加FPGA开发实验项目,让学生熟悉开发板结构、核心器件及外设结构、连接方式,真正能熟悉开发工具,熟练掌握开发流程,鼓励学生多动手、多实践,真正做到活学活用。

5.加强师资队伍建设。由于行业技术更新快,新技术、新工具层出不穷,而学校又存在讲授知识老旧,教师技术参差不齐等诸多问题。因此必须加强师资队伍建设,进行定期技术培训,及时更新知识结构。通过定期培训,可以为课程中实验授课做较好的技术支持。同时支持教师参加培训,使一线教师能有机会直接与各地从事集成电路数字设计的一线工程师(包括清华微电子所、中芯国际、华纳电子、大唐微电子等知名单位的一线工程师)进行交流。及时了解行业新动态、新趋势、新技术以及主流工具,更好地将最新的知识及相关信息传授给学生,紧跟时代步伐。

6.变革教学方法。传统的教学方法强调以课堂为中心、以教师为中心、以教材为中心,主要以讲授为主,而忽视学生的积极性、主动性及创造性的发挥,这将影响FPGA技术的教学效果。而且这种方式过于枯燥,对FPGA技术教学远远不足。在FPGA技术的教学中,根据讲授的内容,采用不同的教学方法。除了课堂讲授外,在讲解具体实例时应采用演示法。FPGA技术的实践性和应用性很强,设置相关课内实验应分为基础性实验、提高性实验和综合性实验。在实践教学中要坚持“重基础与技能、求综合与创新”的改革思路,加强学生工程思维训练、调试和分析能力,提高实践教学体系的创新性、综合性。除课堂讲授外,督促学生在教师指导下自学、自讲,以讨论为主的教学方式,并根据合作程序及自愿原则进行分组。针对“集成电路设计方法”课程教学内容, 建立课外创新小组,为每个小组的阶段性成果在课堂上进行成果发布,锻炼学生的语言表达能力,建立自信心。同时,由教师引导,对创新小组遇到的问题进行课堂讨论、分析,调动每个学生的积极性,提高学生自行发现问题、分析问题及解决问题的能力,取得了很好的效果。教师通过与学生互动了解学生的兴趣、难点所在,有目的地调整教学内容,使课堂更灵活、更有效地解决学生在学习过程中的各种问题,

7.与企业合作,建立实训基地,培养学生的团队精神。有些能力较强的学生习惯于独立完成某个项目,这违背了企业需要具有团队协作精神成员的培养方针。实训基地以分组形式分配项目,对每个学生进行明确分工,让学生在每个项目中分别担任项目团队中的不同角色,承担各自的任务,以团队形式完成所分配的项目,并且每个学生在课程结业时必须完成项目团队中不同角色的任务,得到相应学分。以实际项目为基础,领着学生从立项到着手设计再到最终完成设计,让学生熟练掌握项目完成的各个过程。在进行综合项目实现的过程中, 学生能体会到课堂知识用于实践是远远不足的,这将促进学生查找相关资料进行自主学习,培养学生的自学能力、发现问题、分析问题及解决问题的能力。

8.制定FPGA应用能力评价标准。以教师通过每个学生在项目中完成任务比重、创新性思维,加上教师对学生宣讲内容及表现,以及学生互评的结果作为学生FPGA应用能力的综合评价结果。从合作意识、动手能力、沟通能力、分析解决问题的能力等方面进行综合评价。

经过教学试点评估,通过课程改革,一些参加创新项目的学生能顺利通过就业招聘单位的笔试面试考核, 就业率明显提高。进入创新小组学习的学生中有1/3能独立编写程序,1/4能独立完成小型创新设计,全部学生能够掌握FPGA设计流程。

参考文献

[1]倪晓明.FPGA课程教学的实践与探索[J].中国电力教育,2011,(35).

[2]叶波.FPGA课程教学改革探索[J].中国电力教育,2010,(24).

[3]马志强.FPGA课程教学改革研究[J].中国校外教育,2009,(S1).

[4]李立凯,杨宁.高职院校FPGA课程教学探索[J].科技信息,2014,(4).

FPGA技术教学改革篇2

《数字电子技术》课程是电子技术类专业的最重要的专业基础课之一, 教学过程中仍然以传统的项目式教学为主。以黑龙江信息技术职业学院电子工程系应用电子技术专业为例, 《数字电子技术》是应用电子技术专业的“ 四大基石”专业基础课之一, 第二学期开设共计96 学时, 其中64 学时的理论教学和32 学时实践教学。实验教学多为基于数字逻辑器件应用项目式为主的验证性实验, 同时利用创新教育实践活动组织学生自主进行数字电路的应用设计实训。这种教学模式比较普遍, 基本上能够实现基本的教学要求。但也存在一些可以继续改进和提高的方面, 主要体现在以下两点。

1.1 实践环节相对薄弱, 实践教学手段仍以传统的验证性为主, 学生学习的兴趣不足。虽然对后续的专业课有良好的支撑作用, 但积极性不高, 该课程对今后的职业方向支撑不明确, 学生也对所学知识的工程应用方向模糊。

1.2 作为专业基础课, 数字电路工程应用的系统设计思想不明显, 课程教学与实践中, 电子自动化开发与设计的平台应用较少。

2 EDA技术、FPGA技术与数字电子技术的姻缘

传统的《数字电子技术》教学以卡诺图作为数字电路系统设计的主要工具, 大致采用如图1 所示的流程进行数字逻辑系统设计教学, 实践教学通常需要搭建硬件电路, 教学效率低。随着电子技术的发展, 数字逻辑电路设计的集成度、复杂度越来越高, 传统的数字系统设计方法已然无法满足应用电路设计的需求。随着应电子技术的快速发展, 电子设计自动化 ( Electronic Design Automation, EDA) 技术的出现, 较好地解决了这一问题。

EDA技术以大规模可编程逻辑器件 ( CPLD/FPGA) 为设计载体, 以硬件描述语言 ( VHDL/Verilog/System C) 为系统逻辑描述的主要表达方式, 以电脑软件开发环境平台 ( Quartus II/ISE) 及FPGA开发工具为手段, 用软件方式描述电子系统, 通过软件平台的分析综合、编译、下载等功能, 自动完成由软件到硬件系统的逻辑编译、逻辑化简、逻辑分割、逻辑综合及优化、布局布线、逻辑仿真, 直至完成对指定目标芯片的适配编译、逻辑映射、编程下载等工作, 最终形成电子集成系统或特定用途集成电路 ( ASIC) 。

FPGA即现场可编程门阵列 ( Field-Programmable Gate Array) , 是当前用于IC设计的主流形式之一, 具有近乎完美的现场编程架构, 极具发展潜力。FPGA所能实现的数据流的高速传输性能是目前没有任何技术能够与之抗衡的, 在这个处处都追求速度的社会, FPGA技术几乎无处不在。在大规模可编程逻辑器件中, FPGA技术的优势是显而易见的, 可现场编程、可根据用户需求实现定制、可内部集成ARM实现SOC的设计、可内嵌CPU甚至是多核。随着信息产业和微电子技术的发展, 可编程逻辑嵌入式系统设计技术已经成为信息产业最热门的技术之一, 应用范围遍及航空航天、医疗、通讯、网络通讯、安防、广播、汽车电子、工业、消费类市场、测量测试等多个热门领域。

3 FPGA技术在《数字电子技术》教学中的应用

3.1 实践条件建设

黑龙江信息技术职业学院与北京至芯开源科技有限责任公司于2015 年12 月25 日建成校企联合实验室, 该实验室配有45 台崭新的电脑, 并安装了Altera厂商提供的最新版开发软件Quartus II15.0, 配备了由北京至芯开源科技有限责任公司研发设计的FPGA开发板。

3.2 《数字电子技术》教学改革

统一思想, 更新教学观念。电子工程系首先尝试将FPGA技术思想溶入到《数字电子技术》课程的教学当中, 让FPGA技术成为《数字电子技术》课程教学方向之一。在数字电子技术的教学中, 基于FPGA开发平台实现数字电路的分析、设计、实现、仿真和验证, 相对于传统的电子线路实践教学方式, 利用先进的FPGA技术显得更加便捷, 可以在有限的时间内完成更多的实验任务以及拓展实践领域, 尤其在设计时序逻辑电路时, 先进FPGA技术的仿真技术可以很方便的分析出输入到输出信号的延迟信息, 让学生对所设计电路的速度有一个直观的认识。通过FPGA仿真技术分析电路的性能, 用逆推的思路实现数字电路的优化, 切实提升学生数字逻辑系统的设计能力以及工程实践的能力。

4 课程改革永远在路上

将FPGA仿真技术引入《数字电子技术》课程的教学当中是我们要做的第一步, 接下来我们要做的是《数字电子技术》、《 FPGA技术》、《 PCB设计》、《 SMT技术》、《电子技术基础技能》等课程组成的整个课程体系的科学系统的改革, 推进各个课程之间的深度融合。以数字电子技术课程改革为突破口, 课改组的老师带领学生设计典型实用、有工程实用价值的数字电路应用系统, 采用FPGA技术实现该系统设计与电路优化, 由PCB课程组的老师带领领学生针对应用系统进行印制电路板的设计与制造, 最后由SMT技术课程组的老师带领学生完成应用系统的制作, 让学生学到的知识不再是零散的、用来应付考试的知识点, 而是对整个课程体系进行了解, 有目的有针对性地进行学习, 引导学生自主学习, 鼓励学生选择适合自己的方式进行学习, 甚至是赋予学生自主选择学习专业课程权利, 引入多种考核方式, 实行非标准答案考核, 帮助学生自主完成知识的重构, 这将极大地提高学生综合素质和职业竞争力。

参考文献

[1]秦进平.数字电子与EDA技术[M].北京:中国电力出版社, 2013:149-167.

FPGA的技术市场特点篇3

关键词：FPGA,Xilinx,Altera,Actel,Lattice,Altium,Gartner

随着FPGA硬件成本的大幅降低, 以及平台化和生态系统的逐渐完善, FPGA正在电子设计中扮演越来越重要的位置[1]。

FPGA近期市场特点

Gartner公司主要负责半导体预测和FPGA的副总裁兼首席分析师Bryan Lewis在接受《电子产品世界》编辑采访时认为, 最近FPGA市场有这样几个显著特点: (1) 2009年2和3季度, FPGA失去了在PC和移动电话市场的发展; (2) 军事和无线基站成了2009年FPGA最好的市场; (3) 2009年FPGA市场有小幅的下降 (如图1) , 但是之后会持续稳固地增长。

在中国市场, FPGA主要大量地应用于强劲增长的军事和通信市场 (图2) 。

Bryan一针见血地指出了FPGA/CPLD供应商的主要机会:低功耗FPGA—便携式消费电子中低功耗仍然是件大事;替代ASIC方面, 主要在工业和汽车领域开展;在替代MCU方面, 主要是在汽车领域展开, 价格很重要;低成本将在很长一段时间努力后实现, 但是FPGA的利润空间将是FPGA厂商关注的;Xilinx给外界的印象是在走SoC平台路线。

FPGA技术市场趋势

首先, 可编程势在必行。

FPGA已经被应用于系统的核心。无论是用于完成关键功能还是直接作为系统核心, 今天的FPGA所提供的性能、功耗和容量, 都已经达到甚至超过此前ASIC或ASSP的水平。

“FPGA平台渐成系统核心的发展趋势受到几大因素的影响, ”赛灵思 (Xilinx) 公司亚太区市场及应用总监张宇清分析道, “包括设计领域不断增长的ASIC开发成本, 对系统复杂性和高性能的要求, 不断缩短的产品生命周期和上市时间, 变化莫测的标准/协议, 以及产品平台最小化带来的成本优化, 对产品差异化设计的需求, 晶圆代工策略等。最后但同样重要的还有FPGA开发中的IP的创新。越来越多的大批量产品通过FPGA设计生产出来, 使得FPGA的概念完全跳出了以前的胶粘逻辑或原型设计应用的概念。我们相信, 除了特大批量应用 (如手机等) , FPGA已经成为大部分应用市场的最佳选择。”

摩尔定律的持续有效使芯片密度和性能持续提升, 同时也在开发和生产复杂性方面带来巨大挑战。赛灵思和业界人士普遍认为在发展传统ASIC和ASSP的同时, 下一代系统设计中将越来越多地采用FPGA。同时, 根据Gartner的预计:2008年新开工设计中, 采用FPGA的设计与采用ASIC的设计比率为25:1, 更进一步显示出在可预见的未来, 可编程成为设计的必需。

爱特公司 (Actel) 亚太区总经理赖炫州分析了ASIC/ASSP业务模式的困境:安装复杂性高、成本高;300mm晶圆厂成本飙升, 45nm工艺节点要花费40亿美元 (如图4) , 32nm工业节点花费80亿美元;全球市场不断变化, 给ASIC/ASSP模式带来压力, 每项设计成本为5000万~1亿美元, 只有少数10亿美元市场能够支持投资回报率 (ROI) ;风险投资正在缩减。

客户多样化

2000年以前, FPGA/PLD公司非常看重高增长的通信市场。2000年后的网络泡沫破灭后, FPGA开始转向了工业和消费市场。据赛灵思张宇清介绍, 该公司正努力实现客户基础多样化, 现在通信行业占营业收入的比例不到其50%, 另一半则分布于更广泛的终端市场上。目前, 在通信市场之外, 赛灵思面向的具体产品线包括汽车、消费电子、ISM (工业、科学及医疗设备) 、航空和国防等应用领域。其中汽车领域包括驾驶辅助、车载信息和信息娱乐应用, 消费电子领域包括数字显示器、数码摄像机和机顶盒, ISM领域包括工业成像 (含监控) 、工业指令与控制 (机器视觉、电机/运动控制) 和医学, 航空和国防领域包括航空电子、飞机、雷达、声纳和指令、控制、通信、计算机、智能、监控以及侦察系统等领域。

平台化战略

张宇清认为, 要满足对可编程能力迫在眉睫的需求, 以及市场更加分散, 需要从两方面做工作:首先是通过可编程硬件创新在FPGA关键性能指标的每个方面 (价格、功率、性能、密度、功能以及可编程能力) 提供业界领先的价值;其次是为电子系统设计人员提供所需要的工具、设计方法和IP, 从而使FPGA能真正帮助他们实现产品快速上市和提供灵活性这些承诺。

为了帮助客户更多地采用FPGA, FPGA供应商提供一个全面的设计环境至关重要, 因此赛灵思2009年提出了TDP (目标设计平台) 概念—80%的工作留给Xilinx及第三方合作伙伴完成, 客户只需做20%的自主创新工作, 这样不仅使产品实现了创新, 同时加速了产品推向市场。

独立的第三方FPGA工具供应商也同样认为FPGA正在向平台化转变。“设计人员思考和实现FPGA器件的方式的重大转变是:除了将FPGA视为电子硬件的固定部分的方便容器, 设计人员现在还可以将FPGA用作其设计的灵活核心, ”Altium公司亚太区技术支持与应用总监David Read说, “通过运用FPGA可编程能力, 整个SoC系统 (包括微处理器、内存及外设器件) 可以得到快速开发和上市。这意味着有更多的设计师能够将更多精力用在有助于实现产品差异化的方面, 以及处于产品核心的智能性。”

但是, 从FPGA使用者角度考虑, FPGA方案设计完成后, 由于FPGA供货问题, 有时不能立即拿到某些FPGA批量产品;或者发现另外一家FPGA企业的产品价格更低或性能更合适, 但想转换到另外一家企业的产品就有困难, 通常从FPGA硬件到开发板、软件环境都要全面更换。为了解决这个问题, 不供应FPGA芯片的独立的第三方开发板供应商的优势就显现了, 例如Altium Nano Board 2系列开发板及Altium Designer设计工具, 可使工程师快速开发和PCB布线, 自由地采购FPGA厂家的芯片。

但是, NanoBoard 2的成本又上去了, 需要上万元人民币。因此, Altium NanoBoard 3000应运而生, 其特点尽管又是针对某公司某款FPGA, 但是价格只有4000元人民币以下。另一个突出特点是设计人员可在事前不具备任何FPGA专业技术的情况下, 在FPGA内部构建基于“软”处理器的优异系统。

David总结道, 设计师们正在寻找新的方法来减少FPGA开发方案固有的复杂性以及对专业技能的要求。目前的发展方向是高层FPGA开发系统, 该系统避免了使用难懂的HDL的需要, 并减少了对有关底层元器件架构的知识要求。该方案也使FPGA设计向许多新的主流设计师打开了大门, 包括传统的硬件工程师、软件开发人员以及新一代系统设计师。

高、中密度FPGA值得关注

“FPGA正不断追求生产更大、更快 (因此要求功率更高) , ”Lattice (莱迪斯) 半导体公司副总裁Douglas Hunter认为FPGA高密度和中密度正在全面发展。这表现在: (1) FPGA产品继续主导着高端设备的发展——自FPGA开始出现实际上就一直是这种情况。今天, 这种趋势则侧重于寻求不同的方法来构建这些较大的设备。 (2) 但对低端产品而言, 继续强调低功率和低成本设备的开发。但是, 在许多情况下, 这些产品几乎等同于已去除了大多数性能和特点的高端设备。遗憾的是, 对此类设备的价值主张总是“花得少, 得到的就少”。 (3) 行业发展中最令人感兴趣的是中等密度 (10k~200k LUT) FPGA产品的出现。这些设备在提供许多高端产品特征的同时, 还保持了低功耗、低成本的特点。Lattice半导体公司的方法是开发使客户花钱更少的中等密度设备, 但这并不意味着要牺牲其应用所需要的性能和特点。例如, Lattice ECP3中等密度FPGA系列产品的特点是:逻辑密度为17k~149k LUT;16个3.2Gbps SERDES通道;数据速率范围为250Mbit/s~3.2Gbit/s, 以及最大存储量可达6.8M位的嵌入式RAM存储块。但是, ECP3的成本和消耗的功率都只是高端FPGA产品的一半。

追求更低功耗

各家公司都把低功耗作为产品的研发方向。Altera和Xilinx两家FPGA巨擎, 都在向40/45nm进军, 在密度增长、成本降低的同时, 也可以大幅降低功耗。另外值得一提的是:有特色的是中型FPGA公司——Actel, 2008年在FPGA业界平均增长不到5%的情况下, 该公司增长了11%, 是唯一双位数增长的FPGA供应商。Actel的两个战略之一就是专注于开发基于快闪技术的FPGA器件 (另一个战略是正在创建全新的混合信号FPGA市场, 瞄准基于微控制器的应用和嵌入式设计。) 。而这些快闪FPGA所提供的低功耗、高可靠性和高安全性优点, 都是SRAM FPGA所难以比拟的。

注重安全性

随着FPGA的单价大幅度降低, 功能却在大幅地提升, 所以有很多的功能已经集合到FPGA里面, 包括存储器、IP等, 因此防止IP剽窃和篡改也成为一个不容忽视的问题。Altera今年6月上市的Cyclone III LS FPGA[3]不仅在单位面积电路板上具有密度较大的逻辑、存储器和DSP资源, 功耗很低, 而且保密性也可圈可点。

据Altera亚太区产品市场经理张洵瑜介绍, Cyclone III LS的安全特性包括全面的信息安全保障设计包, 支持防篡改、设计安全和设计分离功能。为保护非常敏感的信息, Cyclone III LS FPGA的防篡改特性包括JTAG端口保护、篡改监视和循环冗余校验 (CRC) 等功能。这些器件还提供其他层面的保护, 包括用于实现设计安全功能的成熟可靠的工业标准AES 256位密钥等。在对体积、重量和功耗要求较高的应用中, Cyclone III LS FPGA的设计分离特性将逻辑、走线和I/O块分开, 在一个芯片中实现了非常可靠的安全保障和工业安全应用。

Cyclone III LS FPGA适合工业应用, 特别是运动控制、工业以太网和工业安全等。设计分离特性还降低了安全应用的系统功耗, 提高了集成度, 同时支持设计冗余功能。

FPGA企业的竞争法宝与战略

Xilinx:创新和以客户为中心, 是赛灵思公司制胜的法宝。FPGA就是赛灵思共同创始人之一Ross Freeman发明的。

赛灵思公司提供基于新一代40nm高性能Virtex-6, 以及行业唯一45nm大批量应用Spartant-6产品系列解决方案, 通过其目标设计平台战略, 以大范围的领域优化支持架构、大型的IP库和生态合作伙伴系统, 以及高质量的产品和解决方案。

Lattice:主要赢在了三个优势上:设计、方便和创新。在设计上, Lattice针对特定的目标进行产品设计, 以满足客户的特定需要。例如, 与许多具有竞争力的设备不同, 这些设备仅仅是更高端产品的衍生产品。ECP3系列产品在设计上则采用了可变的通道长度、优化的功率晶体管以及经过改进的布线缺省值和算法, 以满足市场对一方面具有高端性能的需求, 另一方面又满足成本低、功耗小的FPGA产品的特定需求。

Actel:定位为成为业界功耗最低的快闪FPGA供应商, 唯一提供混合信号的FPGA供应商。Actel在低功耗尤其是静态功耗方面, 主要优势采用了快闪FPGA技术路线;而其他主要厂商产品是SRAM FPGA。快闪FPGA具有固有的低功耗特性, 因为典型的SRAM单元需要6个晶体管时, 快闪单元只需要1个晶体管。因此, 可以看到Actel产品的晶体管数目较少 (密度较低) , 虽制程没有转到非常先进之上, 但也实现了超低功耗, 十分适合便携式产品应用。

Actel Fusion器件是混合信号FPGA, 它基于快闪技术的FPGA;可选ARM Cortex-M1嵌入式处理器核;拥有先进的时钟性能;混合信号可配置模拟功能, 诸如高精度A/D、监控温度、电压和电流、模拟I/O。

Altera:Altera是第一家推出40nm工艺FPGA公司。在Altera 2009亚太技术巡展上, 展示的产品包括Stratix IV FPGA、Hard Copy IV ASIC、Arria II GX FPGA、Cyclone III FPGA、Quartus II开发软件、IP以及解决方案, 介绍他们如何克服当今高端数字系统设计挑战, 以及Altera的数字信号处理 (DSP) 和嵌入式设计方案。

Altium:Altium选择从头开始开发一种先进的电子产品设计解决方案Altium Designer, 该方案将硬件设计、可编程硬件设计与软件开发整合进了一个单一的应用及设计环境。该开发系统与独立于目标FPGA类型及供应商的大型现成IP数据库 (免专利权使用费) 相捆绑, 该数据库提供了设计师快速开发先进设计所需的所有主要要素。为完善电子产品开发周期, Altium还提供了一个低成本的智能FPGA硬件开发板——NanoBoard板, 它可以与Altium的设计软件进行沟通和协作。该开发板具有插件式外设硬件接口板并支持FPGA器件供应商选择, 它与设计软件一起为克服基于FPGA设计 (将会成为未来的智能及高度互连的电子产品) 的开发、原型设计和部署所面临的挑战提供了一种独特的解决方案。

参考文献

[1]王莹.可编程应用的引爆点即将到来 (J) .电子产品世界, 2009 (3) :1

[2]王莹.FPGA将在今年引爆 (R/OL) . (2009-6-1) .http://wangying1.spaces.eepw.com.cn/articles/article/item/53314

[3]Cyclone III FPGA系列:一切皆有可能 (R/OL) .www.altera.com.cn/cyclone3

[4]王莹.FPGA开发工具纵览 (J) .电子产品世界, 2007 (6) :44-46

基于FPGA的路由技术研究篇4

1 路由技术

英特网的体系结构是分层次的, 每个层次结构上都需要对应功能的路由器。接入网上的路由器主要负责的是将家庭用户和小型企业网连接到ISP, 它面临的主要问题是将使用不同的网络技术的PC接入Internet, 这就要求其提供高速的端口, 丰富的协议支持;而企业级的路由器则是连接整个企业或校园中的所有PC, 所以要求其必须易于配置, 能提供高密度的端口, 支持Qo S等功能;骨干网上的路由器是不需要直连用户端系统的, 它们连接的是ISP和企业级网, 需要能提供高速路由功能。所以, 路由技术对于整个网络是至关重要的。

1.1 路由器简介

路由器的逻辑体系结构主要由路由引擎, 转发引擎, 路由表, 网络适配器和相关的逻辑电路等几部分组成。转发引擎中最关键的就是IP协议, 控制对路由表的查找, 负责把数据包从一个网络适配器转发到另一个网络适配器。而路由表的查找效率是整个路由器的性能的关键因素, 因为每个通过路由器的数据包都需要首先对路由表进行查找然后决定如何进行转发。路由引擎不涉及通过路由器的数据通路, 只负责对路由表更新, 包括了高层协议, 特别是路由协议, 所有往往用通用的CPU代替。

1.2 硬件路由表设计

路由表的实现方法主要有两大类:基于软件和基于硬件。但是基于软件的查找次数至少为5次, 这距离高速链路的要求已经远远不够了;而基于硬件的方法中则有很多结构简单, 查找速度快, 其中最少的只需访问一次存储器, 最多只需要访问两次存储器。

通常路由器中路由表的表项都含有以下这些域:目的IP地址域, 距离向量度量域, 下一跳IP地址域, 路由变化标志域, 路由计时器域。如果每一个IP地址都对应一个表项, 那么就会占用很大的存储器空间, 但是其中有很多的表项必定没有被使用, 所以在设计路由查找算法时就需要根据如下的原则来设计:容易在硬件上实现, 并具有良好的性能和可扩展性;能有效的对存储器进行利用;能提供有效的最长前缀匹配, 并且实时的实现路由表的查找;能实现路由表的插入和删除并且支持广播和组播。

2 基于FPGA的路由技术

在传统的路由器设计中, ASIC设计占主导地位, 但随着硬件技术的不断发展, 新业务不断涌现, 为了能够快速地响应市场需求, 形成自己产品独特的特色和卖点, 基于FPGA实现的路由器成了一种很好的选择。

2.1 FPGA简介

现场可编程门阵列的简称叫FPGA, 是专用集成电路 (ASIC) 领域中的一种半定制电路, 是在PAL、GAL、CPLD等可编程器件的基础上发展得来的产物, 解决了定制电路的不足, 还克服了原有可编程器件门电路数有限的缺点, 具有较高的灵活性, 并且其设计周期短, 具有成本低、风险小等优势。越来越多的设计都开始从ASIC转向FPGA, 成为现代IC设计验证的主流技术。以硬件描述语言Verilog或VHDL设计完成的电路, 都可以通过简单的综合与布局, 快速烧写到FPGA上进行测试。

FPGA的主要特点如下:设计周期短, 能够快速成品, 可以反复修正使用, 风险小, 更便宜的造价, 开发费用低。FPGA采用高速CMOS工艺, 功耗低, 与TTL电平兼容, 其内部有丰富的触发器和I/O引脚;所以, FPGA芯片是开发路由器的最佳选择之一。

2.2 基于FPGA的路由技术

在路由器的设计过程中, 选择合适的FPGA来完成路由器中需要灵活处理的业务部分, 如路由表的查找, 能大大的降低开发风险, 有效地缩短开发周期, 提高性价比, 增强特色。而IP核的使用也使得FPGA的设计可以规模化、产业化[2]。随着FPGA的发展, 越来越多的厂商都开始采用FPGA来设计实现路由器。利用现今一些成熟的IP核, 如FIR滤波器、SDRAM控制器、PCI标准接口、HDLC控制器、以太网MAC控制器等, 将不同的IP核连接起来, 并有效地进行数据控制、管理, 就可以实现路由器功能设计。从系统安全的角度出发, 基于FLASH的技术硬件出错的概率较小, 具有更可靠的安全性, 还可以经过现场处理就能实现产品的升级换代, 支持通过公共网络实现远程升级等特性, 这样就减少了现场解决问题的麻烦和代价。

FPGA的一般设计流程是由电路设计与输入、功能仿真、综合、再仿真、布线和上板调试等步骤组成。具体流程如图1所示。

2.3 基于硬件的路由查找实现

报文在经过路由器的时候都要经过一系列的操作后才能被转发, 如查路由表, 包转发, 队列调度等操作, 这些通常是由硬件来实现的。要提高路由器的性能必须从优化报文转发路径入手, 而其中涉及的最重要的环节就是在转发表中进行路由查找, 当入端口接收到一个报文, 它需要根据报文的目的IP地址查找出端口。转发表中数据形式是<网络地址/掩码, 端口>。假设接收到报文的目的地址是address1, 理论上路由器需要对路由表中所有表项进行匹配查找:将掩码和address1进行与运算, 若结果和网络地址一致, 则将此端口加入到候选端口的集合中。最终选择的出端口是候选端口集合中掩码最长的一项, 称为最长前缀匹配[3]。

在硬件设计实现路由卡时, 主要需要设计实现状态机, 存储器, 译码器, 掩码器, 比较器, 地址寄存器等部分。根据所需查找的目的IP地址, 状态机用来控制路由表的查找, 路由表中存储的是所要查找的路由信息。主要的工作原理如下:当路由器从某一个网络适配器接收到一个需要转发的数据包后, 会对IP路由表进行查找, 这个过程也就是把IP数据包的目的IP地址送到IP地址寄存器中, 同时对状态机发一个指令, 状态机收到后, 会从存储器中读出路由表中对应的表项, 然后和IP地址寄存器中的相应几位经译码器, 掩码器后进行比较, 反馈比较后结果给状态机, 状态机接着控制下一轮的比较, 当所有的比较结束后, 转发引擎在路由信息寄存器中读取最终的结果, 并且状态机在某一特定的端口设置标志, 来告诉CPU查找的状态是否已经结束。

通常路由查找算法的速度依赖于这个算法为了找到路由表项需要访问内存的次数。假设一个路由算法需要访问5次内存, 访问内存的速度是70ns, 那么总共的查找时间就是350ns, 也就是说在1秒钟大约能完成300000次路由查找。优化路由查找性能的方法主要有三类:基于硬件的方法, 表紧缩技术和哈西表技术。文献[4][5]中提出了提高更新的速度的解决方案。

3 小结

针对网络流量的增加, 及对路由器性能要求的提高, 该文简单介绍了路由器和硬件路由表的设计, 并结合FPGA技术, 介绍了基于FPGA的路由技术, 从硬件的角度对IP路由查找的硬件实现做了简单的介绍和分析, 同时可以得出结论, 为了使路由表的查找速率更快, 基于ISA总线的实现已经远远不够了, 由于VHDL语言固有的灵活性和可编程性, 可以实现更为灵活和高效的路由查找, 因此使用芯片来实现路由查找技术, 是未来不可避免的趋势。

摘要：该文针对路由器的路由查找, 简单概述了路由技术的发展, 路由器的体系结构, 硬件路由表的数据结构设计等, 介绍了FPGA, 及基于FPGA的路由技术, 研究了如何用FPGA硬件实现高效的路由技术。

关键词：网络,路由器,FPGA,硬件,路由技术

参考文献

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FPGA技术教学改革篇5

频率合成技术是近代电子系统和装备的重要组成部分,在通信、雷达、导航、电子对抗以及测试等设备中均得到了广泛应用。它大致经历了三个发展阶段:直接模拟式频率合成技术、间接模拟式频率合成和直接数字频率合成[1]。1971年,美国学者J.Tierney等人就提出了直接数字频率合成(DDS)的概念[2],这是一种基于波形存储的频率合成技术,采用全数字化实现,它具有无可替代的优势,主要有:频率分辨率高,切换时间短,相位变化连续,易于产生各种调制信号[3]。

不同的应用领域,对DDS的性能有不同的要求。当把DDS用作频综系统的本振信号源时,对杂波信号的抑制要求就比较高,在60 d B甚至70 d B以上;当把DDS用于雷达目标模拟源的基带信号产生时,除了对杂波抑制有一定的要求外,对基带信号的带宽也有很高的要求。

现某雷达目标模拟源要求基带信号频率在400~700 MHz范围内,杂波抑制不小于50 d Bc,频率分辨力小于0.5 Hz,相噪指标不大于-110 d Bc/Hz@10 k Hz。

1 并行DDS原理

传统的单路DDS的原理框图如图1所示,在系统时钟的作用下,相位累加器对频率控制字进行线性累加,取其高W位做相幅转换,得到D位数字序列输出,再通过数/模转换器和低通滤波器后得到平滑的正弦波,这就是DDS的原理[4,5,6]。

传统DDS的局限性在于输出频率有限。由奈奎斯特采样定理可知,DDS的最高输出频率应该是系统时钟频率的一半[7],考虑到后续滤波器的设计压力,工程上一般认为最高输出频率为系统时钟[8]的40%。而系统时钟由于受DDS算法和芯片工艺水平限制,很难大幅提升,目前市场上主流的DDS芯片系统时钟频率在1 GHz左右。

2010年,刘科等提出并行存储和多DAC伪插值的概念,解决存储器、累加器和数/模转换器的速度限制[9]。随着微电子工艺水平的发展以及集成化程度的不断提高,数/模转换器的工作速度越来越快,加快了高速数字信号处理的发展,而存储器和累加器依然的速度依然限制着DDS的应用。

并行多路DDS是在传统的单路DDS和并行存储、多DAC伪插值的基础上做了进一步的改进,即将多路DDS的相幅转换输出做并/串转换后再送往高速数/模转换器,经低通滤波后即可。

以四路并行DDS为例,其相位累加和相幅转换如图2所示。其中P表示某时刻的初始相位,K为频率控制字。

m路并行DDS原理框图如图3所示,其中相位累加器、N位加法器和相幅转换器的工作时钟均为系统频率的m分频,只有并/串转换和数/模转换是工作在系统时钟频率,这样就减轻了相位累加器和相幅转换的工作压力。

设多路DDS输入时钟为fs,输入的频率控制字为K,则可得输出频率fo:

式中:K=m,2m,3m,4m,⋯。

单路DDS的输出频率:

即系统时钟频率为fs、累加器位数为N的单路DDS等效于系统频率为fsm、累加器位数为N的m路DDS,它们的输出频率相同,改变的只是等效时钟频率和频率控制字。

2 方案设计及结果分析

目前各大芯片制造厂商相继推出采用先进CMOS工艺生产的高性能和多功能的DDS芯片。以AD9912为例[10],由于采用48位相位累加器,其频率分辨力达到4μHz,同时相位分辨力和幅值分辨力分别为19和14位,具有很好的杂波抑制水平,在频踪系统中被广泛采用。由于AD9912的系统时钟为1 GHz,其最大输出频率只有400 MHz,不满足本课题要求。

随着微电子技术的不断进步,可编程逻辑器件的功能越来越强大。本课题采用FPGA+DAC的方式产生宽带信号。系统框图如图4所示。

从射频接口输入的2 GHz时钟信号首先进入高速DAC芯片,四分频后输出给FPGA芯片,再经过二分频即得到250 MHz的时钟,即为FPGA的主时钟。在FPGA内部,8路DDS信号做并/串转换,然后再与源同步时钟一起进入高速DAC,经过低通滤波后输出所需的400~700 MHz的信号。

FPGA内部实现的相位累加器32位,则频率分辨力为2G/232≈0.47Hz,寻址相位和DAC分辨力分别为18和14位,同时二次谐波以及镜像均在带外,可保证在400~700 MHz范围内杂波抑制优于50 d Bc。

图5和图6给出了两张测试频谱图,杂波抑制均满足设计要求。

3 结语

输出频带窄和杂散抑制差一直是限制DDS发展的主要因素。本文提出了多路并行DDS原理,可大大拓展输出频率范围。设计的FPGA+DAC电路可实现输出频率在400~700 MHz范围,杂波抑制优于50 d Bc,频率分辨力小于0.5 Hz。该DDS电路同时具有接口简单、使用灵活等优点,可用于在雷达、电子战领域的宽带细分辨力信号产生。

摘要：输出频带过窄是限制直接数字频率合成(DDS)发展的瓶颈之一。提出了多路并行DDS原理并且给出了具体案例,设计实现了输出频率在400700 MHz范围内杂波抑制优于50 dBc,频率分辨力小于0.5 Hz,且便于后续实现各种调制。该DDS电路同时具有接口简单,使用灵活等优点,可用于在雷达、电子战领域的宽带细分辨力信号产生。

关键词：并行直接数字频率合成,宽带,杂波抑制,分辨力

参考文献

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[11]牛耕,陈思宇,于继翔.基于DDS技术的正弦交流信号源的设计[J].现代电子技术,2012,35(3):52-56.

FPGA技术教学改革篇6

本文提出一种ARM + FPGA的电路结构[2],通过FPGA的内部逻辑设计实现对ARM的LCD接口视频数据进行采集、缓存等处理,实验表明系统准确采集视频数据为立体视频图像算法实现提供支持[3]。

1 系统总体结构

ARM处理器是32 位精简指令集处理器架构,具有高性能、体积小、功耗低等特点,FPGA的灵活性和高速数据处理能力使其很适合系统的视频数据采集和处理,系统采用ARM + FPGA的硬件结构。

ARM选用S3C6410 作为主控模块,FPGA选用Altera Cyclone II系列EP2C8Q208C8 为从模块。S3C6410 安装经过个性化定制的Windows CE6. 0 系统,负责管理外设和支持各种应用程序。ARM的LCD接口信号主要有: DE( Data Enable,显示数据有效信号) 、HS( Horizontal Synchronization,行同步信号) 、VS( Vertical Synchronization,场同步信号) 、CLK( 像素时钟) 和RGB像素数据线[4]。将数字RGB和液晶屏控制信号连接到EP2C8Q208C8 的管脚,通过FPGA处理后再输入到3D液晶屏的信号接口,系统总体结构如图1 所示。

为了完成ARM输出的视频信号采集,FPGA的控制逻辑应包括系统控制模块、数据采集模块、SDRAM控制器、LCD驱动模块[5]( 见图2) 。ARM输出的像素时钟CLK为33. 3 MHz,EP2C8Q208C8 外部时钟为50 MHz,而SDRAM控制器工作频率为120 MHz,所以在此结构中涉及到异步时钟域数据的同步问题。系统控制模块具备时钟管理功能,产生3 个时钟信号33. 3 MHz、120 MHz、120MHz相移- 108°,并产生稳定的复位信号。

2 视频数据采集

2. 1 视频接口

FPGA采集管脚连接ARM的LCD数据接口,对ARM输出的视频数据进行采集,通过缓存和数据处理,在输出端连接3D液晶屏。S3C6410 和EP2C8Q208C8 相互配合完成视频数据的高速采集[6]。ARM视频输出接口、FPGA数据采集管脚和LCD接口相互对应关系如表1 所示。

2. 2 数据采集

视频数据采集模块使用ARM显示输出接口的像素脉冲作为时钟,FPGA内部设计异步FIFO_in实现采集像素时钟与SDRAM控制器时钟匹配,FIFO _in位宽为16 bit,深度1 024 大于一行视频数据像素个数[7]。FIFO_in的写入端由S3C6410 控制,当INDE信号为高电平时格式转换模块将ARM视频输出的24 bit RGB888 数据做位拼接,拼接成RGB565 格式便于16 位宽的SDRAM数据读写,数据拼接代码

图3 是使用Quartus II 10. 1 软件中嵌入式逻辑分析仪捕获到的数据采集模块采集数据和位拼接的波形图,拼接完成后16 bit数据WR1_DATA写入到FIFO_in中,每个INDE周期写入一行视频数据。FIFO_in的输出端连接到SDRAM控制器,当一行像素数据写入完成且优先级控制信号有效时,向SDRAM控制器发出写请求,将采集到的数据突发写入到SDRAM中。FIFO_in的复位信号连接到系统控制模块的全局复位端。

3 图像数据缓存

视频图像数据量大,像素时钟较高。SDRAM( 同步动态随机存储器) 需要不断地刷新每个存储单元来保持数据,控制较复杂。系统设计专门的SDRAM控制器,完成SDRAM的初始化、预充电、刷新、读、写等操作。将SDRAM操作封装成控制器,只留出控制和数据接口,使SDRAM的操作大为简化[8]。SDRAM控制器状态机如图4。

SDRAM选用Hynix公司的HY57V641620,内部结构为4 Bank ×1M ×16 bit,共64 Mbit存储容量。SDRAM控制器上电延时200 μs进行初始化,首先对所有Bank预充电,随后连续进行8 次刷新操作,刷新完成加载模式寄存器设置SDRAM工作方式,初始化完成进入空闲等待状态,可以响应读、写或刷新命令。数据采集模块检测VS( 场同步信号) 的下降沿,当检测到下降沿表明一帧视频图像的开始,将系统开始信号sys_start置为高电平。图5是使用嵌入式逻辑分析仪捕获到的检测到VS_in下降沿时的波形。

图5 中pixel_clk是ARM显示输出33. 3 MHz像素脉冲,nege_vsin检测到VS_in的下降沿时拉高一个时钟周期,sys_start信号锁存nege_vsin高电平状态,整个系统开始工作。SDRAM读和写都采用全页突发模式,提高了数据存取效率。当FIFO_in中写入一行像素数据和优先级控制信号有效时,对SDRAM控制器发起写请求。系统视频分辨率为800 × 480,每一帧图像包含800 × 480 =384 000个像素点,经过采集模块转换后一帧图像有384 000个16 bit数据,需要在SDRAM中开辟2 个相同大小的缓存区。HY57V641620 一个Bank的容量为1M ×16 bit = 1 024 × 1 024 × 16 bit = 1 048 576 × 16 bit,满足系统一帧视频数据缓存要求且留有足够的余量便于系统升级。VS_in信号的下降沿作为帧缓存区选择信号,当帧数据缓存区写满时将data_valid拉高,LCD_DE液晶屏控制模块按照LCD时序从FIFO_out中读出视频数据,FIFO_out使得SDRAM控制器和LCD控制模块的数据跨时钟域稳定传输。

4 图像显示

采用普通7 in( 1 in =2. 54 cm) 分辨率为800 × 480 的液晶显示屏作为系统前期验证,在LCD控制模块中使用了参数化设计,将行像素脉冲数、场像素脉冲数、消隐前肩、消隐后肩、同步脉冲宽度等使用参数化定义,只要修改相应的参数就可以支持非标准时序的3D液晶屏。

LCD驱动方式分为DE模式和SYNC模式[9]。其中DE模式中的DE信号包含有行场时序信息,相当于HS、VS两个信号的复合同步信号,在内部逻辑实现时使用h_cnt和v_cnt两个计数器来产生DE信号,DE信号为高电平时LCD显示当前接收到的图像数据。使用示波器测得的液晶屏控制器输出DE信号波形如图6 所示。每行DE信号周期为30 ns × 1 056 = 31. 68 μs,每场DE信号周期为31. 68 μs ×740 = 23. 443 2 ms。SYNC模式可以称它为同步模式,使用HS做为行同步信号,VS作为场同步信号,数据有效信号作为数据传输的使能信号。系统采用了DE模式,只使用像素时钟CLK和DE信号来控制LCD图像显示更为简便。7 in LCD的DE模式时序如图7 所示,LCD控制模块使用行、场计数器产生DE信号和rdf_outreq( FIFO_out读请求信号) 。

5 仿真分析及实验

使用Model Sim对LCD控制模块和数据采集过程进行仿真。数据采集过程时序波形如图8a所示。数据采集过程以行像素为单位更新写缓存区,当FIFO_in中写入0 ~ 799 的24 位像素数据和优先级控制信号有效时,对SDRAM控制器发出写请求,SDRAM突发控制逻辑响应写请求写入一行数据到帧缓存区。行显示周期为31. 68 μs,写入一行数据需800 × ( 1 /( 120 MHz) ) = 6. 667 μs,加上SDRAM突发操作所消耗的时间也能满足LCD时序,行周期剩余时间SDRAM数据总线由LCD控制器控制,使得图像数据稳定传输。图8b是在硬件平台上加载配置文件使用嵌入式逻辑分析仪调试波形图,可以看到LCD控制模块从FIFO_out中读出数据输出到液晶屏上显示。

系统使用普通7 in LCD进行了实验,完整采集到ARM输出的视频信号,系统工作正常,且复位稳定。图9a是FPGA完成视频数据采集、缓存和驱动LCD显示的Windows CE6. 0 欢迎界面,图9b是使用图片浏览器播放左右格式立体图片。

6 小结

FPGA技术教学改革篇7

噪声调频干扰具有较宽的干扰带宽和较大的噪声功率，是目前对雷达、通信进行阻塞式干扰中最常用的干扰形式。本文研究噪声调频干扰信号，利用计算机产生其时域波形、频谱。

1 噪声调频干扰原理

噪声调频干扰[1]是一种幅度恒定瞬时频率围绕载频随机变化的一种干扰信号，噪声调频干扰表达式为

其中，调制噪声u(t)为零均值、广义平稳随机过程;φ为[0,2π]均匀分布，且与u(t)相互独立的随机变量;Uj为噪声调频信号的幅度;ωj为噪声调频信号的中心频率;KFM为调频斜率。

在雷达接收机端，根据产生的噪声调频信号带宽与接收机中放带宽的关系，只有频率在中放带宽内时，接收机才会有输出。若不考虑调谐回路的暂态响应，噪声调频信号通过接收机中放后，将出现一系列幅度相等而宽度和间隔随机变化的矩形脉冲列。而实际谐振回路是有暂态响应的，电路的暂态响应可用脉冲波形的建立时间来衡量。建立时间近似等于中放带宽的倒数。当噪声调频干扰的干扰带宽远大于中放的带宽时，建立时间将远大于中放输出端随机脉冲的宽度和间隔。这样一来随机脉冲将被展宽，许多脉冲将重叠，形成一个幅度随机起伏的连续振荡。中放输出端的噪声调频干扰的脉冲宽度是随机的，这些脉冲叠加后就形成了类似于接收机内部噪声的干扰[2]。设信号中心频率100 MHz，时宽τ=10μs，带宽B=30 MHz，调频斜率KFM=5e6，线性调频信号时域波形与功率谱仿真结果如图1和图2所示。噪声调频信号时域波形与功率谱仿真结果如图3和图4所示。

2 对脉冲压缩雷达的干扰效果

脉冲压缩技术[3]是雷达信号处理的一种基本技术，其过程为通过发射端发射宽脉冲调频信号，提高发射信号平均功率，扩大作用距离，需要对信号内部进行调制，而在接收端进行压缩处理，从而生成窄的时间脉冲，提高距离分辨力。大时宽带宽积信号是通过一个脉冲压缩滤波器来实现脉冲压缩过程的，雷达从发射端发射宽脉冲信号，其载频按一定规律变化，在接收端通过脉冲压缩滤波器对回波进行脉冲压缩，而滤波器的延迟频率特性与发射信号载频的变化规律相反，即发射信号的相频特性与脉冲压缩滤波器是“相位共轭匹配”的，其是输出信噪比最大准则下的最佳线性滤波器。

噪声调频信号频率围绕载频随机变化，如式(2)所示

可看出，频率变化经脉冲压缩后会产生时域的时延，所以噪声调频信号经雷达脉冲压缩处理后得到的效果为以初始时间为中心，以τ×Δf/B为变量的随机时间脉冲。

设信号中心频率为100 MHz，时宽τ=10μs，带宽B=30 MHz，调频斜率KFM=5e6，噪声调频信号对脉冲压缩雷达干扰效果仿真如图5和图6所示。

从上述仿真结果可看出，噪声调频干扰对脉冲压缩雷达可产生较好的压制干扰效果。

3 噪声调频干扰FPGA实现

产生噪声调频信号的主要流程为:先产生基带的噪声调频信号ejθ(t)，将产生的基带噪声调频信号ejθ(t)与雷达信号ejθ复乘得到最终的干扰信号ej[θ+θ(t)]=ejθ·ejθ(t)。其中，基带噪声调频信号主要由DDS技术产生。

DDS(Direct Digital Synthesize)是一种新兴的频率合成技术[4,5,6]。与传统的直接或间接频率合成技术相比，DDS频率分辨率高、输出相对频带宽、频率捷变速度快、频率捷变时相位连续、频率的合成全部在数字域完成，且便于进行相位、幅度和频率的数字调制，适应数字化信号处理时代的要求。

简化的DDS基本构成框图[7,8]如图7所示，包括参考频率源f0;相位步进寄存器;N位相位累加器;ROM正弦查找表;D/A变换器和滤波器。实际通常将前3部分集成在一块单片电路上。

(1)相位步进寄存器。对每个工作脉冲输入的数据K给予暂时存储。

(2) N位相位累加器。相位累加器的功能就是在时钟的作用下不断对频率控制字进行累加，其通常由全加器和相位寄存器组成[9]。其作用是根据从步进寄存器输入的控制字K，以参考频率源输出的时钟频率fclk为采样率，在2π周期内对相位进行采样。若步长为K，采样点数为2N/K，则输出频率fout为

从而可精确地改变频率，产生待合成的数字信号。

累加器用于执行输入信号的累加过程，其信号范围为0～累加器的满偏值。设累加器的位数为N，则相位累加器的满偏值为2N，将累加器的0状态定义为0相位，累加器的满偏值定义为2π。在累加器进行模为2N运算操作时，即可认为是正弦信号的相位完成了一个周期循环。累加器的溢出频率即为DDS输出信号的频率fout。

(3) ROM正弦查找表。在DDS中，每个相位值必须映射到正弦波上的一点。通过只读存储器中存储的一周期的正弦波及使用相位字作为该ROM的地址来完成这种映射。其将从相位累加器输出的离散N位数值变换成该相位所对应的正弦波幅值。

(4) D/A变换器。D/A变换器把DDS产生的正弦波转换为模拟波形。但输出波形通常均不像正弦波，而是阶梯波，其原因是DAC输出频谱包括采样时钟整数倍的基频镜像。滤波器滤掉有DAC采样处理产生的高阶镜像频率，得到所需的连续频率的正弦波。

对于DDS技术，有，如果频率控制字K呈噪声变化，则输出信号频率fout也呈噪声变化，即为基带噪声调频信号，基本流程框图如图8所示。

通过频率控制模块可控制M序列时钟，即噪声带宽。并通过幅度控制模块可控制M序列大小，即基带调频信号带宽。FPGA噪声调频信号仿真结果，如图9所示。

其中，dinI、dinQ为输入雷达信号数据，doutI、doutQ为输出噪声调频干扰信号数据。将FPGA仿真数据导入Matlab进行时频分析结果如图10所示。

从图中可以看出，输出噪声的调频信号时间与频率关系呈现无规律的噪声变化。

4 结束语