ADC有效位

ADC有效位（共3篇）

ADC有效位 篇1

摘要：将模拟信号转换为数字信号后再进行处理,是当前信号处理普遍使用的方法,模数转换器(ADC)就是将模拟信号转换为数字信号的器件,所以计算其有效转换位数对系统性能评估就显得尤为重要。文中结合项目工程实践,讨论了ADC有效转换位数的两种测试方法:噪声测试法和信噪比测试法,并对两种方法进行了仿真与分析。

关键词：ADC模数转换器,噪声测试法,信噪比测试法

随着ADC模数转换器在软件无线电中的广泛应用,ADC模数转换器的性能参数也变得越来越重要。评价ADC模数转换器的性能指标主要有A/D转换位数,无杂散动态范围(SFDR)、信噪比(SNR)、转换速率和量化灵敏度等。一般来说,ADC的转换位数越多,其动态范围就越高[1]。但由于ADC本身的量化噪声,以及由它的微分非线性和积分非线性误差带来的噪声和谐波、采样时钟抖动引入的噪声、系统的热噪声、印刷电路板内信号之间串扰带来的噪声等,ADC的实际转换位数与理想的转换位数有差别。因此确定ADC的实际有效位对精确评价系统性能就显的非常重要。文中ADC模数转换器采用的是美国AD公司的AD6645。它是一种高速、高性能的单片14位的模数转换器[2]。

1 有效位测试方法

1.1 噪声测试法

为AD6645的时钟输入端输入系统的采样时钟,然后将数据输入端置空,对噪声进行模数变换,采集模数变换后的相关数据,然后计算其有效位,计算方法如下:

(1) 采集到的数据个数为N,数据为xi;

(2) 计算其均值,计算公式为

$e=\frac{1}{2}{\displaystyle \sum _{i=1}^{{\rm N}}x}{}_i(1)$

(3) 将各点数据减去均值后求均方差

$\sigma =\sqrt{\frac{1}{{\rm N}}{\displaystyle \sum _{i=1}^{{\rm N}}(}x{}_i-e){}^2}(2)$

(4) ADC的有效位ENOB(Effective Numbers Of Bits)为

ENOB=14-(log2σ+1) (3)

1.2 信噪比测试法

为AD6645时钟输入端输入系统采样时钟,AD6645的信号输入端输入实际工作信号的载频正弦波,采集模数转换后的相关数据,计算其信噪比,根据有效位数与信噪比的线性关系,可以得到在此载频下ADC的实际有效位数。

有效位数与信噪比的关系如式(4)所示

$\text{E}\text{Ν}\text{Ο}\text{B}=\frac{\text{S}\text{Ν}\text{R}-1.76}{6.02}(4)$

其中,SNR为信噪比。

AD6645信号输入端的实际输入信号为

X(t)=S(t)+N(t) (5)

其中,S(t)为有效信号,设其功率为Sin;N(t)为噪声。噪声主要来自信号源输入噪声和系统噪声两个方面。

信号源不可能输出理想的正弦波,它包含一定噪声和谐波分量,将谐波功率和噪声功率之和记为Nin。

采样位数为N的ADC 的量化噪声序列q(n),是一个在$\left[-\frac{\Delta }{2},+\frac{\Delta }{2}\right]$之间服从均匀分布的随机变量。其中,Δ=2-N,为量化间隔。故量化噪声功率$\sigma {}_q^2=\frac{\Delta {}^2}{12}{}^{[3]}$。实际ADC 的噪声除了量化噪声,还包含有ADC 的微分非线性和积分非线性误差带来的噪声和谐波、采样时钟抖动引入的噪声、系统的热噪声、印刷电路板内信号之间串扰反射带来的噪声等。设其功率总和为NADC。

NADC是ADC 系统固有的,使ADC的动态性能恶化,在测量结果中应该得以反映。而Nin则是由测试设备带来的,故在测试过程中要去掉Nin的影响。

通常信号源性能是由信噪比SNR这一指标来衡量的,并且信号幅度在相当大的输出范围内变化时SNR基本保持不变。也就是说,当输出信号幅度衰减了1/m时,噪声功率和高次谐波功率都将衰减1/m2。而NADC是ADC系统固有的,不会随输入信号幅度的改变而改变。因此当信号幅度衰减了1/m时,测量得到的信噪比可表示为

$\text{S}\text{Ν}\text{R}=10\lg \frac{S{}_{\text{i}\text{n}}/m{}^2}{{\rm N}{}_{\text{i}\text{n}}/m{}^2+{\rm N}{}_{\text{Ν}\text{D}\text{C}}}(6)$

除去Nin对ADC系统的影响,可得到反映ADC系统的真实信噪比

$\text{S}\text{Ν}\text{R}{}_{\text{A}\text{D}\text{C}}=10\lg \left[\frac{S{}_{\text{i}\text{n}}}{{\rm N}{}_{\text{A}\text{D}\text{C}}}\right](7)$

改变m的值,可以得到不同的测量的结果。假设取m值为m1,m2,对应的测量结果记为SNR1,SNR2,故可得

$\text{S}\text{Ν}\text{R}{}_{\text{A}\text{D}\text{C}}=10\lg \frac{m{}_1^2-m{}_2^2}{10{}^{-\text{S}\text{Ν}\text{R}{}_1/10}-10{}^{-\text{S}\text{Ν}\text{R}{}_2/10}}(8)$

将计算得到的SNRADC带入式(4),就可以得到精确的ADC有效位数。

2 仿真与分析

如果采样频率不是输入信号的整数倍,时域上会产生截断效应,因而带来截断噪声。此时可以通过加窗来弥补能量泄露带来的信噪比损失[4]。设输入信号幅度为1 Vpp(峰峰值),频率30 MHz,无噪声,ADC采样时钟为40 MHz,量化位数为14 bit,采用Blackman窗函数进行加窗,对加窗和不加窗这两种情况进行仿真,可以得到其功率谱,如图1所示。

由图1可知,加窗可以有效地弥补截断效应带来的能量损失,但加窗后频谱会有所展宽,所以计算信号功率时,应将最大峰值点附近的谱峰值考虑进去。

ADC模数转换器采用AD6645,采样时钟为40 MHz,量化位数为14 bit,在此基础上对以上两种测试方法进行仿真。

(1) 信号输入端置空,对采集后的数据进行计算,按照噪声测试法可以得到其有效位数为13.1;

(2) 信号输入端输入30 MHz的信号,信号幅度为800 mV,采集并分析其数据,可得为16.787 7,由式(4)可得ENOB1为2.496 3;信号输入端输入信号不变,信号幅度为31.6 mV,采集并分析其数据,可得SNR2为16.779 4,根据式(4)可得ENOB2为2.4949。根据式(8)可得SNRADC为73.9,实际有效位数ENOBADC为11.98。

在采用信噪比法计算ADC的有效位时,m1,m2的值过于接近,由于噪声的随机性,会造成测量结果的不准确。假设m1较大时,当m1与m2的值>25时,则能避免噪声的随机性带来的影响。同时,可以通过多次采集数据,计算其有效位,最后取其均值作为实际的有效位,这样能减少偶然误差。

查阅AD6645数据手册,可知输入信号频率在30 MHz附近时,信噪比为74.5 dB左右,计算得到有效位数为12.1。在实际的电路板上,由于高频信号的串扰,使噪声增加,实际的有效位数应该会进一步降低。相比噪声法,信噪比法更为准确。

由以上的分析讨论可知,噪声测试法计算简单方便,但计算结果与实际值误差较大,可用于粗略计算模数转换系统的有效转换位数;信噪比测试法计算复杂,但计算结果较为精确,可以作为系统性能评估的依据。

3 结束语

计算ADC工作时的实际有效位,为系统性能的评估提供了可靠性保证,是系统可靠性设计的前提。文中讨论了噪声测试法和信噪比测试法,这两种方法各有其使用范围,可以根据具体要求来选择。同时,为了进一步提高ADC的有效位数,就要求在AD6645的原理图设计及PCB布局时,根据信号完整性的要求,尽量减少其他数字电路、信号串扰等对其的影响,减少系统噪声,提高其转换精度。

参考文献

[1]林相波,姚远程,赵裕民.AD6645在软件无线电中的应用[J].微处理机,2003,27(1):94-96.

[2]Analog Devices.AD664514-bit,80/105MSPS A/D Converter Data Sheet[Z].USA:Analog Devices,2001.

[3]张群英,杨学贤,何佩坤,等.A/D量化误差对脉冲压缩结果的影响[J].现代雷达,2000,22(2):63-68.

[4]丁玉美,高西全.数字信号处理[M].2版.西安:西安电子科技大学出版社,2001.

ADC有效位 篇2

1：可能是电脑感染病毒。

如果电脑感染了病毒，那么病毒有可能破坏了系统或者破坏了软件，那么我们就需要先用杀毒软件杀下毒，然后打开再试下，如果还不可以就要卸载3dmax，确定电脑杀完毒，再从新安装3dmax就可以了。

2：防火墙或杀毒软件。

如果3dmax程序中或者我们的3dmax文件中含有未知代码，

而我们的防火墙或杀毒软件刚好屏蔽了该软件的运行，那么也会出现3dmax文件不是有效的win32位系统文件的问题，那么我们可以先用杀毒软件杀毒(确保电脑安全)，然后再关闭防火墙和杀毒软件，再打开试验下。

3：系统文件错误关联。

ADC有效位 篇3

关键词：Verilog-A,行为级建模,流水线型ADC

行为级建模的方法有很多,Matlab/Simulink建模[1],模型通用性和可移植性差。采用VHDL-AMS(VHDL Analog and Mixed-Signal Extensions)建模[2],但并没有创建出针对流水线的实际非理想因素进行特定的流水线结构ADC模型。利用Pspice和Simulink进行联合仿真[3],但是普通用户无法得知系统内部详细的电路结构和参数。

基于Verilog-A对多位每级流水线ADC做行为级建模,Verilog-A可以使用电路仿真工具Spectre仿真,而且可以精确描述模拟电路中的各种性能参数,Verilog-A主要通过基尔霍夫电流定律和基尔霍夫电压定律,描述输入输出信号之间的电路行为,verilog-A可以描述时钟抖动、运放增益等非理想因素。

本文通过Verilog-A对子ADC、MADC电路、数字校正电路等关键单元进行建模,最后得到12比特100MHZ的流水线型ADC模型,采用Cadence的Spectre仿真器进行仿真验证。通过仿真结果验证得到SNDR为72.9465d B,SNR为72.9484d B距离理想的12比特ADC模型的SNR只差1.0516d B,ENOD为11.8155距离理想的12比特ADC的ENOD只差0.1845,以此验证了本文的ADC是高速有效的ADC模型。

1 ADC总体设计方案

本文的12比特流水线型ADC采用1.5bit/stage的10级流水线,最后一级采用2bit闪存模数转换器,还有数字校正电路[4],流水线型ADC的核心是1.5bit/stage的流水线结构,每级的流水线包括一个MDAC(Multiplying Digital-to-Analog Converter)和子ADC,子ADC对采样信号进行模数变换得到1.5bit数字输出,MDAC的作用包括数模转换,减法器和放大倍数为2的SHA(sample-hold amplifier),图1为流水线结构ADC结构框图。

工作原理如下,首先模拟信号第一级的SH(sample-hold),完成采样保持功能,采样信号送到本级的1.5bit子ADC和下一级MDAC,1.5bit子ADC得到1.5bit数字输出码,同时送到本级数字逻辑电路和下一级MDAC;MDAC中包含1.5bit子DAC,减法器和放大倍数为2的放大器,子DAC将第一级的1.5bit数字码变换得到模拟信号,再送入减法器和第一级的采样保持的输出信号相减,所得余量由放大器放大两倍作为下一级MDAC的输入信号,同样本级的SH采样信号送到本级的1.5bit子ADC和下级MDAC;第3-10级结构与第2级完全相同,第11级唯一不同的该级是一个2bit比较器,最后送到数字校正电路进行校正,得到12bit的数字输出。

2 SH(Sample-Hold)的建模

SH电路是流水线ADC的重要组成部分,其作用是对输入的模拟信号进行采样,得到离散的模拟信号,供本级的子ADC对该信号进行模数转换得到数字码,因为子ADC对采样信号的转换需要时间,所以SH还需要对采样信号保持一段时间,所以SH电路的作用就是对模拟信号进行采样和保持。

采样保持用verilog-A实现的部分代码如下:

图2为SH电路的仿真结果,对2MHz的正弦输入信号进行采样保持,采样的频率为100MHZ。

3 Sub-ADC建模

子ADC对SH的采样信号进行模数转换,采用1.5bit子ADC的原因是:只需要两个比较器,可以降低功耗关于1.5位Sub-ADC的参考电压和输出码之间的关系见表1。

Sub-ADC的Verilog-A的部分代码如下所示。

4 MDAC(Multiplying Digital-to-Analog Convert⁃er)建模

MDAC电路包括1.5bit子DAC、减法和级间增益三部分,1.5bit子DAC将前面的子ADC电路转换的数字码经过数模转换为模拟信号,经过减法器被上一级S/H的保持的模拟信号减去后得到的余量Vres(i),经过级间增益发达2倍后作为下一级的输入信号。

下面介绍子转换级的传递函数,第m级的子ADC产生k个输出码字Dout(m),Dout(m)是从0到2的一个整数,如果采用二进制代码,第m级的输出可以表示为:

上式中,bk,l是第k级的第l位的数字输出码字,子ADC将一定的数字码字Dout(m)转换成对应的模拟输出Vdac(m):

在上式中假设信号的输入范围是±FS/2,FS是信号的满刻度值。

输入信号减去子DAC转换得到的模拟输出就可以得到余量电平:

余量电平经过增益电路的放大后得到下一级的输入信号:

在采样阶段,根据Sub-DAC的输出实现减法的功能,在保持阶段,用余量放大器实现余量的放大,并作为下一级电路的输入。

5 Flash ADC的建模

Falsh ADC作为代码产生电路的最后一级直接输出两位的数字代码。由三个比较器构成,他们的阈值电压分别是Vref/2,0,-Vref/2,三个阈值将区间分为四段,在-Vref到Vref之间对应的数字码输出依次是00,01,10,11。

主要的代码如下:

6 数字校正电路的建模

流水线ADC相邻子级之间是串行工作的,相邻两级之间具有1/2个时钟周期的延迟,为了能够同步输出,12级的数字输出码经过延迟对准寄存器才能输出,D触发器可以实现寄存数据,因此延迟对准寄存器用D触发器实现,由于采用1.5bit/stage的结构,输出码字存在冗余,采用重叠相加的方式消除冗余,最后产生12位的输出码字。数字校正电路的结构图如图3所示。

一个全加器的表达式如下:

第一级的verilog-a的表达式为D1_val=(d1^d2)?1:0;

其中d1,d2为flash-ADC输出的最低两位的数字输出

第2-11级的verilog-a表达式为

第12级的verilog-a表达式为

7 仿真及验证

动态性能最能反映流水线ADC模型工作的性能状态[5],其中主要包括信噪比SNR(Signal to Noise Ratio),信噪比是输入信号和噪声的功率比,是定义器件内部噪声大小的基本参数,SNR定义的详细描述如下所示:

理论上ADC的信噪比范围取决于系统的位数,下式式理想的Nbit ADC的理论SNR的计算公式:SNR=6.02N+1.76d B,这里的N代表位数。所以理想的12比特ADC的SNR=74.00d B,SNR为72.9484d B距离理想的12比特ADC模型的SNR只差1.0516d B。

另外一个重要的动态参数是有效位数ENOB(Effective Number of Bits,ENOB)[6],有效位数ENOB是在ADC器件信噪比基础上计算出来的,它将传输信号质量转换为等效比特分辨率,实际上系统噪声使输出信号失真,失真大小就反映在信噪比上。通过使用快速傅里叶变换(FFT)算法来计算离散傅里叶变换(DFT),并计算ENOD。计算公式如下,ENOD=[SNDR-1.76d B]/6.02d B,其中SNDR(Signal to Noise And Distortion)是信号与噪声失真比,是输入信号与所有输出信号失真功率比,由于本文的SNDR=72.9465d B,ENOD为11.8155距离理想的12比特ADC的ENOD只差0.1845,以此验证了本文的ADC是高速有效的ADC模型。

8 结束语

基于Verilog-A对多位每级流水线ADC做行为级建模,Verilog-A可以使用电路仿真工具Spectre仿真,而且可以精确描述模拟电路中的各种性能参数,Verilog-A主要通过基尔霍夫电流定律和基尔霍夫电压定律,描述输入输出信号之间的电路行为,verilog-A可以描述时钟抖动、运放增益等非理想因素。

本文通过Verilog-A对子ADC、MADC电路、数字校正电路等关键单元进行建模,最后得到12比特100MHZ的流水线型ADC模型,采用Cadence的Spectre仿真器进行仿真验证。通过仿真结果验证得到SNDR为72.9465d B,SNR为72.9484d B距离理想的12比特ADC模型的SNR只差1.0516d B,ENOD为11.8155距离理想的12比特ADC的ENOD只差0.1845,以此验证了本文的ADC是高速有效的ADC模型。

参考文献

[1]Lan D,Liu X D.Behavioral model based on simulink for 14-bit 200MS/s pipelined ADC[C]//International Conference onControl Engineering and Communication Technology.Shenyang:IEEE,2012:79-82.